CN116941338A - 集成组合件及形成集成组合件的方法 - Google Patents

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Abstract

一些实施例包含一种组合件，其具有沿着存储器阵列区及接近所述存储器阵列区的另一区内的层阶分布的导电结构。所述导电结构包含含金属区之上的第一堆叠。半导体材料在所述第一堆叠内。第二堆叠在所述导电结构之上且包含交替导电层级及绝缘层级。单元材料柱在所述存储器阵列区内。所述单元材料柱包含通道材料。所述半导体材料直接接触所述通道材料。导电柱结构在所述另一区内。所述导电柱结构中的一些是虚设结构且具有完全沿着绝缘氧化物材料的底面。所述导电柱结构中的其它者是与CMOS电路系统电耦合的带电柱。一些实施例包含形成组合件的方法。

Description

集成组合件及形成集成组合件的方法
相关专利数据
本申请案主张2021年3月24日申请的序列号为17/211,580的美国专利申请案的优先权及权益，所述美国专利申请案的公开内容以引用方式并入本文中。
技术领域
具有延伸穿过交替材料(例如字线材料及绝缘材料的交替层阶)的堆叠的导电柱的集成组合件(例如NAND组合件)。形成集成组合件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，对计算机及其它装置来说，在固态硬盘中利用快闪存储器来替换常规硬盘驱动器变得越来越常见。作为又一实例，快闪存储器在无线电子装置中很流行，因为其使制造商能够随着新通信协议变得标准化而支持新通信协议且提供远程升级装置以增强特征的能力。
NAND可为快闪存储器的基础架构且可经配置以包括竖直堆叠的存储器单元。
在具体描述NAND之前，更一般地描述存储器阵列在集成布置内的关系可为有帮助的。图1展示现有技术装置1000的框图，其包含存储器阵列1002，存储器阵列1002具有布置成行及列的多个存储器单元1003以及存取线1004(例如用于传导信号的字线WL0到WLm)及第一数据线1006(例如用于传导信号的位线BL0到BLn)。存取线1004及第一数据线1006可用于使信息来回传送于存储器单元1003。行解码器1007及列解码器1008解码地址线1009上的地址信号A0到AX以确定要存取存储器单元1003中的哪些。感测放大器电路1015操作以确定从存储器单元1003读取的信息值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或写入到存储器单元1003中的信息值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可在第一供应线1030及第二供应线1032上分别接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017响应信号CSEL1到CSELn以选择第一数据线1006及第二数据线1013上可表示从存储器单元1003读取或编程到存储器单元1003中的信息值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006及第二数据线1013上的信号以在读取及编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z')上，每一电荷存储装置串可包括例如彼此上下堆叠的32个电荷存储装置，其中每一电荷存储装置对应于例如32个层级(例如层级0到层级31)中的一者。相应串的电荷存储装置可共享共同通道区，例如形成于电荷存储装置串围绕其形成的相应半导体材料(多晶硅)柱中的共同通道区。在第二方向(X-X')上，多个串的例如16个第一群组中的每一第一群组可包括例如共享多个(例如32个)存取线(即，“全局控制栅极(CG)线”，也称为字线WL)的8个串。存取线中的每一者可耦合层级内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同层级)的电荷存储装置可逻辑分组成例如2个页，例如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y')上，多个串的例如8个第二群组中的每一第二群组可包括由8个数据线中的对应一者耦合的16个串。存储器块的大小可包括1,024个页及总共约16MB(例如，16个WL x 32个层级x 2个位＝1,024个页/块，块大小＝1,024个页x 16KB/页＝16MB)。串、层级、存取线、数据线、第一群组、第二群组及/或页的数目可大于或小于图2中展示的数目。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X'方向上的横截面图，包含关于图2描述的串的16个第一群组中的一者中的15个电荷存储装置串。存储器块300的多个串可分组成多个子集310、320、330(例如片块列)，例如片块列I、片块列j及片块列K，其中每一子集(例如片块列)包括存储器块300的“部分块”(子块)。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如3个)子SGD驱动器332、334、336中的对应一者耦合到多个(例如3个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如片块列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD同时耦合或切断对应部分块(例如片块列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如片块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS同时耦合或切断对应部分块(例如片块列)的串的SGS。全局存取线(例如全局CG线)350可耦合对应于多个串中的每一者的相应层级的电荷存储装置。每一全局CG线(例如全局CG线350)可经由多个子串驱动器312、314及316中的对应一者耦合到多个子存取线(例如子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它层级的电荷存储装置同时耦合或切断对应于相应部分块及/或层级的电荷存储装置。对应于相应子集(例如部分块)及相应层级的电荷存储装置可包括电荷存储装置的“部分层级”(例如单个“片块”)。对应于相应子集(例如部分块)的串可耦合到子源极372、374及376(例如“片块源极”)中的对应一者，其中每一子源极耦合到相应电源。
参考图4的示意图替代地描述NAND存储器装置200。
存储器阵列200包含字线2021到202N及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如多晶硅)来存储电荷或可使用电荷俘获材料(例如(举例来说)氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208定位于字线202与串206的相交点处。电荷存储晶体管208表示用于数据存储的非易失性存储器单元。每一NAND串206的电荷存储晶体管208源极到漏极串联连接于源极选择装置(例如源极侧选择栅极SGS)210与漏极选择装置(例如漏极侧选择栅极SGD)212之间。每一源极选择装置210定位于串206与源极选择线214的相交点处，而每一漏极选择装置212定位于串206与漏极选择线215的相交点处。选择装置210及212可为任何合适存取装置且在图4中用方框大体说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极接点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。一列电荷存储晶体管208是耦合到给定位线228的NAND串206内的那些晶体管。一行电荷存储晶体管208是共同耦合到给定字线202的那些晶体管。
三维NAND架构的竖直堆叠的存储器单元可通过在其下方产生空穴载子及接着利用电场沿着存储器单元向上扫掠空穴载子来块擦除。
晶体管的门控结构可用于提供栅致漏极泄漏(GIDL)，其产生用于存储器单元的块擦除的空穴。晶体管可为上述源极侧选择(SGS)装置。与存储器单元串相关联的通道材料可经配置为通道材料柱，且此柱的区可与SGS装置门控耦合。通道材料柱的门控耦合部分是与SGS装置的栅极重叠的部分。
可期望通道材料柱的门控耦合部分中的至少一些是重掺杂的。在一些应用中，可期望门控耦合部分包含重掺杂下区及轻掺杂上区两者；其中两个区与SGS装置的栅极重叠。明确来说，与轻掺杂区的重叠为SGS装置提供无泄漏“关断”特性，且与重掺杂区的重叠为SGS装置提供泄漏GIDL特性。术语“重掺杂”及“轻掺杂”是相对于彼此而非相对于特定常规意义利用。因此，“重掺杂”区比邻近“轻掺杂”区更重掺杂且可或可不包括常规意义上的重掺杂。类似地，“轻掺杂”区比邻近“重掺杂”区更轻掺杂且可或可不包括常规意义上的轻掺杂。在一些应用中，术语“轻掺杂”指代具有小于或等于约1018个原子/cm3的掺杂剂的半导体材料，且术语“重掺杂”指代具有大于或等于约1022个原子/cm3的掺杂剂的半导体材料。
通道材料可最初掺杂到轻掺杂级，且接着重掺杂区可通过从下伏掺杂半导体材料向外扩散来形成。
期望开发形成集成存储器(例如NAND存储器)的改进方法。还期望开发改进存储器装置。
附图说明
图1展示具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置的形式的图1的现有技术存储器装置的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X'方向上的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5是展示实例存储器装置的实例区的图解俯视图。
图6到15是用于形成实例存储器阵列的实例方法的实例循序过程阶段中的集成组合件的区的图解横截面侧视图。
图16是图15的实例集成组合件的区的图解横截面侧视图且展示此组合件的额外竖直延伸部分。
图17到19是实例方法的实例循序过程阶段中的实例集成组合件的区的图解横截面侧视图。图17的过程阶段可在图6的过程阶段之后。
具体实施方式
一些实施例包含在集成组合件内形成导电柱的方法。导电柱中的一或多者可为例如用于耦合电路系统与柱下的CMOS的“带电”柱。替代地，导电柱中的一或多者可为仅用于结构支撑的“虚设”柱。一些实施例包含集成组合件(例如包括适合用于NAND应用中的存储器阵列的组合件)。参考图5到19描述实例实施例。
图5展示沿着实例集成组合件10的若干实例区的俯视图。组合件10的说明区包含一对存储器区(存储器阵列区)12a及12b(阵列1及阵列2)且包含存储器区之间的中间区14。在一些实施例中，存储器区12a及12b可称为相对于彼此横向位移(彼此横向偏移)的第一区，且中间区14可称为在横向位移(横向偏移)第一区之间的另一区(或第二区)。
存储器结构(例如NAND存储器单元)可形成于存储器阵列区12a及12b内。存储器结构可具有相关联字线、位线、SGD装置、SGS装置等。
中间区14可包括例如阶梯区、顶区、桥接区等。导电柱可形成于中间区内，其中导电柱中的一些仅用于支撑(例如，是“虚设”结构)，且其中柱中的一些用于提供到与存储器阵列区的存储器结构相关联的一或多个组件的电连接(例如，是“带电”结构)。
图6展示在实例过程阶段中穿过区14及12a的部分的图解横截面侧视图。区14被说明为“阶梯/顶”区且被展示为包括邻近于顶区17的阶梯区15。区12a被说明为“阵列”区。
导电块16沿着区12a及14内的层阶I形成。导电块中的一些与CMOS电路系统18电耦合。CMOS电路系统可包括控制电路系统、感测电路系统及/或任何其它合适电路系统。CMOS电路系统的至少一些可在层阶I下方。
导电块16可包括任何合适导电组成，例如(举例来说)以下中的一或多者：各种金属(例如钛、钨、钴、镍、铂、钌等)、含金属组成(例如金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等)。在一些实施例中，导电块16可包括钨、基本上由钨组成或由钨组成。
CMOS18可由半导体材料(未展示)支撑。此半导体材料可例如包括单晶硅(Si)、基本上由单晶硅组成或由单晶硅组成。半导体材料可称为半导体基底或半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，包含(但不限于)块状半导电材料，例如半导电晶片(单独或在包括其它材料的组合件中)及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”指代任何支撑结构，包含(但不限于)上述半导体衬底。本文中描述的配置可称为由半导体衬底支撑的集成配置且因此可被视为集成组合件。
导电结构20沿着区12a及14内的层阶II分布。导电结构20中的一些通过导电互连件22与下伏导电块16耦合。导电互连件22可包括任何合适导电组成23，例如(举例来说)以下中的一或多者：各种金属(例如钛、钨、钴、镍、铂、钌等)、含金属组成(例如金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等)。在一些实施例中，导电互连件22的组成23可包括钨、基本上由钨组成或由钨组成。
导电结构20包含含金属区24及含金属区之上的堆叠26。
所说明的含金属区24包含一对含金属组成(即，含金属材料)28a及28b。在一些实施例中，含金属组成28b可包括钨(W)及硅(Si)且可例如包括WSi、基本上由WSi组成或由WSi组成，其中化学式指示主要组成而非特定化学计量。在一些实施例中，含金属组成28b可被视为包括WSix，其中x是数字。
在一些实施例中，含金属组成28a可包含钛(Ti)、钨(W)及氮(N)中的一或多者且可例如包含TiN及WN中的一或两者，其中化学式指示主要成分而非特定化学计量。
堆叠26包含两个外区30b与30c之间的中心区30a。区30b及30c包括半导体材料34，且区30a包括牺牲材料36。
区30b及30c内的半导体材料34可包括导电掺杂半导体材料，例如(举例来说)导电掺杂硅。在一些实施例中，硅可为n型掺杂的且因此可经掺杂有磷及砷中的一或两者。区30b及30c的导电掺杂硅可用一或多种合适导电增强掺杂剂掺杂到至少约1022个原子/cm3的浓度。区30b内的半导体材料可与区30c内的半导体材料相同(如所展示)或可与区30c内的半导体材料不同。
区30a内的牺牲材料36可包括任何合适组成且在一些实施例中可包括未掺杂半导体材料，例如(举例来说)未掺杂硅。术语“未掺杂”不一定意味着半导体材料内绝对不存在掺杂剂，而是意味着此半导体材料内任何掺杂剂的存在量通常被理解为可忽略不计。例如，未掺杂硅可被理解为包括小于约1016个原子/cm3、小于约1015个原子/cm3等的掺杂剂浓度，取决于上下文。在一些实施例中，材料36可包括硅、基本上由硅组成或由硅组成。
中介区32在堆叠26内与区30交替。中介区中的第一者被标记为32a且在中心区30a与外区30c之间；且中介区中的第二者被标记为32b且在中心区30a与外区30b之间。
区32包括材料38。材料38可为绝缘的、导电的等。在一些实施例中，材料38可为绝缘的且可包括以下中的一或多者、基本上由所述一或多者组成或由所述一或多者组成：二氧化硅、氧化铝、氧化铪、氮化硅、氮氧化硅等。在一些实施例中，材料38可为导电的且可包括一或多种金属、含金属组成等。
区32a及32b可包括彼此相同的组成(如所展示)或可包括彼此不同的组成。区32a及32b中的一或两者可包括同质组成(如所展示)或可包括两种或更多种不同组成的叠层。
尽管堆叠26被展示为包括3个区30及2个中介区32，但应理解，堆叠可包括任何合适数目个区30及32。在一些实施例中，堆叠26可包括至少3个区30及至少2个中介区32。
区30可形成到任何合适厚度且在一些实施例中，可形成到在从约100纳米(nm)到约300nm的范围内的厚度。区32可形成到任何合适厚度且在一些实施例中，可形成到在从约5nm到约20nm的范围内的厚度。
绝缘材料40被展示为在块16之上且围绕块16延伸及延伸于结构20之间。绝缘材料40可包括任何合适组成且在一些实施例中可对应于绝缘氧化物(例如，可包括以下中的一或多者、基本上由所述一或多者组成或由所述一或多者组成：二氧化硅、氧化铝、氧化铪、氧化锆等)。
阶梯/顶区14内的结构20中的一些仅在绝缘材料40之上，而阶梯/顶区14内的结构20中的其它者在导电互连件22之上。仅在绝缘材料40之上的结构20可被视为对应于一个集42的结构，而在互连件22之上的结构20可被视为对应于另一集44的结构。集42及44中的一者可称为第一集，且此类集中的另一者可称为第二集。
在一些实施例中，结构18、16、22、24及26与绝缘材料40一起可被视为对应于构造46。
堆叠26可称为第一堆叠，其中此第一堆叠在构造46内。
第二堆叠48经形成于第一堆叠26之上。第二堆叠包括相应交替第一及第二层级50及52。第一层级50包括牺牲材料54，且第二层级52包括绝缘材料56。堆叠48可包括任何合适数目个层级50及52且可例如包括至少20个此类层级、至少40个此类层级、至少100个此类层级、至少200个此类层级等。
牺牲材料54可称为第二牺牲材料以使其与第一牺牲材料36区分。第二牺牲材料54可包括任何合适组成且在一些实施例中可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。
绝缘材料56可包括任何合适组成且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
绝缘材料58经形成于堆叠48之上。绝缘材料58可包括任何合适组成且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。因此，在一些实施例中，绝缘材料58及56可包括彼此相同的组成。
参考图7，开口60经形成以延伸穿过第二堆叠48且到结构20中。阵列区12a(图6)在图7中未展示且代以仅展示阶梯/顶区14以简化图式。
开口60被展示为向下突出到结构20的牺牲材料36中(即，被展示为延伸到此类结构的中心区30a中)。在其它实施例中，开口60可延伸到结构20内的不同深度。例如，开口60可仅延伸到此类结构的上区30b中，可延伸到此类结构的下区30c中，等等。
开口60可通过任何合适处理来形成。例如，图案化掩模(未展示)可用于界定开口的位置，开口可通过一或多种合适蚀刻来延伸到此类位置中，且接着掩模可被移除以留下图7说明的配置。
当从上面看时，开口60可具有任何合适闭合形状且可例如具有椭圆形形状、正方形形状、矩形形状、圆形形状等。
尽管竖直延伸开口60被展示为具有沿着第二堆叠48的材料54及56的笔直侧壁，但应理解，在其它实施例中，开口可具有其它配置。例如，侧壁可呈锥形。另外或替代地，侧壁可突出到牺牲材料54(例如氮化硅)中以沿着竖直延伸开口形成横向突出(水平突出)空腔。
参考图8，绝缘材料62形成于开口60内以内衬于开口。绝缘材料62可称为第二绝缘材料以使其与堆叠48内的第一绝缘材料56区分。
绝缘材料62可包括任何合适组成且在一些实施例中可包括以下中的一或多者、基本上由所述一或多者组成或由所述一或多者组成：二氧化硅、氧化铝、氧化铪、氧化锆等。
参考图9，绝缘材料62经受各向异性蚀刻以从沿着开口60的底部移除材料，同时留下沿着开口的侧壁的材料作为衬层。
参考图10，通过一或多种合适蚀刻来使开口60延伸穿过结构20。在一些实施例中，图10的蚀刻可被视为对应于穿通加衬开口60的底部。蚀刻条件可经选择以在到达绝缘材料40之后及在到达含金属互连件22的导电材料之后减慢或甚至停止。在所说明的实施例中，蚀刻条件已轻微穿透到绝缘材料40中且轻微穿透到互连件22的导电材料23中。蚀刻条件可利用一或多种卤化物(例如，可利用氯、溴及氟中的一或多者)且在一些实施例中可利用CF4、CHF3、HBr及SiCl4中的一或多者。
在图10说明的实施例中，互连件22包括沿着图说明的横截面的第一横向宽度W1，且开口60包括沿着此说明横截面的第二横向宽度W2，其中第二横向宽度与第一横向宽度大致相同(例如，在合理制造及测量公差内相同)。在其它实施例中，开口60可具有与互连件22的横向宽度不同的横向宽度。例如，开口60可宽于互连件22(这可有利地为潜在掩模不对准提供额外公差)。其中开口60宽于互连件22的实例实施例在下文参考图16到18描述。
仍参考图10，开口60可被视为穿透集42的结构20到绝缘氧化物40且穿透集44的结构20到互连件22的含金属材料23。
参考图11，导电柱材料64形成于开口60内。导电柱材料经图案化成导电柱66。柱66中的一些是通过互连件22耦合到CMOS18的带电柱66a，且其它者是虚设柱66b。在所说明的实施例中，带电柱在顶区17内且虚设柱在阶梯区15内。在其它实施例中，一或多个虚设柱可在顶区内及/或一或多个带电柱可在阶梯区内。
导电柱材料64可包括与互连件22的含金属材料23相同的组成。例如，在一些实施例中，导电柱材料64及含金属材料23两者可包括钨、基本上由钨组成或由钨组成。与其中导电柱材料直接抵靠具有与导电柱材料不同的组成的材料的结构相比，导电柱材料64及含金属材料23利用相同材料可减小沿着导电柱材料与含金属材料之间的界面的电阻。
平坦化表面65经形成以跨材料58、62及64延伸。平坦化表面65可通过任何合适处理来形成，例如(举例来说)化学机械抛光(CMP)。
参考图12，单元材料柱70形成于存储器区12a内。柱70可表示形成于存储器区12a及12b内的大量单元材料柱(其中此类存储器区在图5中展示)。单元材料柱可彼此大体上相同，其中术语“大体上相同”意味着在合理制造及测量公差内相同。柱70可在存储器区12a及12b中的每一者内配置成紧密堆积布置，例如(举例来说)六方最密堆积(HCP)布置。在存储器区12a及12b中的每一者内可布置数百、数千、数十万、数百万等等个柱70。
图12说明的柱70包括：外区72，其含有存储器单元材料；通道材料74，其邻近外区72；及绝缘材料76，其由通道材料74横向包围。
区72内的单元材料可包括隧道材料、电荷存储材料及电荷阻挡材料。隧道材料(还称为栅极电介质材料)可包括任何合适组成且在一些实施例中可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。电荷存储材料可包括任何合适组成且在一些实施例中可包括浮动栅极材料(例如多晶硅)或电荷俘获材料(例如氮化硅、氮氧化硅、导电纳米点等中的一或多者)。电荷阻挡材料可包括任何合适组成且在一些实施例中可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。
通道材料74包括半导体材料。半导体材料可包括任何合适组成且在一些实施例中可包括以下中的一或多者、基本上由所述一或多者组成或由所述一或多者组成：硅、锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等；其中术语“III/V族半导体材料”指代包括从由周期表的III及V族选出的元素的半导体材料(其中III及V族是旧命名且现称为13及15族)。在一些实施例中，半导体材料可包括适当掺杂硅、基本上由适当掺杂硅组成或由适当掺杂硅组成。
通道材料74可被视为配置为通道材料柱78。在所说明的实施例中，通道材料柱78在俯视图(未展示)中配置为环形圈，其中此环形圈包围绝缘材料76。通道材料柱的此配置可被视为对应于“中空”通道配置，其中绝缘材料76提供于通道材料柱的中空内。在其它实施例中，通道材料74可经配置为实心柱。
绝缘材料76可包括任何合适组成且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
参考图13，牺牲材料36(图12)经移除以在堆叠26的中心区30a内留下空隙区(管道)80。
管道80可通过任何合适处理来形成且在一些实施例中可利用含有氢氟酸的一或多种蚀刻剂形成。此类蚀刻剂可流到一或多个狭缝中，狭缝在图13的横截面的平面外且延伸穿过堆叠48到堆叠26的牺牲材料36(图12)。在所展示的实施例中，中介区32a及32b在管道80形成之后保留。在其它实施例中，此类中介区可在管道形成期间移除，取决于中介区及用于移除牺牲材料36的蚀刻剂的组成。
管道80还延伸穿过外区72的单元材料以暴露半导体材料(通道材料)74的侧壁表面。此可或可不用与用于移除牺牲材料36的蚀刻剂不同的蚀刻剂进行。
参考图14，导电掺杂半导体材料82形成于管道80(图13)内。半导体材料82变成堆叠26的中心区30a。
半导体材料82可包括任何合适组成且在一些实施例中可包括以下中的一或多者、基本上由所述一或多者组成或由所述一或多者组成：硅、锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等。在一些实施例中，半导体材料82可包括重掺杂(例如，掺杂到至少约1022个原子/cm3的浓度)有n型掺杂剂(例如磷、砷等)的硅。导电材料82可被视为配置为与通道材料柱78的下区耦合的源极结构组件84。在一些实施例中，图14的第一堆叠26内的材料全部可被视为提供于存储器阵列区12a内的导电源极结构86的部分。
阶梯/顶区14内的结构20可被视为图14的过程阶段中的导电结构。明确来说，结构20内的主要材料34及82全部可对应于导电掺杂半导体材料(例如导电掺杂硅)。
区32a及32b可在图13的管道80形成期间移除(如上文参考图13论述)，使得此类区不是源极结构86及导电结构20的部分。在一些实施例中，区32a及32b可导电或可绝缘且保持非常薄，使得其不会有问题地影响沿着源极结构86的电传导。
在所展示的实施例中，掺杂半导体材料82直接接触通道材料柱78的通道材料74。
掺杂剂可从导电掺杂半导体材料82向外扩散到半导体材料(通道材料)74中以在通道材料柱78的下部内形成重掺杂区。此重掺杂区可在后续过程阶段(下文参考图15论述)中形成SGS装置期间有利地利用。
从掺杂材料82向外扩散到半导体材料74中可通过任何合适处理来完成，包含例如合适热处理(例如，在超过约300℃的温度进行热处理达至少约2分钟的持续时间)。
参考图15，第一层级50的牺牲材料54(图14)被移除且用导电材料88替换。尽管导电材料88被展示为完全填充第一层级50，但在其它实施例中，提供于第一层级50内的材料中的至少一些可为绝缘材料(例如电介质屏障材料)。电介质屏障材料可包括任何合适组成且在一些实施例中可包括氧化铝、氧化铪、氧化锆等中的一或多者。
导电材料88可包括任何合适组成且在一些实施例中可包括至少部分由氮化钛包围的钨核心。
图15的第一层级50是导电层级，且堆叠48可被视为包括交替绝缘层级52及导电层级50。
图15的组合件10可被视为包括包含存储器单元100及选择装置(SGS装置)102(其中仅一个或此类SGS装置在图15中展示)的存储器装置的区。导电层阶50中的最下者被标记为50a，且通道材料74内的掺杂区(上文参考图14描述为通过向外扩散到通道材料74中来形成)可延伸到导电层阶50a。导电层阶50a包括SGS装置102。掺杂剂可部分跨层阶50a延伸以在SGS装置的无泄漏关断特性与泄漏GIDL特性之间实现期望平衡。
尽管导电层阶中的仅一者被展示为并入到SGS装置中，但在其它实施例中，多个导电层阶可并入到SGS装置中。导电层阶可彼此电耦合(结合在一起)以并入到长通道SGS装置中。如果多个导电层阶并入到SGS装置中，那么向外扩散的掺杂剂可跨并入到SGS装置中的导电层阶50中的两者或更多者向上延伸。
存储器单元100(例如NAND存储器单元)彼此上下竖直堆叠。存储器单元中的每一者包括半导体材料(通道材料)74的区且包括导电层阶50的区(控制栅极区)。不由存储器单元100包括的导电层阶50的区可被视为耦合控制栅极区与驱动器电路系统及/或其它合适电路系统的字线区(布线区)。存储器单元100包括区72内的单元材料(例如隧道材料、电荷存储材料及电荷阻挡材料)。
在一些实施例中，与存储器单元100相关联的导电层阶50可称为字线/控制栅极层阶(或存储器单元层阶)，因为其包含与NAND串的竖直堆叠的存储器单元相关联的字线及控制栅极。NAND串可包括任何合适数目个存储器单元层阶。例如，NAND串可具有8个存储器单元层阶、16个存储器单元层阶、32个存储器单元层阶、64个存储器单元层阶、512个存储器单元层阶、1024个存储器单元层阶等。
字线层阶(NAND字线层阶)50可耦合到控制电路系统(例如字线驱动器电路系统)，其中互连件(未展示)形成于阶梯区中以耦合到个别字线层阶。
源极结构86可类似于“背景技术”部分中描述的源极结构216。源极结构被展示为与控制电路系统(例如CMOS)18a耦合，如所展示。控制电路系统可在源极结构下(如所展示)或可在任何其它合适位置中。源极结构可在任何合适过程阶段中与控制电路系统18a耦合。
图16展示图15的配置且展示竖直延伸且与位线108耦合的单元材料柱70。SGD装置110被图解说明为邻近于柱70的上区且在位线108下方。
位线108可相对于图16的横截面图延伸进出页。
柱70、位线108、SGD装置110、SGS装置102及存储器单元100可被一起视为形成类似于上文参考图1到4描述的NAND型配置的NAND型配置。
在图16的视图中，SGD装置110被指示为耦合到导电柱66b中的一者。因此，在一些实施例中，与存储器区12a相关联的SGD装置110可通过与中间区14相关联的导电柱66b耦合到CMOS(例如逻辑电路系统)18。
SGD装置110是可与单元材料柱70相关联且通过导电柱66与CMOS18耦合的组件的实例。在其它实施例中，作为SGD装置110的补充或替代，其它组件可通过导电柱66中的一或多者耦合到CMOS。例如，位线可通过导电柱66耦合到CMOS，且在此类实施例中，CMOS可包含通过导电柱66耦合到位线的感测电路系统(例如感测放大器电路系统)。一般来说，一或多个组件可操作地接近于单元材料柱70(及/或通道材料柱78)且可通过导电柱66(且明确来说，通过带电导电柱66b)耦合到CMOS18。
如上文参考图10论述，在一些实施例中，加衬开口60可经形成以大于互连件22。此可为有利的，因为其可实现可在将开口60对准到互连件22期间发生的掩模不对准的增大公差。形成及利用大于下伏互连件的加衬开口的实例方法参考图17到19进行描述。
参考图17，展示类似于上文参考图7描述的过程阶段的过程阶段中的组合件10的区。然而，开口60沿着图17的横截面具有比互连件22大得多的宽度。
参考图18，展示类似于图10的过程阶段的过程阶段中的组合件10。绝缘材料62提供于开口60内以内衬于开口，且接着开口延伸穿过结构20到互连件22。因为用于穿通结构20的蚀刻将在到达含金属材料23及绝缘氧化物40之后停止或至少减慢，因此蚀刻可控地暴露互连件22的含金属材料23的上表面，不会有问题地过度蚀刻此导电材料周围。
图18的配置类似于图10的配置，只是开口60的宽度W2大于互连件22的宽度W1。
参考图19，导电材料64通过类似于上文参考图11描述的处理的处理来形成于开口60内。随后，图19的组合件可经受类似于上文参考图12到15描述的处理的处理以形成类似于上文参考图15描述的配置的配置。
上文论述的组合件及结构可用于集成电路内(其中术语“集成电路”意味着由半导体衬底支撑的电子电路)且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中且可包含多层多芯片模块。电子系统可为各种系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另外指示，否则本文中描述的各种材料、物质、组成等可用现在已知或尚待开发的任何合适方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本公开中，所述术语被视为同义词。在一些例子中利用术语“电介质”而在其它例子中利用术语“绝缘”(或“电绝缘”)可在本公开内提供语言变化以简化所附权利要求书内的前置基础，且不用于指示任何显著化学或电差异。
在本公开中可利用术语“电连接”及“电耦合”两者。所述术语被视为同义词。在一些例子中利用一个术语而在其它例子中利用另一术语可在本公开内可提供语言变化以简化所附权利要求书内的前置基础。
各个实施例在图式中的特定定向仅供说明，且在一些应用中，实施例可相对于所展示定向旋转。本文中提供的描述及所附权利要求书针对具有各种特征之间的描述关系的任何结构，无论结构是呈图式的特定定向还是相对于此定向旋转。
除非另外指示，否则附图的横截面图仅展示横截面的平面内的特征且未展示横截面的平面后的材料以便简化图式。
当一结构在上文称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可直接在另一结构上或也可存在中介结构。相比之下，当一结构称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。术语“直接在…下”、“直接在…之上”等不指示直接物理接触(除非另外明确陈述)，而是指示直立对准。
结构(例如层、材料等)可称为“竖直延伸”以指示结构通常从下伏基底(例如衬底)向上延伸。竖直延伸结构可基本上正交于或不正交于基底的上表面延伸。
一些实施例包含一种集成组合件，其具有存储器阵列区及接近所述存储器阵列区的另一区。导电结构沿着所述存储器阵列区及所述另一区内的层阶分布。所述导电结构包含含金属区及所述含金属区之上的第一堆叠。所述第一堆叠包含交替含半导体材料区及中介区。所述含半导体材料区中的一者是中心含半导体材料区且竖直地在所述含半导体材料区中的两个其它者之间。第二堆叠在所述层阶之上且在所述导电结构之上。所述第二堆叠包含交替第一及第二层级。所述第一层级包含导电材料，且所述第二层级包含绝缘材料。单元材料柱在所述存储器阵列区内。所述单元材料柱延伸穿过所述第二堆叠且到所述第一堆叠中。所述单元材料柱包含通道材料且包含在所述通道材料横向外部的其它材料。所述中心半导体材料横向穿透所述其它材料且直接接触所述通道材料。导电柱结构在所述另一区内。所述导电柱结构延伸穿过所述第二堆叠且穿过所述导电结构。所述导电柱结构中的一些是虚设结构且具有完全沿着绝缘氧化物材料的底面，且所述导电柱结构中的其它者是带电结构且与所述层阶下方的CMOS电路系统电耦合。
一些实施例包含一种形成组合件的方法。形成包括沿着层阶分布的结构的构造。所述结构的第一集在含金属互连件之上，且所述结构的第二集仅在绝缘氧化物之上。所述结构各自包含含金属区及所述含金属区之上的第一堆叠。所述第一堆叠包含两个外区之间的中心区，其中所述中心区通过中介区与所述外区间隔。所述中心区包括第一牺牲材料。在所述结构之上形成交替第一及第二层级的堆叠。所述第一层级包括第二牺牲材料且所述第二层级包括第一绝缘材料。形成延伸穿过所述堆叠且到所述结构中的开口。使第二绝缘材料内衬于所述开口。通过利用一或多种卤化物的蚀刻条件来穿通所述加衬开口的底部。在穿通所述加衬开口的所述底部之后，在所述加衬开口内形成导电柱材料。所述结构的所述第一集内的所述导电柱材料直接抵靠所述含金属互连件且包括与所述含金属互连件相同的组成。移除所述第一牺牲材料以形成空隙区。在所述空隙区内形成半导体材料。用导电字线材料替换所述第二牺牲材料中的至少一些。
一些实施例包含一种形成组合件的方法。形成具有存储器阵列区及接近所述存储器阵列区的另一区的构造。所述构造包含所述存储器阵列区及所述另一区内的结构。所述结构包含含金属区及所述含金属区之上的第一堆叠。所述第一堆叠包含两个外区之间的中心区，包含所述中心区与所述外区中的一者之间的第一中介区，且包含所述中心区与所述外区中的另一者之间的第二中介区。所述中心区包括第一牺牲材料。所述另一区内的所述结构的第一集在含金属互连件之上且所述另一区内的所述结构的第二集仅在绝缘氧化物之上。在所述结构之上形成交替第一及第二层级的堆叠。所述第一层级包括第二牺牲材料且所述第二层级包括第一绝缘材料。形成延伸穿过所述堆叠且到所述另一区内的所述导电结构中的开口。使第二绝缘材料内衬于所述开口。利用在到达所述绝缘氧化物及所述含金属互连件之后减慢的蚀刻条件来穿通所述加衬开口的底部。在所述穿通所述加衬开口的所述底部之后，在所述加衬开口内形成导电柱材料。在所述存储器阵列区内形成单元材料柱。所述单元材料柱延伸穿过所述第二堆叠且到所述第一堆叠中。所述单元材料柱包含通道材料及在所述通道材料横向外部的其它材料。移除所述第一牺牲材料以形成空隙区。所述空隙区横向延伸穿过所述其它材料以暴露所述通道材料。在所述空隙区内形成掺杂半导体材料。用导电字线材料替换所述第二牺牲材料中的至少一些。
根据法规，本文中公开的标的物已用或多或少特定于结构及方法特征的语言进行描述。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文中公开的构件包括实例实施例。因此，权利要求书应按字面意义被赋予全范围且应根据等同原则适当地解译。

Claims (32)

1.一种集成组合件，其包括：
存储器阵列区及接近所述存储器阵列区的另一区；
导电结构，其沿着所述存储器阵列区及所述另一区内的层阶分布；所述导电结构包含含金属区及所述含金属区之上的第一堆叠；所述第一堆叠包含交替含半导体材料区及中介区；所述含半导体材料区中的一者是中心含半导体材料区且竖直地在所述含半导体材料区中的两个其它者之间；
第二堆叠，其在所述层阶之上且在所述导电结构之上；所述第二堆叠包括交替第一及第二层级；所述第一层级包括导电材料且所述第二层级包括绝缘材料；
单元材料柱，其在所述存储器阵列区内；所述单元材料柱延伸穿过所述第二堆叠且到所述第一堆叠中；所述单元材料柱包含通道材料且包含在所述通道材料横向外部的其它材料；所述中心半导体材料横向穿透所述其它材料且直接接触所述通道材料；及
导电柱结构，其在所述另一区内；所述导电柱结构延伸穿过所述第二堆叠且穿过所述导电结构；所述导电柱结构中的一些是虚设结构且具有完全沿着绝缘氧化物材料的底面，且所述导电柱结构中的其它者是带电结构且与所述层阶下方的CMOS电路系统电耦合。
2.根据权利要求1所述的集成组合件，其中所述含金属区包含WSi，其中所述化学式指示主要成分而非特定化学计量。
3.根据权利要求2所述的集成组合件，其中所述含金属区包含所述WSi下的含金属材料；且其中所述含金属材料包含TiN及WN中的一或两者，其中所述化学式指示主要成分而非特定化学计量。
4.根据权利要求1所述的集成组合件，其中所述导电结构中的一者在所述存储器阵列区内且经配置为源极结构。
5.根据权利要求1所述的集成组合件，其中所述导电柱结构包括钨。
6.根据权利要求1所述的集成组合件，其中所述导电柱结构基本上由钨组成。
7.根据权利要求1所述的集成组合件，其中所述中心含半导体材料区包括掺杂硅。
8.根据权利要求7所述的集成组合件，其中所述含半导体材料区中的所述其它者包括掺杂硅。
9.根据权利要求8所述的集成组合件，其中所述中介区包括导电材料。
10.根据权利要求8所述的集成组合件，其中所述中介区包括绝缘材料。
11.根据权利要求1所述的集成组合件，其中所述第一层级是NAND字线层级。
12.根据权利要求11所述的集成组合件，其中所述NAND字线层级包含金属，且其中所述第二层级的所述绝缘材料包含二氧化硅。
13.根据权利要求1所述的集成组合件，其中所述另一区包含阶梯区及邻近于所述阶梯区的顶区；其中所述虚设结构在所述阶梯区内；且其中所述带电结构在所述顶区内。
14.一种形成组合件的方法，其包括：
形成包括沿着层阶分布的结构的构造；所述结构的第一集在含金属互连件之上且所述结构的第二集仅在绝缘氧化物之上；所述结构各自包含含金属区且包含所述含金属区之上的第一堆叠；所述第一堆叠包含两个外区之间的中心区，其中所述中心区通过中介区与所述外区间隔；所述中心区包括第一牺牲材料；
在所述结构之上形成交替第一及第二层级的堆叠；所述第一层级包括第二牺牲材料且所述第二层级包括第一绝缘材料；
形成延伸穿过所述堆叠且到所述结构中的开口；
使第二绝缘材料内衬于所述开口；
通过利用一或多种卤化物的蚀刻条件来穿通所述加衬开口的底部；
在所述穿通所述加衬开口的所述底部之后，在所述加衬开口内形成导电柱材料；所述结构的所述第一集内的所述导电柱材料直接抵靠所述含金属互连件且包括与所述含金属互连件相同的组成；
移除所述第一牺牲材料以形成空隙区；
在所述空隙区内形成半导体材料；及
用导电字线材料替换所述第二牺牲材料中的至少一些。
15.根据权利要求14所述的方法，其中所述蚀刻条件利用一或多种氯、溴及氟。
16.根据权利要求14所述的方法，其中所述蚀刻条件利用CF4、CHF3、HBr及SiCl4中的一或多者。
17.根据权利要求14所述的方法，其中所述外区是掺杂含半导体材料区。
18.根据权利要求17所述的方法，其中所述第一牺牲材料是半导体材料且比所述外区掺杂更少。
19.根据权利要求14所述的方法，其中所述相同组成包括钨。
20.根据权利要求14所述的方法，其中所述相同组成由钨组成。
21.根据权利要求14所述的方法，其中所述绝缘氧化物包括二氧化硅。
22.一种形成组合件的方法，其包括：
形成具有存储器阵列区及接近所述存储器阵列区的另一区的构造；所述构造包含所述存储器阵列区及所述另一区内的结构；所述结构包含含金属区及所述含金属区之上的第一堆叠；所述第一堆叠包含两个外区之间的中心区，包含所述中心区与所述外区中的一者之间的第一中介区，且包含所述中心区与所述外区中的另一者之间的第二中介区；所述中心区包括第一牺牲材料；所述另一区内的所述结构的第一集在含金属互连件之上且所述另一区内的所述结构的第二集仅在绝缘氧化物之上；
在所述结构之上形成交替第一及第二层级的堆叠；所述第一层级包括第二牺牲材料且所述第二层级包括第一绝缘材料；
形成延伸穿过所述堆叠且到所述另一区内的导电结构中的开口；
使第二绝缘材料内衬于所述开口；
利用在到达所述绝缘氧化物及所述含金属互连件之后减慢的蚀刻条件来穿通所述加衬开口的底部；
在所述穿通所述加衬开口的所述底部之后，在所述加衬开口内形成导电柱材料；
在所述存储器阵列区内形成单元材料柱；所述单元材料柱延伸穿过所述第二堆叠且到所述第一堆叠中；所述单元材料柱包含通道材料及在所述通道材料横向外部的其它材料；
移除所述第一牺牲材料以形成空隙区，且使所述空隙区横向延伸穿过所述其它材料以暴露所述通道材料；
在所述空隙区内形成掺杂半导体材料；及
用导电字线材料替换所述第二牺牲材料中的至少一些。
23.根据权利要求22所述的方法，其中所述导电互连件包括沿着横截面的第一横向宽度，且其中所述加衬开口包括沿着所述横截面的与所述第一横向宽度大致相同的第二横向宽度。
24.根据权利要求22所述的方法，其中所述导电互连件包括沿着横截面的第一横向宽度，且其中所述加衬开口包括沿着所述横截面的与所述第一横向宽度不同的第二横向宽度。
25.根据权利要求22所述的方法，其中所述导电互连件包括沿着横截面的第一横向宽度，且其中所述加衬开口包括沿着所述横截面的大于所述第一横向宽度的第二横向宽度。
26.根据权利要求22所述的方法，其中所述蚀刻条件利用一或多种卤化物。
27.根据权利要求22所述的方法，其中所述蚀刻条件利用CF4、CHF3、HBr及SiCl4中的一或多者。
28.根据权利要求22所述的方法，其中所述外区是含半导体材料区。
29.根据权利要求28所述的方法，其中第一牺牲材料是半导体材料且比所述外区掺杂更少。
30.根据权利要求22所述的方法，其中所述导电柱材料及所述导电互连件由钨组成。
31.根据权利要求22所述的方法，其中所述绝缘氧化物包括二氧化硅。
32.根据权利要求22所述的方法，其中所述第二牺牲材料包括氮化硅。
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