CN109983575B - 高带宽低轮廓多管芯封装 - Google Patents

高带宽低轮廓多管芯封装 Download PDF

Info

Publication number
CN109983575B
CN109983575B CN201780071862.5A CN201780071862A CN109983575B CN 109983575 B CN109983575 B CN 109983575B CN 201780071862 A CN201780071862 A CN 201780071862A CN 109983575 B CN109983575 B CN 109983575B
Authority
CN
China
Prior art keywords
die
interconnect
substrate
vertical axis
metal stiffener
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780071862.5A
Other languages
English (en)
Other versions
CN109983575A (zh
Inventor
O·G·卡尔哈德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109983575A publication Critical patent/CN109983575A/zh
Application granted granted Critical
Publication of CN109983575B publication Critical patent/CN109983575B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

实施例包括一种装置，包括：衬底；第一管芯，包括处理器核心；第二管芯，不包括处理器核心；以及第三管芯，包括存储器单元；其中：(a)(i)所述第一管芯具有比所述第二管芯小的最小间距；(a)(ii)第一垂直轴与所述衬底及所述第一管芯和所述第二管芯相交但不与所述第三管芯相交；并且(a)(iii)第二垂直轴与所述衬底及所述第二管芯和所述第三管芯相交但不与所述第一管芯相交。本文描述了其他实施例。

Description

高带宽低轮廓多管芯封装
技术领域
本发明的实施例涉及电子封装。
背景技术
如在转让给美国加利福尼亚的圣克拉拉的Intel公司的美国专利7,170,188中所述的，集成电路(IC)通常容纳在安装到印刷电路板(PCB)的封装内。该封装具有导电引线或引脚，其焊接到PCB上并进一步耦合到IC。通常被称为球栅阵列(BGA)的一种封装是具有多个焊球的IC封装，该多个焊球将封装互连到PCB。
堆叠式封装(PoP)是一种用于组合垂直分立逻辑和存储器BGA封装的集成电路封装方法。利用标准接口将两个或多个封装通过顶部彼此垂直安装(即，堆叠)，标准接口用于在它们之间传输信号。这允许诸如移动电话等设备中的更高的部件密度。
附图说明
根据所附权利要求、对一个或多个示例性实施例的以下详细描述、以及相应的附图，本发明的实施例的特征和优点将变得显而易见。在认为合适的情况下，在附图中重复使用附图标记以指示相应或类似的元件。
图1包括传统的多芯片封装。
图2包括实施例中的多芯片系统。
图3示出了实施例中的过程。
图4、图5和图6包括并入了实施例的系统。
具体实施方式
现在将参考附图，其中相似的结构可以被提供有带相似后缀的附图标记。为了更清楚地示出各种实施例的结构，本文包括的附图是半导体/电路结构的图解表示。因此，(例如在显微照片中的)制造的集成电路结构的实际外观可能看起来不同，尽管仍然包含所示实施例的要求保护的结构。此外，附图可以仅示出对理解所示实施例有用的结构。可能未包括本领域中已知的附加结构以保持附图的清楚。例如，不一定示出半导体器件的每个层(例如，势垒层、种子层、蚀刻停止层)。“实施例”、“各种实施例”等指示如此描述的(一个或多个)实施例可以包括特定特征、结构或特性，但并非每个实施例都必须包括特定特征、结构或特性。一些实施例可具有针对其他实施例描述的特征中的一些、全部或零个特征。“第一”、“第二”、“第三”等描述了一般对象并且指示被提及的相似对象的不同实例。这样的形容词并不暗示如此描述的对象必须在时间上、空间上、在排序中或以任何其他方式处于给定的序列中。“连接”可以指示元件彼此直接物理或电接触，而“耦合”可以指示元件彼此协作或交互，但是它们可以或可以不直接物理或电接触。
上述封装受到压力以提供以下这样的封装，其中该封装是更小的，在封装中的管芯之间具有更快的通信，并且具有在封装内包括的管芯的改进的冷却。
图1包括传统的封装系统。该系统包括在衬底103上的处理器管芯101(第一封装)。存储器管芯(第二封装)102通过中介层(interposer)系统107耦合到衬底103。底部填充材料105存在于管芯101和衬底103之间。衬底103可以包括受控塌陷芯片连接(C4)互连106。此外，为了防止管芯101的翘曲，管芯101可以耦合到金属加强件104。管芯101可以包括管芯叠层(例如，多个可以具有相同功能或者不同功能的管芯)，其可以被模制成用作单个管芯的一个单元。例如，叠层的一个管芯可以具有第一逻辑功能，而叠层的另一个管芯具有与第一逻辑功能不同的另一个逻辑功能。
倒装芯片，也称为C4，是用于利用已经沉积在芯片焊盘上的焊料凸块将半导体器件互连到外部电路的方法。在最终的晶圆处理步骤期间，焊料凸块沉积在晶圆顶侧上的芯片焊盘上。为了将芯片安装到外部电路，将其翻转使其顶侧面对下方并对准，使其焊盘与外部电路上的匹配焊盘对准，并且然后使焊料回流以完成互连。这与引线键合形成对比，在引线键合中芯片直立安装并且使用导线将芯片焊盘互连到外部电路。
申请人已经确定：图1的系统在努力使封装最小化、改善管芯间通信、以及提供封装中管芯的改进的冷却方面面临各种障碍。例如，由于管芯102位于管芯101上方，因此用于加强件104的空间有限。此外，位于管芯101上的用于冷却机构/热解决方案的空间有限。例如，管芯101、102之间用于散热器或热管/管道的空间有限。此外，管芯101、102之间的通信必须穿过位于中介层107中的相对低间距的互连。
然而，实施例解决了许多这些缺点。这样的实施例通过减小封装内包括的管芯上的最小间距来实现尺寸的减小。
间距包括集成电路的特征部(例如互连线)之间的中心到中心距离。间距有助于定义“节点”(node)。例如，22纳米(22nm)节点是CMOS半导体器件制造中的32nm之后的工艺步骤。
申请人已经确定：封装可以包括分别具有不同的最小间距的各种管芯。例如，实施例提供使用较小的节点处理(例如，14nm)来制造包括处理器核心(“核心管芯”)的管芯，并且使用较大节点处理(例如，22nm、32nm或更大)来产生与处理器核心互补但本身并不包括处理器核心的管芯。这种“非核心管芯”可能不会像处理器核心那样从更小的间距中受益那么多。此外，产量有时可能随着节点的减小而降低，因此对于非核心使用较大的节点可以提高产量并降低制造成本。
例如，非核心或“系统代理”管芯提供不在核心中但在紧密连接到核心时提供高性能的微处理器的功能。核心可以包括执行指令所涉及的处理器的部件，包括算术逻辑单元(ALU)、浮点单元(FPU)或“数学协处理器”、以及1级(L1)或2级(L2)高速缓存。ALU是组合数字电子电路，其对整数二进制数执行算术和按位运算。这与FPU相反，FPU对浮点数进行运算。ALU是许多类型的计算电路的基本构建块，该计算电路包括计算机的中央处理单元(CPU)、FPU和图形处理单元(GPU)。单个CPU、FPU或GPU可以包含多个ALU。非核心功能部可以包括快速通道互连(QuickPath Interconnect，QPI)控制器、L3高速缓存、管芯上存储器控制器等。在核心管芯附近放置非核心降低了访问延迟。因此，包括这些分离的核心和非核心管芯的实施例通过仅依靠最新技术节点构建核心(限制管芯尺寸并因此增加产量)并依靠旧技术节点构建处理器的其他部分(非核心)来为该最新技术节点的产量提供显著益处。
如下面将进一步解释的，图2包括实现了高带宽、降低的“Z”高度(封装厚度)、低的封装翘曲以及对封装中包括的一个或多个管芯的充分冷却的实施例。具体地，图2提供了一种系统，其中非核心管芯用作一个或多个核心管芯与一个或多个存储器管芯之间的高带宽桥接器(bridge)。
图2提供了系统200，其包括衬底213和管芯202，管芯202包括ALU、FPU和高速缓存(例如，L1和/或L2高速缓存)中的至少一个。该系统包括管芯201和管芯203，管芯201包括存储器控制器，而管芯203包括存储器单元。在该系统中，管芯202具有小于管芯201的最小间距的最小间距。例如，管芯202可以是核心管芯(例如，使用14nm或更小的节点创建)，而管芯201可以是非核心管芯(例如，使用22nm或更高节点创建)。第一垂直轴221与衬底213和管芯201、202相交，但不与管芯203相交。第二垂直轴222与衬底213和管芯201、203相交，但不与管芯202相交。第三垂直轴223与管芯203相交但不与管芯201、202相交。
虽然管芯202在图2中被示出为单个管芯，但在其他实施例中，管芯202(和/或管芯201和/或管芯203)包括具有多个管芯(例如，核心管芯，非核心管芯，和/或其他类型的管芯)的管芯叠层。可以模制整个管芯叠层，因此管芯叠层表现为一个单个管芯。
系统200包括第一互连231和第二互连232。在一个实施例中，互连231和/或232包括BGA。第一互连231将管芯201耦合到管芯203，并且第二互连232将管芯203耦合到衬底213。第一互连231包括小于第二互连232的第二最小互连间距的第一最小互连间距。通过最小化互连间距231'，相对较大的间距232'被保留用于存储器管芯203的电源和接地，而利用互连231提供更多的信号互连，以增大存储器203和核心管芯201之间的通信带宽。第一互连231和第二互连232可以包括C4互连、导线互连等。
为了提供增大的机械稳定性，底部填充材料241可以位于管芯201、202之间；另外的底部填充材料242可以位于管芯201、203之间。再另外的底部填充材料243可以位于管芯201和衬底213之间。材料部分241、242、243可以均包括相同类型的材料或者可以包括不同类型的材料。底部填充材料的示例包括环氧树脂助焊剂(flux)和毛细管底部填充材料。在焊接管芯之前分配或添加环氧树脂助焊剂，而在焊接管芯之后分配毛细管底部填充材料。然而，如本文所使用的，环氧树脂助焊剂和毛细管底部填充材料二者以及类似材料构成底部填充材料。
图2的系统可以包括位于管芯203和第二互连232之间的附加衬底213'。附加衬底213'可以包括与衬底213相同或不同的材料(例如，树脂)。
该系统可以包括在管芯202上的金属加强件204。除了加强件之外或代替加强件，系统200可以包括热解决方案254，例如管芯202上的散热器和/或热管。热管是一种热传递设备，它结合了热导率和相变二者的原理，以有效地管理两个固体界面之间的热传递。热解决方案254可以在加强件204上。
管芯201可以包括穿硅过孔(TSV)233以在存储器203和/或非核心管芯201与衬底213之间提供互连。通过在管芯202和衬底213之间提供管芯201，可以在核心管芯202中消除TSV，在核心管芯202中，有效面积(real estate)比在管芯201上的有效面积更宝贵。然而，在一些实施例中，管芯201、202的位置可以与图2中所示的相反。
TSV是完全穿过硅晶圆或管芯的垂直电连接(过孔)。TSV是一种高性能互连技术，用于在由块状硅隔开的两层之间进行电连接。这比使用引线键合和并排倒装芯片连接更有效，这是因为过孔的密度显著高于互连凸块或导线，并且因为连接的长度更短。虽然对于一些实施例使用了术语TSV，但是描述TSV的另一种方式是过孔互连，其从衬底的上表面延伸到衬底的下表面。
在实施例中，管芯203在衬底213上方比管芯202延伸得更远(参见“z”高度281与282)。这可以是由于核心管芯的紧凑性质引起的。此外，可以从衬底到几个管芯中的任何一个测量该“z”高度。例如，尽管图2显示了单个存储器管芯203，但在其他实施例中可以存在存储器管芯的叠层，其中任何一个存储器管芯可以具有比核心管芯202的z高度大的z高度。事实上，在其他实施例中可以存在核心管芯的叠层、非核心管芯的叠层或核心管芯和非核心管芯的叠层，所有这些管芯累积地具有小于一个或多个存储器管芯的z高度的z高度。
在实施例中，第一封装模制件(package molding)可以被模制到管芯202上并与管芯202共形，并且第二封装模制件可以被模制到第三管芯203上并与第三管芯203共形。第一和第三管芯周围的封装可以是连续的和整体的包覆成型，但是在其他实施例中，管芯202、203的封装可以彼此分开。在一些实施例中，管芯202上的封装在管芯202上留下用于散热器或其他这种冷却机构的空间。
图3包括过程300。
框301包括提供第一管芯(包括具有第一最小间距的处理器核心)、第二管芯(其不包括处理器核心但具有暴露出的TSV以及大于第一最小间距的第二最小间距)和第三管芯(包括存储器单元)。这可能涉及减薄管芯以暴露出TSV。
框302包括将第一管芯粘附到第二管芯以形成处理器叠层。
框303包括在第一管芯和第二管芯之间提供底部填充材料。在这个时刻或在过程300中的某个其他时刻，可以从较大的衬底上分离出(singulate)核心管芯和非核心管芯。
框304包括将处理器叠层粘附到衬底，使得：(a)第一垂直轴与衬底及第一管芯和第二管芯相交，以及(b)第二管芯在第一管芯和衬底之间。这可以包括向衬底系统的整体回流(mass reflow)或与衬底系统的热压键合。
框305包括在CPU叠层和衬底之间提供底部填充材料。
框306包括：(a)将第三管芯粘附到衬底上，使得：(a)(i)第二垂直轴与衬底和第三管芯相交但不与第一管芯相交，并且(a)(ii)第一管芯与第三管芯相邻但不在第三管芯下方，并且(b)将金属加强件、散热器和热管中的至少一个粘附在第一管芯上。可以使用热压键合和/或环氧树脂助焊剂将存储器封装(例如，包括管芯203的封装)键合到衬底封装，以将管芯203的接合点固定到管芯201上。在一些实施例中，可以为此目的而使用整体回流。管芯203和衬底213之间的大的接合点对于管芯叠层侧的公差相对宽容(与互连231的公差相比)。如果需要，浮动中介层(类似于图1的中介层107)也可用于将管芯203耦合到衬底231。
过程300的步骤不需要以任何特定顺序发生。例如，可以在第三管芯之前、之后或同时添加加强件/冷却机构。例如，任何或所有底部填充步骤可以在添加第三管芯之前或之后发生。
因此，与传统解决方案相比，本文描述的实施例提供至少以下优点。
第一、与图1的系统的超过1.00mm的高度相比，实施例提供了约0.85mm的减小的封装z高度(参见图2的高度283)。
第二、实施例提供了间距约为150μm的存储器封装I/O互连球(例如，其中一些可以供电或接地)(参见图2的互连231)，在管芯201、202之间的芯片间隙约为40μm。这提供了高密度的互连(由于与图1的中介层107的间距相比具有相对小的间距)，这提供了增大的带宽。此外，避免信号穿过衬底进行传输(即，使用管芯201作为管芯202、203之间的桥接器)提供了到CPU的相对较短的电路径(这有助于避免由于阻抗等引起的信号衰减)。
第三、实施例提供了间距约为0.6mm的存储器封装电源、接地和/或I/O互连球(互连232)，存储器与衬底之间的间隙约为140μm(距离284)。这提供了对电源/接地/I/O等传导最佳的互连尺寸，同时不妨碍可由互连231提供的带宽。
第四、实施例通过使用加强件(例如，图2的204)提供翘曲解决方案。在传统系统中，使用加强件可能需要使用薄管芯(比特定架构的理想情况更薄)，以使得加强件和管芯二者都能够装配在存储器管芯下方的受限空间内(参见距离185)。然而，在诸如系统200等实施例中，管芯201和/或202的管芯厚度不受类似于间隙185的间隙的限制。例如，管芯厚度(对于管芯201、202或两个管芯201、202的累积厚度)可以高达300μm或更高而不影响总叠层高度(更常见的是由存储器叠层的元件203和/或213'的高度决定)。
第五、在实施例中，加强件暴露于空气，以便于外部冷却解决方案接近。例如，散热器或热管可以容易地耦合到加强件204，而这在加强件104的空间185内将是复杂的，即便不是不可能的话。
第六、实施例提供了对于客户端/服务器架构可行的架构。例如，如果需要，可以增大管芯厚度(管芯201和/或管芯202)以成为封装的最高部分，从而便于散热器。可以去除加强件以实现高性能封装，这是因为衬底可能更厚并且翘曲对于客户端/服务器系统可能不是很大的问题(与诸如图4的系统900等移动计算节点相反)。
z高度的降低可能以X-Y平面中的封装尺寸的增大为代价。例如，在一些实施例中，核心管芯将位于封装的中心或非核心管芯的中心。可以在核心管芯周围放置多个存储器封装，以使得核心管芯可以容易地访问存储器。因此，对于相同数量的存储器，该架构可能需要更多的表面积以用于核心管芯和存储器封装。然而，由于在许多实施例中核心管芯相当小(<10mm2)，因此存储器封装对X-Y尺寸的影响很小。
各种实施例包括衬底。这种衬底可以是作为晶圆的一部分的块状半导体材料。在实施例中，衬底是块状半导体材料，作为从晶圆分离出的芯片的一部分。在实施例中，衬底是半导体材料，其形成在诸如绝缘体上半导体(SOI)衬底等绝缘体上方。
现在参考图4，所示出的是可以使用实施例的示例性系统的方框图。如所见到的，系统900可以是智能电话或其他无线通信器或物联网(IoT)设备。基带处理器905(其可以包括本文描述的实施例的封装系统)被配置为针对从系统发送或由系统接收的通信信号执行各种信号处理。接下来，基带处理器905耦合到应用处理器910(其可以包括本文描述的实施例的封装系统)，应用处理器910可以是系统的用于执行除了用户应用(例如许多知名的社交媒体和多媒体应用)之外的操作系统和其他系统软件的主CPU。应用处理器910还可以被配置为执行设备的各种其他计算操作。
接下来，应用处理器910可以耦合到用户接口/显示器920(例如，触摸屏显示器)。另外，应用处理器910可以耦合到存储器系统，存储器系统包括非易失性存储器(即闪存930)和系统存储器(即DRAM 935)。在一些实施例中，闪存930(其可以包括在本文描述的封装实施例中)可以包括安全部分932，其中可以存储秘密和其他敏感信息。如进一步所见，应用处理器910还耦合到捕获设备945，例如可以记录视频和/或静止图像的一个或多个图像捕获设备。
通用集成电路卡(UICC)940包括订户身份模块，在一些实施例中，订户身份模块包括用于存储安全用户信息的安全储存器942。系统900还可以包括安全处理器950(例如，可信平台模块(TPM))(其可以包括本文描述的实施例的热管理)，安全处理器950可以耦合到应用处理器910。多个传感器925(包括一个或多个多轴加速度计)可以耦合到应用处理器910以使得能够输入各种感测信息，例如运动和其他环境信息。另外，一个或多个认证设备995可用于接收例如用于认证操作的用户生物计量输入。
如进一步所示，提供近场通信(NFC)非接触式接口960，其经由NFC天线965在NFC近场中进行通信。虽然示出了单独的天线，但应理解在一些实施方式中，可以提供一个天线或不同的一组天线，以实现各种无线功能。
功率管理集成电路(PMIC)915(其可以包括本文描述的实施例的热管理)耦合到应用处理器910以执行平台级功率管理。为此目的，PMIC 915可以向应用处理器910发出功率管理请求以根据需要进入特定低功率状态。此外，基于平台约束，PMIC 915还可以控制系统900的其他部件的功率水平。
为了能够在例如一个或多个IoT网络中发送和接收通信，可以在基带处理器905和天线990之间耦合各种电路。具体地，可以存在射频(RF)收发器970和无线局域网(WLAN)收发器975。通常，RF收发器970可用于根据给定的无线通信协议(例如3G或4G无线通信协议，例如根据码分多址(CDMA)、全球移动通信系统(GSM)、长期演进(LTE)或其他协议)来接收和发送无线数据和呼叫。另外，可以存在GPS传感器980，其中当要在配对过程中使用上下文信息时，如本文所述的那样，将位置信息提供给安全处理器950，以供其使用。还可以提供其他无线通信，例如无线电信号(例如，AM/FM)以及其他信号的接收或发送。另外，经由WLAN收发器975，还可以实现例如根据蓝牙TM或IEEE 802.11标准的本地无线通信。
现在参考图5，所示出的是根据本发明另一实施例的系统的方框图。多处理器系统1000是点对点互连系统，例如服务器系统，并且包括经由点对点互连1050耦合的第一处理器1070(其可以包括本文描述的实施例的封装系统)和第二处理器1080(其可以包括本文描述的实施例的封装系统)。处理器1070和1080中的每一个可以是多核处理器，例如SoC，包括第一和第二处理器核心(即，处理器核心1074a和1074b以及处理器核心1084a和1084b)，尽管处理器中潜在地可以存在更多核心。另外，处理器1070和1080各自可以包括安全引擎1075和1085，以执行安全操作，例如证明、IoT网络配置入网(onboarding)、等等。
第一处理器1070还包括存储器控制器集线器(MCH)1072及点对点(P-P)接口1076和1078。类似地，第二处理器1080包括MCH 1082及P-P接口1086和1088。MCH 1072和1082将处理器耦合到相应的存储器，即存储器1032和存储器1034，其可以是本地附接到相应处理器的主存储器(例如，DRAM)的部分(存储器和处理器可以包括在本文描述的封装实施例中)。第一处理器1070和第二处理器1080可以分别经由P-P互连1052和1054耦合到芯片组1090。芯片组1090包括P-P接口1094和1098。
此外，芯片组1090(其可以包括本文描述的实施例的封装系统)包括接口1092，用于通过P-P互连1039将芯片组1090与高性能图形引擎1038耦合。接下来，芯片组1090可以经由接口1096耦合到第一总线1016。各种输入/输出(I/O)设备1014可以耦合到第一总线1016，以及耦合到将第一总线1016耦合到第二总线1020的总线桥接器1018。可以将各种设备耦合到第二总线1020，各种设备包括例如键盘/鼠标1022、通信设备1026和数据储存单元1028，例如非易失性储存器或其他大容量储存设备。如所见到的，在一个实施例中，数据储存单元1028可以包括代码1030。如进一步所见到的，数据储存单元1028还包括可信储存器1029，用于存储要保护的敏感信息。此外，音频I/O 1024可以耦合到第二总线1020。
实施例可以用于以下环境中，在该环境中，IoT设备可以包括可穿戴设备或其他小形状因子的物联网(IoT)设备。现在参考图6，示出了根据另一实施例的可穿戴模块1300的方框图。在一个特定实施方式中，模块1300可以是CurieTM模块，其包括适配在单个小模块内的多个部件，单个小模块可以被实现为可穿戴设备的全部或一部分。如所见到的，模块1300包括核心1310(其可以包括本文描述的实施例的封装系统)。该核心可以是例如基于Intel/>QuarkTM设计的相对低复杂度的有序核心(in-order core)。在一些实施例中，核心1310可以实施如本文所述的TEE。核心1310耦合到各种部件，包括传感器集线器1320，其可以被配置为与多个传感器1380交互，例如一个或多个生物计量、运动环境或其他传感器。存在功率输送电路1330以及非易失性储存器1340(其可以包括本文描述的实施例的封装系统)。在实施例中，该电路可以包括可充电电池和再充电电路，其在一个实施例中可以无线地接收充电电力。可以存在一个或多个输入/输出(IO)接口1350，例如兼容USB/SPI/I2C/GPIO协议中的一个或多个协议的一个或多个接口。另外，存在无线收发器1390，其可以是蓝牙TM低能量或其他短距离无线收发器，以实现如本文所述的无线通信。应当理解：在不同的实施方式中，可穿戴模块可以采用许多其他形式。与典型的通用CPU或GPU相比，可穿戴设备和/或IoT设备具有小的形状因子，低功率要求，有限的指令集，相对慢的计算吞吐量或上述任何一种。
以下示例涉及进一步的实施例。
示例1包括一种装置，包括：衬底；第一管芯，包括算术逻辑单元、浮点单元和高速缓存中的至少一个；第二管芯，包括存储器控制器；以及第三管芯，包括存储器单元；其中：(a)(i)第一管芯具有第一最小间距，并且第二管芯具有大于第一最小间距的第二最小间距；(a)(ii)第一垂直轴与衬底及第一管芯和第二管芯相交但不与第三管芯相交；并且(a)(iii)第二垂直轴与衬底和第三管芯相交但不与第一管芯相交。
示例2包括示例1的装置，其中，第二垂直轴与第二管芯相交。
示例3包括示例2的装置，其中，第三垂直轴与第三管芯相交但与第一管芯和第二管芯都不相交。
示例4包括示例1的装置，包括第一互连和第二互连，其中：第一互连将第二管芯耦合到第三管芯；第二互连将第三管芯耦合到衬底；并且第一互连包括第一最小互连间距，并且第二互连包括大于第一最小互连间距的第二最小互连间距。
示例5包括示例4的装置，其中，第一互连包括信号互连，并且第二互连包括电源互连。
示例6包括示例4的装置，包括：在第一管芯和第二管芯之间的底部填充材料；以及第二管芯和第三管芯之间的附加底部填充材料。
示例7包括示例4的装置，其中，第一互连和第二互连均包括受控塌陷芯片连接(C4)互连。
示例8包括示例4的装置，包括位于第三管芯和第二互连之间的附加衬底。
示例9包括示例1的装置，包括位于第一管芯上的金属加强件，其中，第一垂直轴与金属加强件相交。
示例10包括示例9的装置，包括在金属加强件上的散热器和热管中的至少一个，其中，散热器和热管中的至少一个与第一垂直轴相交。
示例11包括示例1的装置，包括散热器和热管中的至少一个，其中，散热器和热管中的至少一个位于第一管芯上并且与第一垂直轴相交。
示例12包括示例1的装置，其中，第二管芯位于第一管芯和衬底之间。
示例13包括示例12的装置，其中，第二管芯包括穿硅过孔(TSV)。
示例14包括示例1的装置，其中，第三管芯在衬底上方比第一管芯延伸得更远。
示例15包括示例1的装置，包括：第一封装模制件，其被模制到第一管芯上并与第一管芯共形；以及第二封装模制件，其被模制到第三管芯上并与第三管芯共形。
示例16包括示例15的装置，其中，第一封装模制件和第二封装模制件彼此不是一个整体的。
示例17包括示例1的装置，其中，第一管芯与第三管芯相邻但不在第三管芯下方。
示例18包括示例17的装置，其中：第二管芯将第一管芯耦合到第三管芯；并且第一最小间距包括第一管芯上紧邻的互连线之间的最小中心到中心距离，并且第二最小间距包括第二管芯上紧邻的互连线之间的最小中心到中心距离。
示例19包括一种方法，包括：提供第一管芯和第二管芯，第一管芯包括处理器核心，并且第二管芯具有暴露出的穿硅过孔(TSV)；将第一管芯粘附到第二管芯以形成处理器叠层；在第一管芯和第二管芯之间提供底部填充材料；将处理器叠层粘附到衬底；在CPU叠层和衬底之间提供底部填充材料；将包括存储器单元的第三管芯粘附到衬底；其中：(a)(i)第二管芯不包括处理器核心，(a)(ii)第一管芯具有第一最小间距，并且第二管芯具有大于第一最小间距的第二最小间距；(a)(ii)第一垂直轴与衬底及第一管芯和第二管芯相交但不与第三管芯相交；并且(a)(iii)第二垂直轴与衬底和第三管芯相交但不与第一管芯相交。
示例20包括示例19的方法，包括将金属加强件、散热器和热管中的至少一个粘附到第一管芯，其中：第一管芯位于第二管芯与用于第一管芯的金属加强件、散热器和热管中的至少一个之间；并且第二管芯位于第一管芯和衬底之间。
示例21包括一种装置，包括：衬底；第一管芯，包括处理器核心；第二管芯，不包括处理器核心；以及第三管芯，包括存储器单元；其中：(a)(i)第一管芯具有比第二管芯小的最小间距；(a)(ii)第一垂直轴与衬底及第一管芯和第二管芯相交但不与第三管芯相交；并且(a)(iii)第二垂直轴与衬底及第二管芯和第三管芯相交但不与第一管芯相交。
示例22包括示例21的装置，包括第一和第二受控塌陷芯片连接(C4)互连，其中：第一互连将第二管芯耦合到第三管芯；第二互连将第三管芯耦合到衬底；并且第一互连具有比第二互连小的最小互连间距。
示例23包括示例22的装置，包括在第一管芯上的金属加强件、散热器和热管中的至少一个，其中，第一垂直轴与第一管芯上的金属加强件、散热器和热管中的至少一个相交。
示例24包括示例23的装置，其中，第二管芯位于第一管芯和衬底之间。
示例25包括示例23的装置，其中：第三管芯在衬底上方比第一管芯延伸得更远；第一管芯与第三管芯相邻，但不在第三管芯的下方；第二管芯将第一管芯耦合到第三管芯；并且第二管芯包括从第二管芯的第一表面延伸到第二管芯的第二表面的过孔。
已经出于举例和描述的目的提供了对本发明的实施例的前述描述。它并非要进行穷举或将本发明限于所公开的精确形式。本说明书和随后的权利要求包括诸如左、右、顶、底、上、下、高、低、第一、第二等术语，这些术语仅用于描述目的而不应被解释为进行限制。例如，指定相对垂直位置的术语是指衬底或集成电路的器件侧(或有源表面)是该衬底的“顶”面的情况；衬底实际上可以处于任何取向，使得衬底的“顶”侧在标准地面参考系中可以低于“底”侧，并且仍然落入术语“顶”的含义内。除非就此进行特别说明，否则本文(包括在权利要求中)使用的术语“在……上”并不表示第二层“上”的第一层直接在第二层上并且与第二层直接接触；在第一层与该第一层上的第二层之间可以存在第三层或其他结构。本文描述的设备或制品的实施例可以以多种位置和取向进行制造、使用或运输。相关领域的技术人员可以理解，鉴于上述教导，许多修改和变化是可能的。本领域技术人员将会认识到附图中所示的各种部件的各种等同组合和替换。因此，目的在于：本发明的范围不受该详细描述的限制，而是受所附权利要求的限制。

Claims (23)

1.一种装置，包括：
衬底；
第一管芯，包括处理器核心，其包括算术逻辑单元、浮点单元和高速缓存中的至少一个；
第二管芯，不包括处理器核心，但包括与所述第一管芯的所述处理器核心在功能上互补的存储器控制器；以及
第三管芯，包括存储器单元；
其中：(a)(i)所述第一管芯具有第一最小间距，并且所述第二管芯具有大于所述第一最小间距的第二最小间距；(a)(ii)第一垂直轴与所述衬底及所述第一管芯和所述第二管芯相交但不与所述第三管芯相交；并且(a)(iii)第二垂直轴与所述衬底和所述第三管芯相交但不与所述第一管芯相交，
其中，所述第二管芯被配置为用于桥接所述第一管芯和所述第三管芯的桥接器，并且所述第一管芯和所述第三管芯并非垂直堆叠，
其中，整个所述第一管芯被设置在所述第二管芯上方，并且所述第三管芯的一部分被设置在所述第二管芯上方，并且
其中，所述装置还包括位于所述第一管芯上的金属加强件，其中，所述第一垂直轴与所述金属加强件相交，所述第二垂直轴不与所述金属加强件相交，并且所述金属加强件不设置在所述第三管芯上。
2.根据权利要求1所述的装置，其中，所述第二垂直轴与所述第二管芯相交。
3.根据权利要求2所述的装置，其中，第三垂直轴与所述第三管芯相交但与所述第一管芯和所述第二管芯都不相交。
4.根据权利要求1所述的装置，还包括第一互连和第二互连，其中：
所述第一互连将所述第二管芯耦合到所述第三管芯；
所述第二互连将所述第三管芯耦合到所述衬底；并且
所述第一互连包括第一最小互连间距，并且所述第二互连包括大于所述第一最小互连间距的第二最小互连间距。
5.根据权利要求4所述的装置，其中，所述第一互连包括信号互连，并且所述第二互连包括电源互连。
6.根据权利要求4所述的装置，还包括：
在所述第一管芯和所述第二管芯之间的底部填充材料；以及
在所述第二管芯和所述第三管芯之间的附加底部填充材料。
7.根据权利要求4所述的装置，其中，所述第一互连和所述第二互连均包括受控塌陷芯片连接(C4)互连。
8.根据权利要求4所述的装置，还包括位于所述第三管芯和所述第二互连之间的附加衬底。
9.根据权利要求1所述的装置，还包括在所述金属加强件上的散热器和热管中的至少一个，其中，所述散热器和所述热管中的所述至少一个与所述第一垂直轴相交。
10.根据权利要求1所述的装置，其中，所述第二管芯位于所述第一管芯和所述衬底之间。
11.根据权利要求10所述的装置，其中，所述第二管芯包括穿硅过孔(TSV)。
12.根据权利要求1所述的装置，其中，所述第三管芯在所述衬底上方比所述第一管芯延伸得更远。
13.根据权利要求1所述的装置，还包括：
第一封装模制件，其被模制到所述第一管芯上并与所述第一管芯共形；以及
第二封装模制件，其被模制到所述第三管芯上并与所述第三管芯共形。
14.根据权利要求13所述的装置，其中，所述第一封装模制件和所述第二封装模制件彼此不是一个整体的。
15.根据权利要求1所述的装置，其中，所述第一管芯与所述第三管芯相邻但不在所述第三管芯下方。
16.根据权利要求15所述的装置，其中：
所述第二管芯将所述第一管芯耦合到所述第三管芯；并且
所述第一最小间距包括所述第一管芯上紧邻的互连线之间的最小中心到中心距离，并且所述第二最小间距包括所述第二管芯上紧邻的互连线之间的最小中心到中心距离。
17.一种方法，包括：
提供第一管芯和第二管芯，所述第一管芯包括处理器核心，并且所述第二管芯具有暴露出的穿硅过孔(TSV)；
将所述第一管芯粘附到所述第二管芯以形成处理器叠层；
在所述第一管芯和所述第二管芯之间提供底部填充材料；
将所述处理器叠层粘附到衬底；
在所述CPU叠层和所述衬底之间提供底部填充材料；
将包括存储器单元的第三管芯粘附到所述衬底；
其中：(a)(i)所述第二管芯不包括处理器核心，但所述第二管芯是与所述第一管芯的所述处理器核心在功能上互补的管芯，(a)(ii)所述第一管芯具有第一最小间距，并且所述第二管芯具有大于所述第一最小间距的第二最小间距；(a)(ii)第一垂直轴与所述衬底及所述第一管芯和所述第二管芯相交但不与所述第三管芯相交；并且(a)(iii)第二垂直轴与所述衬底和所述第三管芯相交但不与所述第一管芯相交，
其中，所述第二管芯被配置为用于桥接所述第一管芯和所述第三管芯的桥接器，并且所述第一管芯和所述第三管芯并非垂直堆叠，
其中，整个所述第一管芯被设置在所述第二管芯上方，并且所述第三管芯的一部分被设置在所述第二管芯上方，并且
其中，所述方法还包括将金属加强件粘附到所述第一管芯，其中，所述第一垂直轴与所述金属加强件相交，所述第二垂直轴不与所述金属加强件相交，并且所述金属加强件不设置在所述第三管芯上。
18.根据权利要求17所述的方法，还包括将散热器和热管中的至少一个粘附到所述金属加强件，其中：
所述第二管芯位于所述第一管芯和所述衬底之间。
19.一种装置，包括：
衬底；
第一管芯，包括处理器核心；
第二管芯，不包括处理器核心，但所述第二管芯是与所述第一管芯的所述处理器核心在功能上互补的管芯；以及
第三管芯，包括存储器单元；
其中：(a)(i)所述第一管芯具有比所述第二管芯小的最小间距；(a)(ii)第一垂直轴与所述衬底及所述第一管芯和所述第二管芯相交但不与所述第三管芯相交；并且(a)(iii)第二垂直轴与所述衬底及所述第二管芯和所述第三管芯相交但不与所述第一管芯相交，
其中，所述第二管芯被配置为用于桥接所述第一管芯和所述第三管芯的桥接器，并且所述第一管芯和所述第三管芯并非垂直堆叠，
其中，整个所述第一管芯被设置在所述第二管芯上方，并且所述第三管芯的一部分被设置在所述第二管芯上方，并且
其中，所述装置还包括位于所述第一管芯上的金属加强件，其中，所述第一垂直轴与所述金属加强件相交，所述第二垂直轴不与所述金属加强件相交，并且所述金属加强件不设置在所述第三管芯上。
20.根据权利要求19所述的装置，还包括第一受控塌陷芯片连接(C4)互连和第二受控塌陷芯片连接(C4)互连，其中：
所述第一互连将所述第二管芯耦合到所述第三管芯；
所述第二互连将所述第三管芯耦合到所述衬底；并且
所述第一互连具有比所述第二互连小的最小互连间距。
21.根据权利要求20所述的装置，还包括在所述金属加强件上的散热器和热管中的至少一个，其中，所述第一垂直轴与所述金属加强件上的所述散热器和所述热管中的所述至少一个相交。
22.根据权利要求21所述的装置，其中，所述第二管芯位于所述第一管芯和所述衬底之间。
23.根据权利要求21所述的装置，其中：
所述第三管芯在所述衬底上方比所述第一管芯延伸得更远；
所述第一管芯与所述第三管芯相邻，但不在所述第三管芯的下方；
所述第二管芯将所述第一管芯耦合到所述第三管芯；并且
所述第二管芯包括从所述第二管芯的第一表面延伸到所述第二管芯的第二表面的过孔。
CN201780071862.5A 2016-12-22 2017-11-15 高带宽低轮廓多管芯封装 Active CN109983575B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/388,606 2016-12-22
US15/388,606 US10109616B2 (en) 2016-12-22 2016-12-22 High bandwidth, low profile multi-die package
PCT/US2017/061652 WO2018118278A1 (en) 2016-12-22 2017-11-15 High bandwidth, low profile multi-die package

Publications (2)

Publication Number Publication Date
CN109983575A CN109983575A (zh) 2019-07-05
CN109983575B true CN109983575B (zh) 2024-02-27

Family

ID=62626936

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780071862.5A Active CN109983575B (zh) 2016-12-22 2017-11-15 高带宽低轮廓多管芯封装

Country Status (5)

Country Link
US (1) US10109616B2 (zh)
KR (1) KR102600885B1 (zh)
CN (1) CN109983575B (zh)
DE (1) DE112017006475T5 (zh)
WO (1) WO2018118278A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110720125B (zh) * 2017-06-02 2021-02-05 超极存储器股份有限公司 半导体模块
US10658335B2 (en) * 2017-06-16 2020-05-19 Futurewei Technologies, Inc. Heterogenous 3D chip stack for a mobile processor
US10727198B2 (en) * 2017-06-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method manufacturing the same
US10535643B2 (en) * 2017-08-04 2020-01-14 Samsung Electronics Co., Ltd. Connection system of semiconductor packages using a printed circuit board
SG11202102246WA (en) * 2018-09-06 2021-04-29 Univ Texas Nanofabrication and design techniques for 3d ics and configurable asics
CN113474887B (zh) 2019-01-30 2024-08-06 超极存储器股份有限公司 半导体模块、半导体部件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203179011U (zh) * 2011-11-03 2013-09-04 钰创科技股份有限公司 可重组态的高速存储芯片模块和电子系统装置
CN104045243A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 晶圆、面板、半导体器件以及玻璃处理方法
CN104253111A (zh) * 2013-06-27 2014-12-31 英特尔公司 用于ic封装的硅空间转变器
CN104733436A (zh) * 2013-12-18 2015-06-24 英特尔公司 具有嵌入式桥的集成电路封装
CN106165092A (zh) * 2014-02-26 2016-11-23 英特尔公司 具有穿桥导电过孔信号连接的嵌入式多器件桥
CN106206539A (zh) * 2014-09-19 2016-12-07 英特尔公司 互连布线配置以及相关技术

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170188B2 (en) 2004-06-30 2007-01-30 Intel Corporation Package stress management
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8455991B2 (en) * 2010-09-24 2013-06-04 Stats Chippac Ltd. Integrated circuit packaging system with warpage control and method of manufacture thereof
US9167694B2 (en) * 2010-11-02 2015-10-20 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9087765B2 (en) 2013-03-15 2015-07-21 Qualcomm Incorporated System-in-package with interposer pitch adapter
US9305853B2 (en) 2013-08-30 2016-04-05 Apple Inc. Ultra fine pitch PoP coreless package
US9373527B2 (en) * 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9425150B2 (en) * 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9397019B2 (en) 2014-02-25 2016-07-19 Intel IP Corporation Integrated circuit package configurations to reduce stiffness
US20150282299A1 (en) 2014-04-01 2015-10-01 Xilinx, Inc. Thin profile metal trace to suppress skin effect and extend package interconnect bandwidth
KR102254104B1 (ko) * 2014-09-29 2021-05-20 삼성전자주식회사 반도체 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203179011U (zh) * 2011-11-03 2013-09-04 钰创科技股份有限公司 可重组态的高速存储芯片模块和电子系统装置
CN104045243A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 晶圆、面板、半导体器件以及玻璃处理方法
CN104253111A (zh) * 2013-06-27 2014-12-31 英特尔公司 用于ic封装的硅空间转变器
CN104733436A (zh) * 2013-12-18 2015-06-24 英特尔公司 具有嵌入式桥的集成电路封装
CN106165092A (zh) * 2014-02-26 2016-11-23 英特尔公司 具有穿桥导电过孔信号连接的嵌入式多器件桥
CN106206539A (zh) * 2014-09-19 2016-12-07 英特尔公司 互连布线配置以及相关技术

Also Published As

Publication number Publication date
DE112017006475T5 (de) 2019-09-05
US20180182744A1 (en) 2018-06-28
WO2018118278A1 (en) 2018-06-28
CN109983575A (zh) 2019-07-05
US10109616B2 (en) 2018-10-23
KR20190089872A (ko) 2019-07-31
KR102600885B1 (ko) 2023-11-09

Similar Documents

Publication Publication Date Title
CN109983575B (zh) 高带宽低轮廓多管芯封装
US10475756B2 (en) Composite antenna substrate and semiconductor package module
US9391013B2 (en) 3D integrated circuit package with window interposer
US9607947B2 (en) Reliable microstrip routing for electronics components
CN105981159B (zh) 具有设置在封装体内的无源微电子器件的微电子封装件
US20160095221A1 (en) Integration of electronic elements on the backside of a semiconductor die
US10242976B2 (en) In-package photonics integration and assembly architecture
JP2018518057A (ja) パッケージオンパッケージ構造体用のインターポーザ
US10971484B2 (en) Package-on-package (PoP) semiconductor package and electronic system including the same
KR20210071818A (ko) 재구성된 웨이퍼 조립체
US10049999B2 (en) Electronic device
US10410940B2 (en) Semiconductor package with cavity
JP7544439B2 (ja) 集積回路構造体および集積回路構造体の製造方法
US20230187424A1 (en) Fan-out semiconductor package
WO2022068467A1 (zh) 封装结构、装置、板卡及布局集成电路的方法
WO2023019516A1 (zh) 芯片封装结构及电子设备
US20230085646A1 (en) Embedded glass core patch
US20240260193A1 (en) Decoupling capacitor booster module
CN118502036A (zh) 用于光子集成电路（pic）的v形槽光纤附接的架构和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant