KR102600885B1 - 고대역폭, 로우 프로파일 멀티다이 패키지 - Google Patents

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Abstract

실시예는 기판과, 프로세서 코어를 포함하는 제1 다이와, 프로세서 코어를 포함하지 않는 제2 다이와, 메모리 셀들을 포함하는 제3 다이를 포함하는 장치를 포함하되, (a)(i) 제1 다이는 제2 다이보다 작은 최소 피치를 가지며, (a)(ii) 제1 수직축이 기판, 제1 다이 및 제2 다이와 교차하나 제3 다이와는 교차하지 않으며, (a)(ⅲ) 제2 수직축은 기판, 제2 다이 및 제3 다이와 교차하나 제1 다이와는 교차하지는 않는다.

Description

고대역폭, 로우 프로파일 멀티다이 패키지
본 발명의 실시예는 전자 패키징에 관한 것이다.
미국 캘리포니아주 산타 클라라의 인텔사에 양도된 미국 특허 제7,170,188 호에 기재된 바와 같이, 집적 회로(IC)는 통상적으로 인쇄 회로 기판(PCB)에 장착 된 패키지 내에 수용된다. 패키지는 PCB에 솔더링되고 더 나아가 IC에 결합되는 전도성 리드 또는 핀을 갖는다. 일반적으로 볼 그리드 어레이(ball grid array; BGA)로 지칭되는 패키지의 한 종류는 패키지를 PCB에 상호연결하는 복수의 솔더볼을 갖는 IC 패키지이다.
패키지 온 패키지(PoP)는 수직으로 분리된 로직 및 메모리 BGA 패키지를 결합하는 집적 회로 패키징 방법이다. 두 개 이상의 패키지가, 이들 사이에서 신호를 라우팅하는 표준 인터페이스에 따라 서로 겹쳐서(즉, 스택으로) 설치된다. 이를 통해 휴대 전화 등과 같은 장치의 구성요소 밀도를 높일 수 있다.
본 발명의 실시예의 특징 및 이점은 첨부된 청구범위, 하나 이상의 예시적인 실시예에 대한 이하의 상세한 설명, 및 대응하는 도면으로부터 명백해질 것이다. 적절한 것으로 간주되는 경우, 참조 부호는 대응하는 요소 또는 유사한 요소를 나타내기 위해 도면들 간에 반복되었다.
도 1은 종래의 멀티 칩 패키지를 포함한다.
도 2는 실시예의 멀티 칩 시스템을 포함한다.
도 3은 실시예의 프로세스를 도시한다.
도 4, 도 5 및 도 6은 실시예를 포함하는 시스템을 포함한다.
이제 동일한 구조에는 동일한 접미어 참조 표기가 제공될 수 있는 도면을 참조할 것이다. 다양한 실시예의 구조를 보다 명확하게 보여주기 위해, 본 명세서에 포함된 도면은 반도체/회로 구조의 도식적 표현이다. 따라서, 예를 들어 현미경 사진에서, 제조된 집적 회로 구조의 실제 모습은 도시된 실시예의 청구된 구조를 여전히 포함하면서 상이하게 보일 수 있다. 또한, 도면은 예시된 실시예를 이해하는데 유용한 구조만을 나타낼 수 있다. 당업계에 공지된 추가의 구조는 도면의 명확성을 유지하기 위해 포함되지 않을 수 있다. 예를 들어, 반도체 장치의 모든 층(예를 들어, 장벽 층, 시드 층, 에칭 정지 층)이 도시될 필요는 없다. "실시예", "다양한 실시예" 등은 이와 같이 설명된 실시예(들)가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 그 특정 특징, 구조 또는 특성을 포함하는 것은 아님을 나타낸다. 일부 실시예는 다른 실시예들에 대해 기술된 특징들 중 일부 또는 전부를 가질 수 있거나 또는 전혀 가지지 않을 수도 있다. "제1", "제2", "제3" 등은 공통 개체를 설명하고, 동일한 개체의 상이한 인스턴스가 참조되고 있음을 나타낸다. 이러한 형용사는 이 형용사로 수식된 개체들이 시간적으로, 공간적으로, 순위에 따라, 또는 다른 방식으로 주어진 시퀀스로 반드시 있어야 함을 의미하지는 않는다. "접속된"이라는 표현은 요소들이 서로 물리적으로 또는 전기적으로 직접 접촉함을 나타낼 수 있으며 "결합된"이라는 표현은 요소들이 협력하거나 상호작용할 수 있음을 나타낼 수 있지만 이들 요소는 물리적으로 또는 전기적으로 직접 접촉할 수도 있고 그렇지 않을 수도 있다.
전술한 패키지는 보다 소형이고, 패키지 내의 다이들 간의 통신이 보다 빠르며, 패키지 내에 포함된 다이의 냉각이 향상된 패키지를 제공하도록 압력을 받고 있다.
도 1은 종래의 패키지 시스템을 포함한다. 이 시스템은 기판(103) 상에 프로세서 다이(101)(제1 패키지)를 포함한다. 메모리 다이(제2 패키지)(102)는 인터 포저 시스템(107)을 통해 기판(103)에 결합된다. 언더필 물질(105)이 다이(101)와 기판(103) 사이에 존재한다. 기판(103)은 제어된 붕괴 칩 접속(controlled collapse chip connection)(C4) 상호연결부(106)를 포함할 수 있다. 또한, 다이(101)의 휘어짐을 방지하기 위해, 다이(101)는 금속 보강재(104)에 결합될 수 있다. 다이(101)는 단일 다이로서 기능하는 하나의 유닛으로서 몰딩될 수 있는 다이 스택(die stack)(예를 들어, 동일한 기능 또는 상이한 기능을 가질 수 있는 다수의 다이)을 포함할 수 있다. 예를 들어, 스택의 한 다이는 제1 로직 기능을 가질 수 있는 반면, 스택의 다른 다이는 제1 로직 기능과 상이한 다른 로직 기능을 가질 수 있다.
C4라고도 알려진 플립 칩은 칩 패드 상에 증착된 솔더 범프를 사용하여 반도체 장치를 외부 회로에 상호연결하는 방법이다. 솔더 범프는 최종 웨이퍼 프로세싱 단계 동안 웨이퍼의 상부면 상의 칩 패드 상에 증착된다. 칩을 외부 회로에 장착하기 위해, 칩은 칩의 윗면이 아래를 향하도록 뒤집어지고, 칩의 패드가 외부 회로의 매칭 패드와 정렬되도록 정렬되며, 그런 다음 상호연결을 완료하도록 솔더가 리플로우된다. 이것은 칩이 똑바로 장착되고 칩 패드를 외부 회로에 접속시키는 데 와이어가 사용되는 와이어 본딩과는 대조적이다.
본 출원인은 도 1의 시스템이 패키지를 최소화하고, 다이 간 통신을 개선하며, 패키지 내의 다이의 냉각을 향상시키려 노력함에 있어 다양한 장애물에 직면해 있다고 판단하였다. 예를 들어, 다이(102)가 다이(101) 위에 있기 때문에, 보강재(104)를 위한 공간이 제한적이다. 또한, 냉각 메커니즘/열 솔루션이 다이(101) 상에 위치하기 위한 공간이 제한적이다. 예를 들어, 히트 싱크 또는 히트 튜브/파이프를 위한 다이(101, 102) 사이의 공간이 제한적이다. 또한, 다이(101, 102) 사이의 통신은 인터포저(107)에 위치한 비교적 낮은 피치의 상호연결부를 통해 전달되어야 한다.
그러나, 실시예는 이러한 단점들 중 많은 것을 해결한다. 이러한 실시예는 패키지 내에 포함된 다이 상의 최소 피치를 감소시킴으로써 크기 감소를 달성한다.
피치는 상호연결 라인과 같은 집적 회로의 특징들 간의 중심 대 중심 거리를 포함한다. 피치는 "노드"를 정의하는 데 도움이 된다. 예를 들어, 22 나노미터(22 nm) 노드는 CMOS 반도체 장치 제조에서 32 nm에 후속하는 처리 단계이다.
출원인은 패키지가 각각 다른 최소 피치를 갖는 다양한 다이를 포함할 수 있다고 판단했다. 예를 들어, 실시예는 프로세서 코어를 포함하는 다이("코어 다이")를 제조하는 경우 보다 작은 노드 프로세싱(예를 들어, 14 nm)을 사용하고, 프로세서 코어를 보완하지만 그 자체가 프로세서 코어는 포함하지 않는 다이를 생성하는 경우엔 보다 큰 노드 공정(예를 들어, 22 nm, 32 nm, 또는 그 이상)을 사용하는 단계를 제공한다. 이 "언코어 다이(uncore die)"는 작은 피치의 이점을 프로세서 코어만큼 얻지 못할 수 있다. 또한, 노드가 작을수록 수율이 떨어지는 경우가 있으므로 언코어를 위해 보다 큰 노드를 사용하면 수율을 높이고 제조 비용을 낮출 수 있다.
예를 들어, 언코어 또는 "시스템 에이전트" 다이는 코어에는 없지만 코어에 밀접하게 접속된 경우 고성능을 제공하는 마이크로프로세서의 기능을 제공한다. 코어는 산술 논리 유닛(ALU), 부동 소수점 유닛(FPU) 또는 "수치연산 보조 프로세서", 및 레벨 1(L1) 또는 레벨 2(L2) 캐시를 비롯하여, 명령어 실행과 관련된 프로세서의 컴포넌트를 포함할 수 있다. ALU는 정수 이진수에 대한 산술 및 비트 연산을 수행하는 결합형 디지털 전자 회로이다. 이것은 부동 소수점 숫자에 대해 작동하는 FPU와는 대조적이다. ALU는 컴퓨터의 중앙 처리 장치(CPU), FPU 및 그래픽 처리 장치(GPU)를 비롯한 여러 유형의 컴퓨팅 회로의 기본 구성 블록이다. 단일 CPU, FPU 또는 GPU는 여러 개의 ALU를 포함할 수 있다. 언코어 기능은 고속경로 상호연결(QuickPath Interconnect)(QPI) 제어기, L3 캐시, 온다이(on-die) 메모리 제어기 등을 포함할 수 있다. 코어 다이 근처에 언코어를 위치시키는 것은 액세스 대기시간을 줄인다. 따라서, 이들 별개의 코어 다이 및 언코어 다이를 포함하는 실시예는 최신 기술 노드 상에만 코어를 구축하고(다이 크기를 제한함으로써 결과적으로 수율을 증가시킴) 보다 이전의 기술 노드 상에는 프로세서의 다른 부분(언코어)을 구축함으로써 최신 기술 노드의 수율에 상당한 이점을 제공한다.
아래에서 더 설명되는 바와 같이, 도 2는 고대역폭, 감소된 "Z" 높이(패키지 두께), 패키지의 낮은 뒤틀림, 및 패키지에 포함된 다이 또는 다이들에 대한 적절한 냉각을 달성하는 실시예를 포함한다. 구체적으로, 도 2는 언코어 다이가 코어 다이(또는 다이들)와 메모리 다이(또는 다이들) 사이에서 고대역폭 브리지 역할을 하는 시스템을 제공한다.
도 2는 ALU, FPU 및 캐시(예를 들어, L1 및 / 또는 L2 캐시) 중 적어도 하나를 포함하는 다이(202) 및 기판(213)을 포함하는 시스템(200)을 제공한다. 이 시스템은 메모리 제어기를 포함하는 다이(201) 및 메모리 셀들을 포함하는 다이(203)를 포함한다. 시스템에서, 다이(202)는 다이(201)의 최소 피치보다 작은 최소 피치를 갖는다. 예를 들어, 다이(202)는 코어 다이(예를 들어, 14 nm 이하의 노드를 사용하여 생성됨)일 수 있고 다이(201)는 언코어 다이(예를 들어, 22 nm 이상의 노드를 사용하여 생성됨)일 수 있다. 제1 수직축(221)은 기판(213) 및 다이(201, 202)와 교차하지만 다이(203)와는 교차하지 않는다. 제2 수직축(222)은 기판(213) 및 다이(201,203)와 교차하지만 다이(202)와는 교차하지 않는다. 제3 수직축(223)은 다이(203)와 교차하지만 다이(201,202)와는 교차하지 않는다.
다이(202)는 도 2에서 단일 다이로 도시되어 있지만, 다른 실시예에서 다이(202)(및/또는 다이(201) 및/또는 다이(203))는 다수의 다이(예를 들어, 코어 다이, 언코어 다이 및/또는 다른 유형의 다이)를 갖는 다이 스택을 포함한다. 다이 스택 전체가 몰딩될 수 있고 따라서 다이 스택은 하나의 다이로 동작할 수 있다.
시스템(200)은 제1 상호연결부(231) 및 제2 상호연결부(232)를 포함한다. 실시예에서, 상호연결부(231 및/또는 232)는 BGA를 포함한다. 제1 상호연결부(231)는 다이(201)를 다이(203)에 접속시키고 제2 상호연결부(232)는 다이(203)를 기판(213)에 접속시킨다. 제1 상호연결부(231)는 제2 상호연결부(232)의 제2 최소 상호연결 피치보다 작은 제1 최소 상호연결 피치를 포함한다. 상호연결 피치(231')를 최소화함으로써, 상대적으로 큰 피치(232')가 메모리 다이(203)로부터 전력 및 접지용으로 확보되는 반면, 메모리와 코어 다이(203, 201) 간의 통신 대역폭을 증가시키기 위해 상호연결부(231)에 보다 많은 신호 상호연결부가 제공된다. 제1 및 제2 상호연결부(231,232)는 C4 상호연결부, 와이어 상호연결부 등을 포함할 수 있다.
기계적 안정성을 증가시키기 위해, 언더필 물질(241)이 다이(201,202) 사이에 있을 수 있으며, 추가의 언더필 물질(242)이 다이(201,203) 사이에 있을 수 있다. 또한 추가의 언더필 물질(243)이 다이(201)와 기판(213) 사이에 위치할 수 있다. 물질 부분(241, 242, 243) 각각은 동일한 유형의 물질을 포함할 수 있고 또는 상이한 유형의 물질을 포함할 수도 있다. 언더필 물질의 예는 에폭시 플럭스 및 모세관 언더필 물질을 포함한다. 에폭시 플럭스는 다이를 솔더링하기 전에 분배 또는 첨가되는 반면, 모세관 언더필은 다이를 솔더링한 후에 분배된다. 그러나, 본 명세서에서 사용되는 바와 같이, 에폭시 플럭스 및 모세관 언더필 물질 및 유사한 물질 모두가 언더필 물질을 구성한다.
도 2의 시스템은 다이(203)와 제2 상호연결부(232) 사이에 위치한 추가의 기판(213')을 포함할 수 있다. 추가의 기판(213')은 기판(213)과 동일하거나 상이한 물질(예를 들어, 수지)을 포함할 수 있다.
시스템은 다이(202) 상에 금속 보강재(204)를 포함할 수 있다. 보강재에 추가하여 또는 그를 대신하여, 시스템(200)은 다이(202) 상에 히트 싱크 및/또는 히트 파이프와 같은 열 솔루션(254)을 포함할 수 있다. 히트 파이프는 열 전도 원리와 상 전이 원리를 결합하여 두 개의 솔리드 인터페이스 사이의 열 전달을 효율적으로 관리하는 열 전달 장치이다. 열 솔루션(254)은 보강재(204) 상에 있을 수 있다.
다이(201)는 메모리(203) 및/또는 언코어 다이(201)와 기판(213) 사이의 상호연결을 제공하기 위해 쓰루 실리콘 비아(TSV)(233)를 포함할 수 있다. 다이(202)와 기판(213) 사이에 다이(201)를 제공함으로써, 다이(201)보다 실면적을 더 중요시하는 코어 다이(202)에서 TSV를 피할 수 있다. 그러나, 일부 실시예에서, 다이(201,202)의 위치는 도 2에 도시된 것과 반대일 수 있다.
TSV는 실리콘 웨이퍼 또는 다이를 완전히 통과하는 수직 전기 연결부(비아)이다. TSV는 벌크 실리콘에 의해 분리된 두 개의 층 사이의 전기 접속을 구축하는 데 사용되는 고성능 상호연결 기법이다. 이는 와이어 본드 및 나란히 배치된 플립 칩 접속을 사용하는 것보다 효과적일 수 있는데, 그 이유는 비아의 밀도가 상호연결 범프 또는 와이어의 밀도보다 훨씬 높고 접속 길이가 더 짧기 때문이다. TSV라는 용어가 일부 실시예에서 사용되지만, TSV를 설명하는 또 다른 방법은 기판의 상부 표면으로부터 기판의 하부 표면으로 연장되는 비아 상호연결부이다.
실시예에서, 다이(203)는 다이(202)보다 기판(213)으로부터 더 위에서 연장된다("z" 높이 281 대 282를 참조). 이것은 코어 다이의 소형 특성 때문일 수 있다. 또한, 이 "z" 높이는 기판으로부터 수 개의 다이 중 어느 하나까지 측정될 수 있다. 예를 들어, 도 2는 단일 메모리 다이(203)를 도시하고 있지만, 다른 실시예에서 메모리 다이들의 스택이 있을 수 있으며, 그 중 임의의 하나의 다이는 코어 다이(202)의 z 높이보다 큰 z 높이를 가질 수 있다. 실제로, 다른 실시예에서, 코어 다이들의 스택, 언코어 다이들의 스택, 또는 코어 다이들과 언코어 다이들의 스택이 있을 수 있으며, 이들 모두는 누적되었을 때 하나 이상의 메모리 다이의 z 높이보다 작은 z 높이를 갖는다.
실시예에서, 제1 패키지 몰딩은 다이(202) 상에서 이 다이(202)와 컨포멀(conform) 몰딩될 수 있고, 제2 패키지 몰딩은 제3 다이(203) 상에서 이 제3 다이(203)와 컨포멀 몰딩될 수 있다. 제1 및 제3 다이 둘레의 패키징은 연속적인 모놀리식 오버몰딩일 수 있지만, 다른 실시예에서 다이(202, 203)에 대한 패키징은 서로 분리될 수 있다. 일부 실시예에서, 다이(202) 상의 패키징은 히트 싱크 또는 다른 냉각 메커니즘을 위한 공간을 다이(202) 상에 남긴다.
도 3은 프로세스(300)를 포함한다.
블록(301)은 제1 다이(제1 최소 피치를 갖고, 프로세서 코어를 포함함), 제2 다이(프로세서 코어를 포함하지 않지만 노출된 TSV와 제1 최소 피치보다 큰 제2 최소 피치를 가짐) 및 제3 다이(메모리 셀들을 포함함)를 제공하는 단계를 포함한다. 이것은 TSV를 노출시키기 위해 다이를 얇게 하는 것을 포함할 수 있다.
블록(302)은 제1 다이를 제2 다이에 접착시켜 프로세서 스택을 형성하는 단계를 포함한다.
블록(303)은 제1 다이와 제2 다이 사이에 언더필 물질을 제공하는 단계를 포함한다. 이 시점 또는 프로세스(300)의 다른 시점에서, 코어 다이 및 언코어 다이는 더 큰 기판으로부터 개별화될 수 있다.
블록(304)은 (a) 제1 수직축이 기판, 제1 다이 및 제2 다이와 교차하고, (b) 제2 다이가 제1 다이와 기판 사이에 있도록, 프로세서 스택을 기판에 접착시키는 단계를 포함한다. 이는 기판 시스템으로의 열 압착 본딩 또는 매스 리플로우를 포함할 수 있다.
블록(305)은 프로세서 스택과 기판 사이에 언더필 물질을 제공하는 단계를 포함한다.
블록(306)은 (a)(i) 제2 수직축이 기판 및 제3 다이와는 교차하지만 제1 다이와는 교차하지 않고, (a)(ii) 제1 다이가 제3 다이에 인접하지만 이 제3 다이 아래에 있지 않도록, 제3 다이를 기판에 부착하는 단계(a), 및 금속 보강재, 히트 싱크 및 히트 튜브 중 적어도 하나가 제1 다이 상에 있게 하는 단계(b)를 포함한다. 메모리 패키지(예를 들어, 다이(203)를 포함하는 패키지)는 다이(201)에 대한 다이(203)의 접합을 견고히 하기 위해 열 압착 본딩 및/또는 에폭시 플럭스를 사용하여 기판 패키지에 본딩될 수 있다. 일부 실시예에서는 이를 위해 매스 리플로우가 사용될 수 있다. 다이(203)와 기판(213) 사이의 큰 접합부는 (상호연결부(231)에 대한 공차와는 대조적으로) 다이 스택 측 상의 공차에 대해서는 상대적으로 관대하다. 필요하다면, 부동 인터포저(도 1의 인터포저(107)와 유사함)가 또한 다이(203)를 기판(231)에 결합시키는데 사용될 수 있다.
프로세스(300)의 단계들은 어떠한 특정 순서로 수행될 필요는 없다. 예를 들어, 보강재/냉각 메커니즘은 제3 다이의 이전, 이후, 또는 동시에 추가될 수 있다. 예를 들어, 언더필 단계 중 임의의 단계 또는 전부는 제3 다이가 추가되기 전이나 후에 발생할 수 있다.
따라서, 본 명세서에 설명된 실시예는 종래의 솔루션에 비해 적어도 다음의 이점을 제공한다.
첫째, 실시예는 도 1의 시스템의 1.00 mm를 초과하는 높이와는 대조적으로, 약 0.85 mm의 감소된 패키지 z 높이(도 2의 높이(283)를 참조)를 제공한다.
둘째, 실시예는 다이(201,202) 사이에 약 40㎛의 칩 갭을 두고 약 150㎛ 피치로 메모리 패키지 I/O 상호연결 볼들(예를 들어, 이들 중 일부는 전력 또는 접지를 제공할 수 있다)(도 2의 상호연결부(231)를 참조)을 제공한다. 이는 증가하는 대역폭을 제공하는 (도 1의 인터포저(107)의 피치에 비해 상대적으로 작은 피치로 인한) 높은 밀도의 상호연결부를 제공한다. 또한, 기판을 통한 신호의 라우팅을 피함으로써(즉, 다이(202,203) 사이의 브리지로서 다이(201)를 사용함으로써) CPU로의 상대적으로 짧은 전기 경로를 제공한다(이는 임피던스 등으로 인한 신호 감쇠를 방지하는 데 도움을 준다).
셋째, 실시예는 약 140㎛의 메모리 대 기판 갭(거리 284)을 두고 약 0.6 ㎜의 피치로 메모리 패키지 전력, 접지 및/또는 I/O 상호연결 볼들(상호연결부(232))을 제공한다. 이것은 상호연결부(231)에 의해 제공될 수 있는 대역폭을 저해하지 않으면서 전력/접지/I/O 등에 가장 적합한 상호연결부의 크기를 제공한다.
넷째, 실시예는 보강재(예를 들어, 도 2의 204)를 사용하여 뒤틀림 솔루션을 제공한다. 종래의 시스템에서, 보강재를 사용하면, 보강재와 다이 모두가 메모리 다이 아래의 제한된 공간(거리(185) 참조) 내에 들어가도록 얇은 다이(특정 아키텍처에 대해 이상적인 것보다 얇은 다이)의 사용이 요구될 수 있다. 그러나, 시스템(200)과 같은 실시예에서, 다이(201 및/또는 202)에 대한 다이 두께는 갭(185)과 유사한 갭에 의해 제한되지 않는다. 예를 들어, 다이 두께(다이(201,202)에 대한 다이 두께 또는 두 다이(201,202)에 대한 누적 두께)는 (보다 종종 메모리 스택의 요소(203 및/또는 213')의 높이에 의해 좌우되는) 총 스택 높이에 영향을 미치지 않으면서 300 ㎛ 또는 그 이상으로 높아질 수 있다.
다섯째, 실시예에서, 보강재는 외부 냉각 솔루션 접근을 위해 공기에 노출된다. 예를 들어, 히트 싱크 또는 히트 파이프는 보강재(204)에 용이하게 결합될 수 있지만, 이러한 결합은 보강재(104)에 대한 공간(185) 내에서 불가능하지는 않지만 복잡할 수 있다.
여섯째, 실시예는 클라이언트/서버 아키텍처에 대해 실현가능한 아키텍처를 제공한다. 예를 들어, 다이 두께(다이(201) 및/또는 다이(202))는 필요하다면 히트 싱크를 위해 패키지의 가장 높은 부분이 되도록 증가될 수 있다. 보강재는 고성능 패키지를 위해 제거될 수 있는데, 그 이유는 기판이 두꺼워질 수 있고 뒤틀림은 (도 4의 시스템(900)과 같은 모바일 컴퓨팅 노드와는 대조적으로) 클라이언트/서버 시스템에 대해서는 그다지 문제가 되지 않기 때문이다.
z 높이의 감소는 X-Y 평면에서 패키지 크기를 증가시키는 비용을 초래할 수 있다. 예를 들어, 일부 실시예에서, 코어 다이는 패키지의 중심 또는 언코어 다이의 중심에 있을 것이다. 메모리가 코어 다이에 의해 쉽게 액세스될 수 있도록 여러 개의 메모리 패키지가 코어 다이 주위에 배치될 수 있다. 따라서, 동일한 양의 메모리에 대해, 이 아키텍처는 코어 다이 및 메모리 패키지를 위한 표면적을 더 많이 필요로 할 수 있다. 그러나, 많은 실시예에서 코어 다이가 꽤 작기 때문에(<10mm∧2), X-Y 차원에서의 메모리 패키지의 영향은 작다.
다양한 실시예는 기판을 포함한다. 이러한 기판은 웨이퍼의 일부인 벌크 반도전성 물질일 수 있다. 실시예에서, 기판은 웨이퍼로부터 개별화된 칩의 일부로서 벌크 반도전성 물질이다. 실시예에서, 기판은 반도체 온 절연체(SOI) 기판과 같은 절연체 위에 형성되는 반도전성 물질이다.
이제 도 4를 참조하면, 실시예가 사용될 수 있는 예시적인 시스템의 블록도가 도시된다. 도시된 바와 같이, 시스템(900)은 스마트폰 또는 다른 무선 통신기기 또는 사물 인터넷(IoT) 장치일 수 있다. 기저대역 프로세서(905)(본 명세서에서 설명된 실시예의 패키징 시스템을 포함할 수 있음)는 시스템으로부터 전송되거나 그 시스템에 의해 수신되는 통신 신호에 관해 다양한 신호 처리를 수행하도록 구성된다. 이어서, 기저대역 프로세서(905)는 다수의 잘 알려진 소셜 미디어 및 멀티미디어 애플리케이션과 같은 사용자 애플리케이션 이외에, OS 및 다른 시스템 소프트웨어를 실행하는 시스템의 메인 CPU일 수 있는 애플리케이션 프로세서(910)(본 명세서에서 설명된 실시예의 패키징 시스템을 포함할 수 있음)에 결합된다. 애플리케이션 프로세서(910)는 더 나아가 장치에 대한 다양한 다른 컴퓨팅 동작을 수행하도록 구성될 수 있다.
다음으로, 애플리케이션 프로세서(910)는 사용자 인터페이스/디스플레이(920)(예를 들어, 터치 스크린 디스플레이)에 결합될 수 있다. 또한, 애플리케이션 프로세서(910)는 비휘발성 메모리, 즉 플래시 메모리(930)와 시스템 메모리, 즉 DRAM(935)을 포함하는 메모리 시스템에 결합될 수 있다. 일부 실시예에서, 플래시 메모리(930)(본 명세서에 기술된 패키징 실시예에 포함될 수 있음)는 기밀 및 다른 민감한 정보가 저장될 수 있는 보안 부분(932)을 포함할 수 있다. 더 알 수 있는 바와 같이, 애플리케이션 프로세서(910)는 또한 비디오 및/또는 정지 이미지를 레코딩할 수 있는 하나 이상의 이미지 캡처 장치와 같은 캡처 장치(945)에 결합된다.
범용 집적 회로 카드(UICC)(940)는 일부 실시예에서 보안 사용자 정보를 저장하기 위한 보안 저장부(942)를 포함하는 가입자 식별 모듈을 포함한다. 시스템(900)은 애플리케이션 프로세서(910)에 결합될 수 있는 보안 프로세서(950)(예를 들어, 신뢰 플랫폼 모듈(TPM))(본 명세서에서 설명된 실시예의 열 관리를 포함할 수 있음)를 더 포함할 수 있다. 모션 및 다른 환경 정보와 같은 다양한 감지된 정보의 입력을 가능하게 하기 위해 하나 이상의 다축 가속도계를 포함하는 복수의 센서(925)가 애플리케이션 프로세서(910)에 결합될 수 있다. 또한, 하나 이상의 인증 장치(995)가 예를 들어, 인증 동작에서 사용하기 위한 사용자 생체인식 입력을 수신하는 데 사용될 수 있다.
추가로 도시된 바와 같이, NFC 안테나(965)를 통해 NFC 근거리 통신하는 근거리 통신(NFC) 비접촉 인터페이스(960)가 제공된다. 별개의 안테나들이 도시되어 있지만, 일부 구현 예에서는 하나의 안테나 또는 상이한 안테나 세트가 제공되어 다양한 무선 기능을 가능하게 할 수 있음을 이해해야 한다.
(본 명세서에서 기술된 실시예의 열 관리를 포함할 수 있는) 전력 관리 집적 회로(PMIC)(915)가 애플리케이션 프로세서(910)에 결합되어 플랫폼 레벨 전력 관리를 수행한다. 이를 위해, PMIC(915)는 필요에 따라 소정의 저전력 상태로 들어가기 위해 애플리케이션 프로세서(910)에 전력 관리 요구를 발행할 수 있다. 또한, 플랫폼 제약에 기초하여, PMIC(915)는 또한 시스템(900)의 다른 컴포넌트의 전력 레벨을 제어할 수 있다.
통신이 예를 들어 하나 이상의 IoT 네트워크에서 송신 및 수신될 수 있게 하기 위해, 다양한 회로가 기저대역 프로세서(905)와 안테나(990) 사이에 결합될 수 있다. 구체적으로, 무선 주파수(RF) 송수신기(970) 및 무선 근거리 통신망(WLAN) 송수신기(975)가 존재할 수 있다. 일반적으로, RF 송수신기(970)는 3G 또는 4G 무선 통신 프로토콜과 같은 주어진 무선 통신 프로토콜에 따라, 예를 들어 CDMA(code division multiple access), GSM(global system for global mobile system), LTE(long term evolution) 또는 기타 프로토콜에 따라 무선 데이터 및 호출을 수신 및 송신하는 데 사용될 수 있다. 또한, GPS 센서(980)가 존재할 수 있으며, 컨텍스트 정보가 페어링 프로세스에서 사용될 때 본 명세서에 설명된 바와 같이 사용하기 위해 보안 프로세서(950)에 위치 정보가 제공된다. 무선 신호(예컨대, AM/FM) 및 다른 신호의 수신 또는 송신과 같은 다른 무선 통신이 또한 제공될 수 있다. 또한, WLAN 송수신기(975)를 통해, 예를 들어 블루투스(Bluetooth™) 또는 IEEE 802.11 표준에 따라 로컬 무선 통신이 또한 실현될 수 있다.
이제 도 5를 참조하면, 본 발명의 다른 실시예에 따른 시스템의 블록도가 도시되어 있다. 멀티프로세서 시스템(1000)은 서버 시스템과 같은 점대점 상호연결 시스템이며, 점대점 상호연결부(1050)를 통해 결합된 (본 명세서에 설명된 실시예의 패키징 시스템을 포함할 수 있는) 제1 프로세서(1070) 및 (본 명세서에 설명된 실시예의 패키징 시스템을 포함할 수 있는) 제2 프로세서(1080)를 포함한다. 프로세서(1070,1080) 각각은 제1 및 제2 프로세서 코어(즉, 프로세서 코어(1074a,1074b) 및 프로세서 코어(1084a,1084b))를 포함하는 SoC와 같은 멀티코어 프로세서일 수 있지만, 잠재적으로 프로세서 내에는 다수의 보다 많은 코어가 존재할 수 있다. 또한, 프로세서(1070,1080) 각각은 입증(attestations), IoT 네트워크 온보드 등과 같은 보안 동작을 수행하기 위한 보안 엔진(1075,1085)을 포함할 수 있다.
제1 프로세서(1070)는 메모리 제어기 허브(MCH)(1072) 및 점대점(P-P) 인터페이스(1076,1078)를 더 포함한다. 마찬가지로, 제2 프로세서(1080)는 MCH(1082) 및 P-P 인터페이스(1086,1088)를 포함한다. MCH(1072,1082)는 프로세서를 각각의 메모리, 즉 각각의 프로세서에 국부적으로 부착된 메인 메모리(예를 들어, DRAM)의 일부일 수 있는 메모리(1032) 및 메모리(1034)에 결합한다(메모리 및 프로세서는 본 명세서에서 설명된 패키징 실시예에 포함될 수 있다). 제1 프로세서(1070) 및 제2 프로세서(1080)는 각각 P-P 상호연결부(1052,1054)를 통해 칩셋(1090)에 결합될 수 있다. 칩셋(1090)은 P-P 인터페이스(1094,1098)를 포함한다.
또한, 칩셋(1090)(본 명세서에서 설명된 실시예의 패키징 시스템을 포함할 수 있음)은 P-P 상호연결부(1039)에 의해 칩셋(1090)을 고성능 그래픽 엔진(1038)에 접속시키기 위한 인터페이스(1092)를 포함한다. 이어서, 칩셋(1090)은 인터페이스(1096)를 통해 제1 버스(1016)에 결합될 수 있다. 다양한 입/출력(I/O) 장치(1014)가 제1 버스(1016)를 제2 버스(1020)에 결합시키는 버스 브리지(1018)와 함께 제1 버스(1016)에 결합될 수 있다. 예를 들어, 키보드/마우스(1022), 통신 장치(1026), 및 비휘발성 저장부 또는 다른 대용량 저장 장치와 같은 데이터 저장 유닛(1028)을 포함하는 다양한 장치가 제2 버스(1020)에 결합될 수 있다. 알 수 있는 바와 같이, 일 실시예에서 데이터 저장 유닛(1028)은 코드(1030)를 포함할 수 있다. 더 알 수 있는 바와 같이, 데이터 저장 유닛(1028)은 보호될 민감한 정보를 저장하기 위한 신뢰 저장부(1029)를 또한 포함한다. 또한, 오디오 I/O(1024)가 제2 버스(1020)에 결합될 수 있다.
실시예들은 IoT 장치들이 웨어러블 장치 또는 다른 소형 폼 팩터의 사물 인터넷(IoT) 장치들을 포함할 수 있는 환경에서 사용될 수 있다. 이제 도 6을 참조하면, 다른 실시예에 따른 웨어러블 모듈(1300)의 블록도가 도시되어 있다. 하나의 특정 구현에서, 모듈(1300)은 웨어러블 장치의 전부 또는 일부로서 구현될 수 있는 단일 소형 모듈 내에 맞춰진 다수의 컴포넌트를 포함하는 인텔® 큐리(Curie™) 모듈일 수 있다. 알 수 있는 바와 같이, 모듈(1300)은 코어(1310)(본 명세서에 설명된 실시예의 패키징 시스템을 포함할 수 있음)를 포함한다. 이러한 코어는 예를 들어 Intel Architecture® Quark™ 디자인을 기반으로 하는 비교적 낮은 복잡도의 주문형 코어일 수 있다. 일부 실시예에서, 코어(1310)는 본 명세서에서 설명된 바와 같이 TEE를 구현할 수 있다. 코어(1310)는 하나 이상의 생체인식, 모션 환경 센서 또는 다른 센서와 같은 복수의 센서(1380)와 상호작용하도록 구성될 수 있는 센서 허브(1320)를 포함하는 다양한 컴포넌트에 결합된다. 전력 전달 회로(1330)는 비휘발성 저장부(1340)(본 명세서에 설명된 실시예의 패키징 시스템을 포함할 수 있음)와 함께 존재한다. 실시예에서, 이 회로는 일 실시예에서 충전 전력을 무선으로 수신할 수 있는 재충전가능 배터리 및 재충전 회로를 포함할 수 있다. 하나 이상의 USB/SPI/I2C/GPIO 프로토콜과 호환 가능한 하나 이상의 인터페이스와 같은 하나 이상의 입/출력(IO) 인터페이스(1350)가 존재할 수 있다. 또한, 블루투스(BluetoothTM) 저에너지 또는 다른 단거리 무선 송수신기일 수 있는 무선 송수신기(1390)가 존재하여 본 명세서에 설명된 바와 같이 무선 통신을 가능하게 한다. 다양한 구현에서, 웨어러블 모듈은 다수의 다른 형태를 취할 수 있음을 이해해야 한다. 웨어러블 및/또는 IoT 장치는 일반적인 범용 CPU 또는 GPU와 비교했을 때, 소형 폼팩터, 저전력 요구사항, 제한된 명령어 세트, 비교적 느린 계산 처리량 또는 이들 중 임의의 것을 갖고 있다.
후속하는 예는 추가의 실시예에 관한 것이다.
예 1은 기판과, 산술 논리 유닛, 부동 소수점 유닛 및 캐시 중 적어도 하나를 포함하는 제1 다이와, 메모리 제어기를 포함하는 제2 다이와, 메모리 셀들을 포함하는 제3 다이를 포함하는 장치를 포함하되, (a)(i) 제1 다이는 제1 최소 피치를 가지며 제2 다이는 제1 최소 피치보다 큰 제2 최소 피치를 가지고, (a)(ii) 제1 수직축이 기판, 제1 다이 및 제2 다이와 교차하나, 제3 다이와는 교차하지 않고, (a)(ⅲ) 제2 수직축이 기판 및 제3 다이와 교차하나 제1 다이와는 교차하지 않는다.
예 2는 예 1의 장치를 포함하되, 제2 수직축은 제2 다이와 교차한다.
예 3은 예 2의 장치를 포함하되, 제3 수직축이 제3 다이와 교차하나 제1 및 제 2 다이와는 교차하지 않는다.
예 4는 제1 상호연결부 및 제2 상호연결부를 포함하는 예 1의 장치를 포함하되, 제1 상호연결부는 제2 다이를 제3 다이에 결합하고, 제2 상호연결부는 제3 다이를 기판에 결합하고, 제1 상호연결부는 제1 최소 상호연결 피치를 갖고, 제2 상호연결부는 제1 최소 상호연결 피치보다 큰 제2 최소 상호연결 피치를 갖는다.
예 5는 예 4의 장치를 포함하되, 제1 상호연결부는 신호 상호연결부를 포함하고 제2 상호연결부는 전력 상호연결부를 포함한다.
예 6은 예 4의 장치를 포함하되, 이 장치는 제1 다이와 제2 다이 사이의 언더필 물질과, 제2 다이와 제3 다이 사이의 추가 언더필 물질을 포함한다.
예 7은 예 4의 장치를 포함하되, 제1 상호연결부 및 제2 상호연결부 각각은 제어된 붕괴 칩 접속(C4) 상호연결부를 포함한다.
예 8은 예 4의 장치를 포함하되, 이 장치는 제3 다이와 제2 상호연결부 사이에 위치한 추가의 기판을 포함한다.
예 9는 제1 다이 상에 금속 보강재를 포함하는 예 1의 장치를 포함하되, 제1 수직축은 금속 보강재와 교차한다.
예 10은 히트 싱크 및 히트 파이프 중 적어도 하나를 금속 보강재 상에 포함하는 예 9의 장치를 포함하되, 히트 싱크 및 히트 파이프 중 적어도 하나는 제1 수직축과 교차한다.
예 11은 히트 싱크 및 히트 파이프 중 적어도 하나를 포함하는 예 1의 장치를 포함하되, 히트 싱크 및 히트 파이프 중 적어도 하나는 제1 다이 상에 있고 제1 수직축과 교차한다.
예 12는 예 1의 장치를 포함하되, 제2 다이는 제1 다이와 기판 사이에 위치한다.
예 13은 예 12의 장치를 포함하되, 제2 다이는 TSV(through silicon via)를 포함한다.
예 14는 예 1의 장치를 포함하되, 제3 다이는 제1 다이보다 기판으로부터 더 위에서 연장된다.
예 15는 예 1의 장치를 포함하되, 이 장치는 제1 다이 상에서 이 제1 다이와 컨포멀 몰딩되는 제1 패키지 몰딩과, 제3 다이 상에 제3 다이와 컨포멀 몰딩되는 제2 패키지 몰딩을 포함한다.
예 16은 예 15의 장치를 포함하되, 제1 패키지 몰딩과 제2 패키지 몰딩은 서로 모놀리식이 아니다.
예 17은 예 1의 장치를 포함하되, 제1 다이는 제3 다이에 인접하나 제3 다이 아래에 있지 않는다.
예 18은 예 17의 장치를 포함하되, 제2 다이는 제1 다이를 제3 다이에 결합하고, 제1 최소 피치는 제1 다이상의 상호연결 라인들 중 바로 인접한 상호연결 라인들 사이의 최소 중심 대 중심 거리를 포함하며, 제2 최소 피치는 제2 다이상의 상호연결 라인들 중 바로 인접한 상호연결 라인들 사이의 최소 중심 대 중심 거리를 포함한다.
예 19는 제1 다이 및 제2 다이를 제공하는 단계- 제1 다이는 프로세서 코어를 포함하고 제2 다이는 노출된 쓰루 실리콘 비아(TSV)를 가짐 -와, 제1 다이를 제2 다이에 접착시켜 프로세서 스택을 형성하는 단계와, 제1 다이와 제2 다이 사이에 언더필 물질을 제공하는 단계와, 프로세서 스택을 기판에 접착시키는 단계와, 프로세서 스택과 기판 사이에 언더필 물질을 제공하는 단계와, 메모리 셀들을 포함하는 제3 다이를 기판에 접착하는 단계를 포함하는 방법을 포함하는데, (a)(i) 제2 다이는 프로세서 코어를 포함하지 않고, (a)(ii) 제1 다이는 제1 최소 피치를 가지며 제2 다이는 제1 최소 피치보다 큰 제2 최소 피치를 가지고, (a)(iii) 제1 수직축이 기판, 제1 다이 및 제2 다이와 교차하나 제3 다이와는 교차하지 않으며, (a)(iv) 제2 수직축이 기판 및 제3 다이와 교차하나 제1 다이와는 교차하지 않는다.
예 20은 금속 보강재, 히트 싱크 및 히트 튜브 중 적어도 하나를 제1 다이에 접착시키는 단계를 포함하는 예 19의 방법을 포함하되, 제1 다이는 제1 다이에 접착되는 금속 보강재, 히트 싱크 및 히트 튜브 중 적어도 하나와 제2 다이 사이에 위치하며, 제2 다이는 제1 다이와 기판 사이에 있다.
예 21은 기판과, 프로세서 코어를 포함하는 제1 다이와, 프로세서 코어를 포함하지 않는 제2 다이와, 메모리 셀들을 포함하는 제3 다이를 포함하는 장치를 포함하되, (a)(i) 제1 다이는 제2 다이보다 작은 최소 피치를 가지며, (a)(ii) 제1 수직축이 기판, 제1 다이 및 제2 다이와 교차하나 제3 다이와는 교차하지 않으며, (a)(ⅲ) 제2 수직축이 기판, 제2 다이 및 제3 다이와 교차하나 제1 다이와는 교차하지는 않는다.
예 22는 제1 및 제2 제어된 붕괴 칩 접속(C4) 상호연결부를 포함하는 예 21의 장치를 포함하되, 제1 상호연결부는 제2 다이를 제3 다이에 결합하고, 제2 상호연결부는 제3 다이를 기판에 결합하며, 제1 상호연결부는 제2 상호연결부보다 작은 최소 상호연결 피치를 갖는다.
예 23은 금속 보강재, 히트 싱크 및 히트 튜브 중 적어도 하나를 제1 다이 상에 포함하는 예 22의 장치를 포함하되, 제1 수직축은 제1 다이 상의 금속 보강재, 히트 싱크 및 히트 튜브 중 적어도 하나와 교차한다.
예 24는 예 23의 장치를 포함하되, 제2 다이는 제1 다이와 기판 사이에 있다.
예 25는 예 23의 장치를 포함하되, 제3 다이는 제1 다이보다 기판으로부터 더 위에서 연장하되, 제1 다이는 제3 다이에 인접하지만 제3 다이 아래에 있지 않으며, 제2 다이는 제1 다이를 제3 다이에 결합하며, 제2 다이는 제2 다이의 제1 표면으로부터 제2 다이의 제2 표면까지 연장하는 비아를 포함한다.
본 발명의 실시예에 대한 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 본 발명은 개시된 정확한 그 형태만을 가지는 것은 아니며 또는 그 형태로 국한되지도 않는다. 본 상세한 설명 및 후속하는 청구범위는 설명의 목적으로만 사용되며 제한적으로 해석되지 않는 좌, 우, 상단, 하단, 위, 아래, 상부, 하부, 제1, 제2 등과 같은 용어를 포함한다. 예를 들어, 상대적인 수직 위치를 지정하는 용어는 기판 또는 집적 회로의 장치 측(또는 활성 표면)이 그 기판의 "상단" 표면인 상황을 지칭하고, 기판은 실제로 기판의 "상단" 측이 기준이 되는 표준 지상 프레임에서 "하단" 측보다 낮을 수 있고 "상단"이라는 용어의 의미 내에 여전히 존재할 수 있도록 임의의 배향으로 존재할 수 있다. 본 명세서(청구항 포함)에서 사용되는 "상에(on)"라는 용어는 제2 층 "상에" 있는 제1 층이 구체적으로 언급되지 않는 한 제2 층 바로 위에서 직접 접촉한다는 것을 나타내지 않으며, 제1 층과 이 제1 층 상의 제2 층 사이에 제3 층 또는 다른 구조가 있을 수 있다. 본 명세서에 설명된 장치 또는 물품의 실시예는 다수의 위치 및 배향으로 제조, 사용 또는 출하될 수 있다. 관련 기술 분야의 당업자는 전술한 교시에 비추어 많은 수정 및 변형이 가능함을 알 수 있다. 당업자는 도면에 도시된 다양한 컴포넌트들에 대한 다양한 등가 조합 및 대체물을 인식할 것이다. 따라서, 본 발명의 범위는 본 상세한 설명에 의해서가 아니라 그 보다 본 명세서에 첨부된 청구항에 의해 제한되는 것으로 의도된다.

Claims (25)

  1. 장치로서,
    기판과,
    산술 논리 유닛, 부동 소수점 유닛 및 캐시 중 적어도 하나를 포함하는 제1 다이와,
    메모리 제어기를 포함하는 제2 다이 - 상기 제2 다이는 상기 제1 다이를 보완함 - 와,
    메모리 셀을 포함하는 제3 다이를 포함하되,
    (a)(i) 상기 제1 다이는 제1 최소 피치를 가지며 상기 제2 다이는 상기 제1 최소 피치보다 큰 제2 최소 피치를 가지고, (a)(ii) 제1 수직축이 상기 기판, 상기 제1 다이 및 상기 제2 다이와 교차하나, 상기 제3 다이와는 교차하지 않고, (a)(ⅲ) 제2 수직축이 상기 기판 및 상기 제3 다이와 교차하나 상기 제1 다이와는 교차하지 않고,
    상기 장치는 상기 제1 다이 상에 금속 보강재(metal stiffener)를 더 포함하되, 상기 제1 수직축은 상기 금속 보강재와 교차하고, 상기 제2 수직축은 상기 금속 보강재와 교차하지 않는,
    장치.
  2. 제1항에 있어서,
    상기 제2 수직축은 상기 제2 다이와 교차하는
    장치.
  3. 제2항에 있어서,
    제3 수직축이 상기 제3 다이와 교차하나 상기 제1 다이 및 상기 제2 다이와는 교차하지 않는
    장치.
  4. 제1항에 있어서,
    제1 상호연결부 및 제2 상호연결부를 포함하되,
    상기 제1 상호연결부는 상기 제2 다이를 상기 제3 다이에 결합하고,
    상기 제2 상호연결부는 상기 제3 다이를 상기 기판에 결합하고,
    상기 제1 상호연결부는 제1 최소 상호연결 피치를 갖고, 상기 제2 상호연결부는 상기 제1 최소 상호연결 피치보다 큰 제2 최소 상호연결 피치를 갖는
    장치.
  5. 제4항에 있어서,
    상기 제1 상호연결부는 신호 상호연결부를 포함하고, 상기 제2 상호연결부는 전력 상호연결부를 포함하는
    장치.
  6. 제4항에 있어서,
    상기 제1 다이와 상기 제2 다이 사이의 언더필 물질과,
    상기 제2 다이와 상기 제3 다이 사이의 추가 언더필 물질을 포함하는
    장치.
  7. 제4항에 있어서,
    상기 제1 상호연결부 및 상기 제2 상호연결부 각각은 제어된 붕괴 칩 접속(controlled collapse chip connection)(C4) 상호연결부를 포함하는
    장치.
  8. 제4항에 있어서,
    상기 제3 다이와 상기 제2 상호연결부 사이에 위치한 추가의 기판을 포함하는
    장치.
  9. 삭제
  10. 제1항에 있어서,
    히트 싱크 및 히트 파이프 중 적어도 하나를 상기 금속 보강재 상에 포함하되, 상기 히트 싱크 및 상기 히트 파이프 중 상기 적어도 하나는 상기 제1 수직축과 교차하는
    장치.
  11. 삭제
  12. 제1항에 있어서,
    상기 제2 다이는 상기 제1 다이와 상기 기판 사이에 위치하는
    장치.
  13. 제12항에 있어서,
    상기 제2 다이는 쓰루 실리콘 비아(through silicon via: TSV)를 포함하는
    장치.
  14. 제1항에 있어서,
    상기 제3 다이는 상기 제1 다이보다 상기 기판으로부터 더 위에서 연장되는
    장치.
  15. 제1항에 있어서,
    상기 제1 다이 상에서 상기 제1 다이와 컨포멀하게 몰딩되는 제1 패키지 몰딩과,
    상기 제3 다이 상에서 상기 제3 다이와 컨포멀하게 몰딩되는 제2 패키지 몰딩을 포함하는
    장치.
  16. 제15항에 있어서,
    상기 제1 패키지 몰딩과 상기 제2 패키지 몰딩은 서로 모놀리식이 아닌
    장치.
  17. 제1항에 있어서,
    상기 제1 다이는 상기 제3 다이에 인접하나 상기 제3 다이 아래에 있지 않는
    장치.
  18. 제17항에 있어서,
    상기 제2 다이는 상기 제1 다이를 상기 제3 다이에 결합하고,
    상기 제1 최소 피치는 상기 제1 다이상의 바로 인접한 상호연결 라인들 사이의 최소 중심 대 중심 거리(a minimum center-to-center distance)를 포함하며, 상기 제2 최소 피치는 상기 제2 다이상의 바로 인접한 상호연결 라인들 사이의 최소 중심 대 중심 거리를 포함하는
    장치.
  19. 방법으로서,
    제1 다이 및 제2 다이를 제공하는 단계- 상기 제1 다이는 프로세서 코어를 포함하고 상기 제2 다이는 노출된 쓰루 실리콘 비아(TSV)를 가지며 상기 제1 다이를 보완함 -와,
    상기 제1 다이를 상기 제2 다이에 접착시켜 프로세서 스택을 형성하는 단계와,
    상기 제1 다이와 상기 제2 다이 사이에 언더필 물질을 제공하는 단계와,
    상기 프로세서 스택을 기판에 접착시키는 단계와,
    상기 프로세서 스택과 상기 기판 사이에 언더필 물질을 제공하는 단계와,
    메모리 셀을 포함하는 제3 다이를 상기 기판에 접착하는 단계를 포함하되,
    (a)(i) 상기 제2 다이는 프로세서 코어를 포함하지 않고, a(ii) 상기 제1 다이는 제1 최소 피치를 가지며 상기 제2 다이는 상기 제1 최소 피치보다 큰 제2 최소 피치를 가지고, (a)(iii) 제1 수직축이 상기 기판, 상기 제1 다이 및 상기 제2 다이와 교차하나 상기 제3 다이와는 교차하지 않으며, (a)(iv) 제2 수직축이 상기 기판 및 상기 제3 다이와 교차하나 상기 제1 다이와는 교차하지 않고,
    상기 방법은 금속 보강재를 상기 제1 다이에 접착시키는 단계를 더 포함하되, 상기 제1 수직축은 상기 금속 보강재와 교차하고, 상기 제2 수직축은 상기 금속 보강재와 교차하지 않는,
    방법.
  20. 제19항에 있어서,
    히트 싱크 및 히트 튜브 중 적어도 하나를 상기 금속 보강재에 접착시키는 단계를 포함하되,
    상기 제1 다이는 상기 제1 다이 상의 상기 금속 보강재와 상기 제2 다이 사이에 위치하며,
    상기 제2 다이는 상기 제1 다이와 상기 기판 사이에 있는
    방법.
  21. 장치로서,
    기판과,
    프로세서 코어를 포함하는 제1 다이와,
    상기 제1 다이를 보완하며 프로세서 코어를 포함하지 않는 제2 다이와,
    메모리 셀을 포함하는 제3 다이를 포함하되,
    (a)(i) 상기 제1 다이는 상기 제2 다이보다 작은 최소 피치를 가지며, (a)(ii) 제1 수직축이 상기 기판, 상기 제1 다이 및 상기 제2 다이와 교차하나 상기 제3 다이와는 교차하지는 않으며, (a)(ⅲ) 제2 수직축이 상기 기판, 상기 제2 다이 및 상기 제3 다이와 교차하나 상기 제1 다이와는 교차하지는 않고,
    상기 장치는 상기 제1 다이 상에 금속 보강재(metal stiffener)를 더 포함하되, 상기 제1 수직축은 상기 금속 보강재와 교차하고, 상기 제2 수직축은 상기 금속 보강재와 교차하지 않는,
    장치.
  22. 제21항에 있어서,
    제1 및 제2 상호연결부를 포함하되,
    상기 제1 상호연결부는 상기 제2 다이를 상기 제3 다이에 결합하고,
    상기 제2 상호연결부는 상기 제3 다이를 상기 기판에 결합하며,
    상기 제1 상호연결부는 상기 제2 상호연결부보다 작은 최소 상호연결 피치를 갖는
    장치.
  23. 제22항에 있어서,
    상기 금속 보강재 상에 히트 싱크 및 히트 튜브 중 적어도 하나를 포함하되, 상기 제1 수직축은 상기 금속 보강재 상의 상기 히트 싱크 및 히트 튜브 중 상기 적어도 하나와 교차하는
    장치.
  24. 제23항에 있어서,
    상기 제2 다이는 상기 제1 다이와 상기 기판 사이에 있는
    장치.
  25. 제23항에 있어서,
    상기 제3 다이는 상기 제1 다이보다 상기 기판으로부터 더 위에서 연장되고,
    상기 제1 다이는 상기 제3 다이에 인접하지만 상기 제3 다이 아래에 있지 않으며,
    상기 제2 다이는 상기 제1 다이를 상기 제3 다이에 결합하며,
    상기 제2 다이는 상기 제2 다이의 제1 표면으로부터 상기 제2 다이의 제2 표면까지 연장하는 비아를 포함하는
    장치.
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