CN109935583A - 阵列基板、显示面板及阵列基板的制造方法 - Google Patents

Abstract

本发明涉及一种阵列基板及其制造方法和显示面板。该阵列基板包括位于衬底上的第一布线、第二布线以及第三布线；位于衬底上的第一静电释放结构，其具有第一端子引线和第二端子引线；在衬底上的第一连接部、第二连接部以及第三连接部。所述第一连接部将所述第一端子引线连接到所述第一布线，所述第二连接部将所述第二端子引线连接到所述第二布线，所述第三连接部将所述第三布线连接到所述第二布线。所述第一连接部、所述第二连接部和所述第三连接部具有以下配置中的至少一者：第一连接部的至少一部分与第一端子引线非同层设置；第二连接部的至少一部分与第二端子引线非同层设置；第三连接的至少一部分与第二布线和第三布线中的至少一者非同层设置。

Description

阵列基板、显示面板及阵列基板的制造方法

技术领域

本发明涉及显示技术领域。更具体地，涉及一种阵列基板、显示面板及阵列基板的制造方法。

背景技术

随着科技的发展，显示技术领域也在不断发展。显示技术控制的精细度也越来越高。然而，在阵列基板中会存在静电放电(Electro-Static Discharge,ESD)现象。静电放电的瞬间电压通常较高，因此会对阵列基板的元件造成破坏性影响，从而影响阵列基板的性能。

发明内容

本发明的实施例提供了一种阵列基板、显示面板及阵列基板的制造方法。

本发明的实施例的一个目的在于提供一种阵列基板。所述阵列基板包括：衬底；

位于所述衬底上的第一布线、第二布线以及第三布线；

位于衬底上的第一静电释放结构，其具有第一端子引线和第二端子引线；以及

在所述衬底上的第一连接部、第二连接部以及第三连接部，其中，所述第一连接部将所述第一端子引线连接到所述第一布线，所述第二连接部将所述第二端子引线连接到所述第二布线，所述第三连接部将所述第三布线连接到所述第二布线，

其中，所述第一连接部、所述第二连接部和所述第三连接部具有以下配置中的至少一者：

所述第一连接部的至少一部分与所述第一端子引线非同层设置；

所述第二连接部的至少一部分与所述第二端子引线非同层设置；

以及所述第三连接的至少一部分与所述第二布线和第三布线中的至少一者非同层设置。

在一些实施例中，所述第一连接部包括第一子连接部和第二子连接部，其中，所述第一子连接部连接所述第一布线，所述第二子连接部将所述第一子连接部与所述第一端子引线连接，并且其中，所述第一子连接部与所述第一端子引线同层设置。

在一些实施例中，所述阵列基板还包括：在所述第一布线上的第一介质层；

在所述第一介质层中的第一孔，其中，所述第一孔到达所述第一布线的上表面，并且其中，所述第一子连接部通过所述第一孔与所述第一布线连接；

在所述第一介质层上的第二介质层，其中，所述第一端子引线位于所述第一介质层和所述第二介质层之间；

在所述第二介质层中的第二孔和第三孔，其中，所述第二孔到达所述第一子连接部的上表面，所述第三孔到达所述第一端子引线的上表面，并且其中，所述第二子连接部位于所述第二介质层上并且延伸到所述第二孔和所述第三孔中以与所述第一子连接部和所述第一端子引线接触。

在一些实施例中，所述第一静电释放结构包括第一薄膜晶体管和第二薄膜晶体管，并且其中，所述第一薄膜晶体管的栅极电极、所述第一薄膜晶体管的第一源/漏极连接至所述第一端子引线，以及所述第一薄膜晶体管的第二源/漏电极连接至所述第二端子引线，所述第二薄膜晶体管的栅极电极和所述第二薄膜晶体管的第一源/漏极连接至所述第二端子引线，以及所述第二薄膜晶体管的第二源/漏极连接至所述第一端子引线。

在一些实施例中，所述阵列基板还包括：

作为所述第一薄膜晶体管和所述第二薄膜晶体管的栅极介质层的第三介质层，其中，所述第一薄膜晶体管的栅极电极和所述第二薄膜晶体管的栅极电极位于所述第三介质层的朝向所述衬底的一侧，所述第一薄膜晶体管的第一有源层和所述第二薄膜晶体管的第二有源层位于所述第三介质层的背离所述衬底的一侧，所述第一薄膜晶体管的第一源/漏极和的第二源/漏极、所述第二薄膜晶体管的第一源/漏极和第二源/漏极位于所述第三介质层的背离所述衬底的一侧且覆盖对应的有源层；以及

覆盖所述第一和第二薄膜晶体管的第四介质层。

在一些实施例中，所述第一布线、所述第一薄膜晶体管的栅极电极、所述第二薄膜晶体管的栅极电极同层设置；

所述第一子连接部、所述第一端子引线、所述第一薄膜晶体管的第一源/漏极和第二源/漏极以及所述第二薄膜晶体管的第一源/漏极和第二源/漏极同层设置。

在一些实施例中，所述阵列基板还包括：

在所述第三介质层中的第四孔；

在所述第三介质层上的第一导电部，所述第一导电部通过所述第四孔与所述第二薄膜晶体管的栅极电极接触；

在所述第四介质层中的第五孔和第六孔，其中，所述第五孔暴露所述第一导电部，所述第六孔暴露所述第二薄膜晶体管的第一源/漏极；

在所述第四介质层上的第二导电部，其中，所述第二导电部延伸到所述第四孔、所述第五孔和所述第六孔中，以将所述第一导电部和所述第二薄膜晶体管的第一源/漏极电连接。

在一些实施例中，所述第二连接部包括第三子连接部和第四子连接部，其中，所述第三子部分连接所述第二布线，所述第四子连接部将所述第三子连接部与所述第二端子引线连接，并且其中，所述第三子连接部与所述第二端子引线同层设置。

在一些实施例中，阵列基板，还包括：

在所述第二布线上的第五介质层；

在所述第五介质层中的第七孔，其中，所述第七孔到达所述第二布线的上表面，并且其中，所述第三子连接部通过所述第七孔与所述第二布线连接；

在所述第五介质层上的第六介质层，其中，所述第二端子引线位于所述第五介质层和所述第六介质层之间；

在所述第六介质层中的第八孔和第九孔，其中，所述第八孔到达所述第三子连接部的上表面，所述第九孔到达所述第二端子引线的上表面，并且其中，所述第四子连接部位于所述第六介质层上并且延伸到所述第八孔和所述第九孔中以与所述第三子连接部和所述第二端子引线接触。

在一些实施例中，所述第三连接部包括第五子连接部、第六子连接部和第七子连接部，其中，所述第五子连接部连接所述第二布线，所述第七子连接部连接所述第三布线，所述第六子连接部将所述第五子连接部与所述第七子连接部连接。

在一些实施例中，所述阵列基板还包括：

在所述第二布线上的第七介质层；

在所述第七介质层上的第八介质层；

所述第八介质层中的第九孔和第十孔其中，所述第九孔到达所述第五子连接部的上表面，所述第十孔到达所述第七子连接部的上表面，并且其中，所述第六子连接部通过所述第九孔和所述第十孔与所述第五子连接部和所述第七子连接部连接。

在一些实施例中，所述第三连接部还包括至少一个位于所述第五子连接部和所述第七子连接部之间的附加导电部，其中，所述附加导电部包括第一附加子导电部和在所述第一附加子导电部上的第二附加子导电部，并且其中，所述第六子连接部与所述第二附加子导电部接触。

在一些实施例中，所述第二布线、第一附加子导电部、所述第三布线同层设置；所述第五子连接部、所述第二附加子导电部、所述第七子连接部同层设置。

在一些实施例中，所述第一静电释放结构包括第一薄膜晶体管和第二薄膜晶体管，并且其中，

所述第一薄膜晶体管的栅极电极和所述第一薄膜晶体管的第一源/漏极连接至所述第一端子引线，并且所述第一薄膜晶体管的第二源/漏电极连接至所述第二端子引线；

所述第二薄膜晶体管的栅极电极和所述第二薄膜晶体管的第一源/漏极连接至所述第二端子引线，并且所述第二薄膜晶体管的第二源/漏极连接至所述第一端子引线。

在一些实施例中，所述阵列基板还包括：

在所述第一薄膜晶体管的栅极电极和所述第二薄膜晶体管的栅极电极上的第三介质层，其中，所述第一薄膜晶体管的第一源/漏极、第一薄膜晶体管的第二源/漏极、第二薄膜晶体管的第一源/漏极和第二薄膜晶体管的第二源/漏极位于所述第三介质层上；

在所述第三介质层中的第十三孔，第二薄膜晶体管的第一源/漏极通过第十三孔与第二薄膜晶体管的栅极电极连接；

在所述第三介质层上的第一有源层和第二有源层，其中，所述第一有源层位于所述第一薄膜晶体管的第一源/漏极和所述第一薄膜晶体管的第二源/漏极之间，所述第二有源层位于所述第二薄膜晶体管的第一源/漏极和所述第二薄膜晶体管的第二源/漏极之间；

在所述第一薄膜晶体管的第一源/漏极、所述第一薄膜晶体管的第二源/漏极、所述第二薄膜晶体管的第一源/漏极和所述第二薄膜晶体管的第二源/漏极上的第四介质层。

在一些实施例中，所述阵列基板还包括至少一个第二静电释放结构和第四布线，所述第二静电释放结构构件连接到所述第四布线和所述第一布线。

在一些实施例中，所述第二静电释放结构包括第三薄膜晶体管和第四薄膜晶体管，其中，

所述第三薄膜晶体管的栅极电极、所述第三薄膜晶体管的第一源/漏极连接至所述第一布线，以及所述第三薄膜晶体管的第二源/漏电极连接至所述第四布线，

所述第四薄膜晶体管的栅极电极和所述第四薄膜晶体管的第一源/漏极连接至所述第四线，以及所述第四薄膜晶体管的第二源/漏极连接至所述第一布线。

本发明的实施例的另一个目的在于提供一种显示面板。所述显示面板包括如上所述的阵列基板。

本发明的实施例的再一个目的在于提供一种阵列基板的制造方法。所述阵列基板的制造方法包括：

在衬底上形成第一布线、第二布线和第三布线和第一静电释放结构和第一静电释放结构，其中，所述第一静电释放结构具有第一端子引线和第二端子引线；以及

在所述衬底上形成第一连接部、第二连接部以及第三连接部，其中，所述第一连接部将所述第一端子引线连接到所述第一布线，所述第二连接部将所述第二端子引线连接到所述第二布线，以及所述第三连接部将所述第三布线连接到所述第二布线，其中，形成第一连接部、第二连接部以及第三连接部满足下列中的至少一者：

在形成所述第一端子引线之后形成所述第一连接部的至少一部分；

在形成所述第二端子引线之后形成所述第二连接部的至少一部分；以及

在形成所述第二布线和所述第三布线的至少一者之后形成所述第三连接部的至少一部分。

在一些实施例中，在形成所述第一端子引线之后形成所述第一连接部的至少一部分，形成所述第一端子引线和所述第一连接部包括：

在所述第一布线上形成第一介质层；

在所述第一介质层上形成第一孔，其中，所述第一孔到达所述第一布线；

在所述第一介质层上形成彼此间隔开的第一子连接部和所述第一端子引线，其中，所述第一子连接部通过所述第一孔与所述第一布线连接；

在所述第一子连接部和所述第一端子引线上形成第二介质层；

在所述第二介质层中形成第二孔和第三孔，其中，所述第二孔到达所述第一子连接部，所述第三孔到达所述第一端子引线；

在所述第二介质层上形成第二子连接部，其中，所述第二子连接部通过所述第二孔和所述第三孔将所述第一子连接部与所述第一端子引线连接。

在一些实施例中，在形成所述第二端子引线之后形成所述第二连接部的至少一部分，形成所述第二端子引线和所述第二连接部包括：

在所述第二布线上形成第五介质层；

在所述第五介质层中形成第七孔，其中，所述第七孔到达所述第二布线；

在所述第五介质层上形成所述第二端子引线和第三子连接部，所述第三子连接部通过所述第七孔与所述第二布线连接；

在所述第二端子引线和所述第三子连接部上形成第六介质层；

在所述第六介质层中形成第八孔和第九孔，其中，所述第八孔到达所述第三子连接部，所述第九孔到达所述第二端子引线；

在所述第六介质层上形成第四子连接部，其中，所述第四子连接部通过所述第八孔和所述第九孔而将所述第三子连接部与所述第二端子引线连接。

在一些实施例中，在形成所述第二布线和所述第三布线的至少一者之后形成所述第三连接部的至少一部分，形成所述第二布线、所述第三布线和所述第三连接部包括：

在衬底上形成所述第二布线和所述第三布线；

在所述第二布线和第三布线上形成第七介质层；

在所述第七介质层中形成第十一孔和第十二孔，其中，所述第十一孔到达所述第二布线，所述第十二孔到达所述第三布线；

在所述第七介质层上形成间隔开的第五子连接部和第七子连接部，其中，所述第五子连接部通过所述第十一孔与所述第二布线连接，所述第七子连接部通过所述第十二孔与所述第三布线连接；

在所述第五子连接部和所述第七子连接部上形成第八介质层；

在所述第八介质层中形成第九孔和第十孔，其中，所述第九孔到达所述第五子连接部，所述第十孔到达所述第七子连接部；

在所述第八介质层上形成第六子连接部，其中，所述第六子连接部通过所述第十一孔和所述第十二孔而将所述第五子连接部与所述第七子连接部连接。

附图说明

为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

图1为根据本发明的实施例的阵列基板的示意图；

图2为根据本发明的实施例的阵列基板的局部示意图；

图3为根据本发明的实施例的阵列基板的第一静电释放结构的等效电路图；

图4为根据本发明的实施例的阵列基板的局部示意图；

图5为根据本发明的实施例的阵列基板的示意图；

图6为根据本发明的实施例的阵列基板的示意图；

图7为根据本发明的实施例的阵列基板的第一静电释放结构的示意图；

图8为根据本发明的实施例的阵列基板的示意图；

图9为根据本发明的实施例的第二静电释放结构的等效电路图；

图10为根据本发明的实施例的阵列基板的示意图；

图11为根据本发明的实施例的显示面板的示意图；

图12A-12F为根据本发明的实施例的阵列基板的制造方法的流程图；

图13A-13F为根据本发明的实施例的阵列基板的制造方法的流程图；

图14A-14G为根据本发明的实施例的阵列基板的制造方法的流程图。

具体实施方式

为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将接合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。

当介绍本发明的元素及其实施例时，冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或者多个要素。用语“包含”、“包括”、“含有”和“具有”旨在包括性的并且表示可以存在除所列要素之外的另外的要素。

出于下文表面描述的目的，如其在附图中被标定方向那样，术语“上”、“下”、“左”、“右”“垂直”、“水平”、“顶”、“底”及其派生词应涉及发明。术语“上覆”、“在……顶上”、“定位在……上”或者“定位在……顶上”意味着诸如第一结构的第一要素存在于诸如第二结构的第二要素上，其中，在第一要素和第二要素之间可存在诸如界面结构的中间要素。术语“接触”意味着连接诸如第一结构的第一要素和诸如第二结构的第二要素，而在两个要素的界面处可以有或者没有其它要素。

在相关技术的用于阵列基板的静电释放路径设计中，各个精密电路单元分别具有诸如静电环的静电释放结构，例如，每一列包含像素TFT的信号线均在其两端或一端设置静电环。同时，静电环的另一端并联在同一导电布线上，该导电布线末端再通过单独的静电环连接到外围公共电极布线。从而实现将像素区或GOA(栅极驱动集成阵列)等包含半导体TFT的精细电路的静电通过静电环连接并导入面板外围的大面积公共电极布线的目的。发明人经研究发现，导致阵列基板上的诸如金属的导电布线暴露的制程是导致布线静电积累的高危制程。然而，在制造过程期间，像素区或GOA区等中的精细半导体电路会过早地通过两级静电环的静电释放路径和大面积和/或且长距离布线(例如，外围公共电极布线)连接起来。一旦该大面积和/或长距离布线在后续工艺中被暴露，该布线将具有电荷收集作用从而产生ESD，导致静电环、像素区以及GOA区中的半导体结构受到不必要的静电冲击，而这是不希望的。图1为根据本发明的实施例的阵列基板的示意图。如图1所示，根据本发明的实施例的阵列基板包括：衬底10；位于衬底上的第一布线1、第二布线2以及第三布线3；位于衬底上的第一静电释放结构4，其具有第一端子引线T1和第二端子引线T2；以及在衬底上的第一连接部C1、第二连接部C2以及第三连接部C3。第一连接部C1将第一端子引线T1连接到第一布线1，第二连接部C2将第二端子引线T2连接到第二布线2，第三连接部C3将第三布线3连接到第二布线2。

第一连接部C1、第二连接部C2和第三连接部C3具有以下配置中的至少一者：第一连接部C1的至少一部分与第一端子引线T1非同层设置；第二连接部C2的至少一部分与所述第二端子引线T2非同层设置；以及第三连接部C3至少一部分与第二布线2和第三布线3中的至少一者非同层设置。应理解，在本发明的上下文中，术语“同层设置”表示由同一膜层形成，相应地术语“非同层设置”表示非由同一膜层形成。

通过第一到第三连接部的上述设置，可以防止在阵列基板的制造过程中所产生的不希望的静电冲击，避免静电对阵列基板造成损害。

应理解，本发明提供的第一到第三连接部的设置对于采用诸如IGZO的氧化物半导体作为有源层的阵列基板尤为有益。

具体而言，氧化物半导体的导电机制不同于常规的非晶硅，其结构和组分的不稳定性决定了其耐温耐压能力远低于非晶硅。此外，氧化物半导体具有远高于非晶硅的迁移率，也决定了氧化物半导体中的电流密度是远高于非晶硅中的电流密度。因此，氧化物半导体在经历静电释放时，容易因为突发的高压过流而产生微观结构和组分的变化，使其氧缺陷能级大大扩展，导致TFT器件导体化。虽然该现象在宏观上未产生击穿烧毁等现象，但却使得TFT器件的阈值电压大大负偏移，氧化物半导体趋于导体化。一旦阵列基板中的TFT(包括但不限于，构成静电释放结构(例如，静电环)的TFT、用于驱动像素的TFT或用于GOA的TFT)导体化，会产生大面积亮点、信号线串扰、GOA异显等缺陷。然而，根据本发明的第一到第三连接部的设置，可以在整个制程的最后布线阶段(例如，最顶层的诸如ITO的透明导电层的形成步骤)将布线连接到静电释放结构，这样在布线上积累的静电就不会在制程期间对静电释放结构造成影响，进而也不会对由静电释放结构所保护的像素区和GOA区的精细半导体电路造成影响。同时，本发明的实施例整体工艺流程和光掩膜数量均不需要变更。此外，根据本发明的设置，还能够通过最小的设计调整，使常规的适用于非晶硅的静电释放结构变为符合氧化物半导体特性的设计，具有良好的可量产性。

图2为根据本发明的实施例的阵列基板的局部示意图。如图2所示，第一连接部C1包括第一子连接部11和第二子连接部12。其中，第一子连接部11连接第一布线1，第二子连接部12将第一子连接部11与第一端子引线13(T1)连接，以及第一子连接部11与第一端子引线13同层设置。

如图2所示，该阵列基板还可以包括第一布线1上的第一介质层14、在第一介质层14中的第一孔H1、在第一介质层14上的第二介质层15和在第二介质层15中的第二孔H2和第三孔H3。第一孔H1到达第一布线1的上表面。第一子连接部11通过第一孔H1与第一布线1连接。第一端子13引线位于第一介质层14和第二介质层15之间。第二孔H2到达第一子连接部11的上表面。第三孔H3到达第一端子引线13的上表面。其中，第二子连接部12位于第二介质层15上并且延伸到第二孔H2和第三孔H3中以与第一子连接部11和第一端子引线13接触。

对于图2示出的实施例，在形成第一连接部的第二子连接部12之前，第一连接部的第一子连接部11与第一端子引线13未电接触。从而，在形成第二子连接部12之前，第一布线1与第一端子引线未电连接。即，第一布线1与静电释放结构4之间未电连接。因此，这样的实施例能够防止在阵列基板的制造过程中在特定布线上形成的静电使静电环劣化或失效，进而使阵列基板的上关键部件损坏。图3为根据本发明的实施例的阵列基板的第一静电释放结构的等效电路图。如图3所示，第一静电释放结构包括第一薄膜晶体管41和第二薄膜晶体管42。第一薄膜晶体管41的栅极电极410、第一薄膜晶体管41的第一源/漏极411连接至第一端子引线T1。第一薄膜晶体管41的第二源/漏电极412连接至第二端子引线T2。第二薄膜晶体管42的栅极电极420和第二薄膜晶体管42的第一源/漏极421连接至第二端子引线T2，并且第二薄膜晶体管42的第二源/漏极422连接至第一端子引线T1。来自第一端子引线T1的静电可以通过静电释放结构而传导到第二端子引线T2，或来自第二端子引线T2的静电可以通过静电释放结构而传导到第一端子引线T1。

图4为根据本发明的实施例的阵列基板的局部示意图。如图4所示，根据本发明的实施例的阵列基板还包括作为第一薄膜晶体管41和第二薄膜晶体管42的栅极介质层的第三介质层16以及覆盖第一和第二薄膜晶体管的第四介质层17。第一薄膜晶体管41的栅极电极410和第二薄膜晶体管42的栅极电极420位于第三介质层16的朝向衬底10的一侧。第一薄膜晶体管41的第一有源层413和所述第二薄膜晶体管42的第二有源层423位于第三介质层16的背离衬底10的一侧。第一薄膜晶体管的第一源/漏极411和第二源/漏极412、第二薄膜晶体管的第一源/漏极421和第二源/漏极422位于第三介质层16的背离衬底10的一侧且覆盖对应的有源层。

在一些实施例中，第一布线、第一薄膜晶体管的栅极电极、第二薄膜晶体管的栅极电极可以同层设置。在一些实施例中，第一子连接部、所述第一端子引线、第一薄膜晶体管的第一源/漏极和第二源/漏极以及第二薄膜晶体管的第一源/漏极和第二源/漏极同层可以设置。

如图4所示，根据本发明的实施例的阵列基板还包括：在第三介质层16中的第四孔H4、在第三介质层16上的第一导电部18、在第四介质层17中的第五孔H5和第六孔H6、在第四介质层17上的第二导电部19。第一导电部18可以通过第四孔H4与第二薄膜晶体管的栅极电极420接触。第五孔H5可以暴露第一导电部18。第六孔H6可以暴露第二薄膜晶体管的第一源/漏极421。第二导电部19可以延伸到第四孔H4、第五孔H5和第六孔H6中，以将第一导电部18和第二薄膜晶体管的第一源/漏极421电连接。

图5为根据本发明的实施例的阵列基板的示意图。如图5所示，第二连接部可以包括第三子连接部20和第四子连接部21。其中，第三子部分20连接第二布线2。第四子连接部21将第三子连接部20与第二端子引线22(T2)连接。第三子连接部20可以与所述第二端子引线22同层设置。通过这样的实施例，在形成第四子连接部之前，第二连接部和第二端子引线未电连接。从而，可以防止第二布线和第一静电释放结构之间的过早导通，保护静电释放结构在制造期间不会经受不必要的静电冲击。

如图5所示，根据本发明的实施例的阵列基板还包括在第二布线2上的第五介质层23、在第五介质层23中的第七孔H7、在第五介质层23上的第六介质层24和在第六介质层中的第八孔H8和第九孔H9。其中，第七孔H7到达第二布线2的上表面，并且其中，第三子连接部20通过第七孔H7与第二布线2连接。第二端子引线22位于第五介质层23和第六介质层24之间。第八孔H8到达第三子连接部20的上表面，第九孔H9到达第二端子引线22的上表面。第四子连接部21位于第六介质层24上并且延伸到第八孔H8和第九孔H9中以与第三子连接部20和所述第二端子引线22接触。

图6为根据本发明的实施例的阵列基板的示意图。如图6所示，第三连接部包括第五子连接部25、第六子连接部26和第七子连接部27。如图6所示，第五子连接部25连接第二布线2。第七子连接部27连接第三布线3。第六子连接部26将第五子连接部25与第七子连接部27连接。

如图6所示，根据本发明的实施例的阵列基板还可以包括在第二布线2上的第七介质层28、在第七介质层28上的第八介质层29、在第八介质层29中的第九孔H9和第十孔H10。第九孔H9到达第五子连接部25的上表面。第十孔H10到达第七子连接部27的上表面。第六子连接部26通过第九孔H9和第十孔H10与第五子连接部25和第七子连接部27连接。

如图6所示，根据本发明的实施例的阵列基板还可以包括至少一个位于第五子连接部25和第七子连接部27之间的附加导电部30。该附加导电部30包括第一附加子导电部301和在第一附加子导电部301上的第二附加子导电部302。其中，第六子连接部26与第二附加子导电部302接触。导电附加部30可以减小第二布线和第三布线之间的电阻。

第二布线2、第一附加子导电部301、第三布线3可以同层设置。第五子连接部25、第二附加子导电部302、第七子连接部27可以同层设置。

根据本发明的实施例的第一静电释放结构可以包括第一薄膜晶体管41和第二薄膜晶体管42。如图3所示，第一薄膜晶体管41的栅极电极410和第一薄膜晶体管41的第一源/漏极411连接至第一端子引线T1。第一薄膜晶体管41的第二源/漏电极412连接至第二端子引线T2。第二薄膜晶体管42的栅极电极420和第二薄膜晶体管42的第一源/漏极421连接至第二端子引线T2，并且第二薄膜晶体管42的第二源/漏极422连接至第一端子引线T1。

图7为根据本发明的实施例的阵列基板的第一静电释放结构的示意图。如图7所示，根据本发明的实施例的阵列基板还包括作为第一薄膜晶体管41和第二薄膜晶体管42的栅极介质层的第三介质层16以及覆盖第一和第二薄膜晶体管的第四介质层17。其中，第一薄膜晶体管41的栅极电极410和第二薄膜晶体管42的栅极电极420位于第三介质层16的朝向衬底10的一侧。第一薄膜晶体管41的第一有源层413和所述第二薄膜晶体管42的第二有源层423位于第三介质层16的背离衬底10的一侧。第一薄膜晶体管的第一源/漏极411和的第二源/漏极412、第二薄膜晶体管的第一源/漏极421和第二源/漏极422位于第三介质层16的背离衬底10的一侧且覆盖对应的有源层。

如图7所示，阵列基板的第一静电释放结构还可以包括在第三介质层中的第十三孔H13，其中，第二薄膜晶体管的第一源/漏极421通过第十三孔与第二薄膜晶体管的栅极电极420连接。虽然在图7中没有示出，但应该理解，与第二薄膜晶体管类似，第一薄膜晶体管的第一源/漏极411也可以通过设置在第三介质层中的孔以与其栅极电极410连接。

图8为根据本发明的实施例的阵列基板的示意图。如图8所示，根据本发明的实施例的阵列基板还可以包括至少一个第二静电释放结构5和第四布线6，第二静电释放结构5连接到第四布线6和第一布线1之间。

图9为根据本发明的实施例的第二静电释放结构的等效电路图。如图8所示，第二静电释放结构5可以包括第三薄膜晶体管53和第四薄膜晶体管54。第三薄膜晶体管的栅极电极530、第三薄膜晶体管的第一源/漏极531连接至第一布线1，以及第三薄膜晶体管的第二源/漏电极532连接至所述第四布线6。第四薄膜晶体管的栅极电极540和第四薄膜晶体管的第一源/漏极541连接至所述第四线6，以及第四薄膜晶体管的第二源/漏极542连接至第一布线1。通过第一静电释放结构和至少一个第二静电释放可以，可以更好地实现静电防护效果。

图10为根据本发明的实施例的阵列基板的示意图。如图10所示，第一静电释放结构4和第二静电释放结构5均与第一布线1连接。根据本发明的实施例，第四布线6可以为数据线，而第二布线2可以为公共电压线，例如外围公共电压线。

在一些实施例中，图2可以为沿图10中的线AA’的阵列基板的截面示意图。图2中示出的第一连接部的第一子连接部11和第一端子引线13可以与阵列基板的像素区的薄膜晶体管的源/漏电极同层设置，第二子连接部12可以与阵列基板的诸如ITO的透明电极同层设置。在这样的实施例中，在形成ITO层之前，第一子连接部11与第一端子引线13未电连接。从而，第一静电释放结构4与第一布线1未电连接。因此，可以防止在形成ITO层之前阵列基板的制造过程中的静电对第一静电释放结构4以及由此的阵列基板上的其他精密半导体器件造成不利影响。

图4和图7可以为根据本发明的实施例的阵列基板的沿图10中的线BB’的阵列基板的截面示意图。

在图4示出的实施例中，第一导电部18、第二薄膜晶体管的第一源/漏极421、第一薄膜晶体管的第一源/漏极411和第一薄膜晶体管的第二源/漏极412可以与阵列基板的像素中的薄膜晶体管的源/漏电极同层设置。第二导电部19可以与阵列基板的透明电极同层设置。

在一些实施例中，图5可以为沿图10中的线CC’的阵列基板的截面示意图。第二子连接部20、第二端子引线22可以与阵列基板的像素中的薄膜晶体管的源/漏电极同层设置。第四子连接部21可以与阵列基板的ITO电极同层设置。在这样的实施例中，在形成ITO层之前，第一子连接部22与第二子连接部20未电连接。从而，在形成透明电极层之前，第一静电释放结构与第二布线未电连接。因此，可以防止在形成透明电极层之前阵列基板的制造过程中的静电对第一静电释放结构4造成不利影响。第一静电释放结构4与第二布线2的距离可以被设置为大于50微米，以实现更好的静电防护效果。

图11为根据本发明的实施例的显示面板的示意图。如图11所示，根据本发明的显示面板2000可以包括阵列基板1000。阵列基板1000可以为根据本发明的实施例的阵列基板。

本发明的实施例还提供了一种用于阵列基板的制造方法。根据本发明的实施例的阵列基板的制造方法可以包括：

在衬底10上形成第一布线1、第二布线2和第三布线3和第一静电释放结构4，其中，第一静电释放结构4具有第一端子引线T1和第二端子引线T2；以及在衬底上形成第一连接部C1、第二连接部C2以及第三连接部C3，其中，第一连接部C1将第一端子引线T1连接到第一布线1，第二连接部C2将第二端子引线T2连接到第二布线2，以及第三连接部C3将第三布线3连接到第二布线2，其中，形成第一连接部C1、第二连接部C2以及第三连接部C3满足下列中的至少一者：在形成第一端子引线T2之后形成第一连接部C1的至少一部分；在形成第二端子引线T2之后形成第二连接部C2的至少一部分；以及在形成第二布线和第三布线的至少一者之后形成第三连接部C3的至少一部分。

在一些实施例中，该用于阵列基板的制造方法包括在形成第一端子引线T1之后形成第一连接部C1的至少一部分。

图12A-12F为根据本发明的实施例的阵列基板的制造方法的流程图。如图12A-12F所示，在本发明的一些实施例中，形成第一端子引线T1和第一连接部C1包括：

如图12A所示，在第一布线1上形成第一介质层14；

如图12B所示，在第一介质层14上形成第一孔H1，其中，第一孔H1到达第一布线1；

如图12C所示，在第一介质层上14形成彼此间隔开的第一子连接部11和第一端子引线13(T1)，其中，第一子连接部11通过第一孔H1与第一布线1连接；

如图12D所示，在第一子连接部11和第一端子引线13上形成第二介质层15；

如图12E所示，在第二介质层15中形成第二H2和第三孔H3，其中，第二孔H2到达第一子连接部11，第三孔H3到达第一端子引线13；

如图12F所示，在第二介质层15上形成第二子连接部12，其中，第二子连接部12通过第二孔H2和第三孔H3将第一子连接部11与第一端子引线T1连接。

在一些实施例中，该用于阵列基板的制造方法包括在形成所述第二端子引线之后形成所述第二连接部的至少一部分。

图13A-13F为根据本发明的实施例的阵列基板的制造方法的流程图。如图13A-13F所示，在本发明的一些实施例中，形成第二端子引线和所述第二连接部包括：

如图13A所示，在第二布线2上形成第五介质层23；

如图13B所示，在第五介质层23中形成第七孔H7，其中，第七孔H7到达第二布线2；

如图13C所示，在第五介质层23上形成第二端子引线22(T2)和第三子连接部20，第三子连接部20通过第七孔H7与第二布线2连接；

如图13D所示，在第二端子引线22和第三子连接部20上形成第六介质层24；

如图13E所示，在第六介质层24中形成第八孔H8和第九孔H9，其中，第八孔H8到达第三子连接部20，第九孔H9到达第二端子引线22；

如图13F所示，在第六介质24层上形成第四子连接部21，其中，第四子连接部21通过第八孔H8和第九孔H9而将第三子连接部20与第二端子引线22连接。

在一些实施例中，该阵列基板的制造方法包括在形成第二布线2和第三布线3的至少一者之后形成第三连接部C3的至少一部分。

图14A-14G为根据本发明的实施例的阵列基板的制造方法的流程图。如图14A-14F所示，在本发明的一些实施例中，形成第二布线2、第三布线3和第三连接部C3包括：

如图14A所示，在衬底10(后续图中将其省略)上形成第二布线2和第三布线3；

如图14B所示，在第二布线2和第三布线3上形成第七介质层28；

如图14C所示，在第七介质层28中形成第十一孔H11和第十二孔H12，其中，第十一孔H11到达第二布线2，第十二孔H2到达第三布线3；

如图14D所示，在第七介质层28上形成间隔开的第五子连接部25和第七子连接部27，其中，第五子连接部25通过第十一孔H11与第二布线2连接，第七子连接部27通过第十二孔H12与第三布线3连接；

如图14E所示，在第五子连接部25和第七子连接部27上形成第八介质层29；

如图14F所示，在第八介质层29中形成第九孔H9和第十孔H10，其中，第九孔H9到达第五子连接部25，第十孔H10到达第七子连接部27；

如图14G所示，在第八介质层29上形成第六子连接部26，其中，第六子连接部26通过第十一孔H11和第十二孔H12而将第五子连接部25与第七子连接部连接27。

已经描述了某特定实施例，这些实施例仅通过举例的方式展现，而且不旨在限制本发明的范围。事实上，本文所描述的新颖实施例可以以各种其它形式来实施；此外，可在不脱离本发明的精神下，做出以本文所描述的实施例的形式的各种省略、替代和改变。所附权利要求以及它们的等价物旨在覆盖落在本发明范围和精神内的此类形式或者修改。

Claims (22)

1.一种阵列基板，包括：衬底；

位于所述衬底上的第一布线、第二布线以及第三布线；

位于衬底上的第一静电释放结构，其具有第一端子引线和第二端子引线；以及

在所述衬底上的第一连接部、第二连接部以及第三连接部，其中，所述第一连接部将所述第一端子引线连接到所述第一布线，所述第二连接部将所述第二端子引线连接到所述第二布线，所述第三连接部将所述第三布线连接到所述第二布线，

其中，所述第一连接部、所述第二连接部和所述第三连接部具有以下配置中的至少一者：

所述第一连接部的至少一部分与所述第一端子引线非同层设置；

所述第二连接部的至少一部分与所述第二端子引线非同层设置；

以及所述第三连接的至少一部分与所述第二布线和第三布线中的至少一者非同层设置。

2.根据权利要求1所述的阵列基板，所述第一连接部包括第一子连接部和第二子连接部，其中，所述第一子连接部连接所述第一布线，所述第二子连接部将所述第一子连接部与所述第一端子引线连接，并且其中，所述第一子连接部与所述第一端子引线同层设置。

3.根据权利要求2所述的阵列基板，还包括：

在所述第一布线上的第一介质层；

在所述第一介质层中的第一孔，其中，所述第一孔到达所述第一布线的上表面，并且其中，所述第一子连接部通过所述第一孔与所述第一布线连接；

在所述第一介质层上的第二介质层，其中，所述第一端子引线位于所述第一介质层和所述第二介质层之间；

在所述第二介质层中的第二孔和第三孔，其中，所述第二孔到达所述第一子连接部的上表面，所述第三孔到达所述第一端子引线的上表面，并且其中，所述第二子连接部位于所述第二介质层上并且延伸到所述第二孔和所述第三孔中以与所述第一子连接部和所述第一端子引线接触。

4.根据权利要求3所述的阵列基板，其中，所述第一静电释放结构包括第一薄膜晶体管和第二薄膜晶体管，并且其中，所述第一薄膜晶体管的栅极电极、所述第一薄膜晶体管的第一源/漏极连接至所述第一端子引线，以及所述第一薄膜晶体管的第二源/漏电极连接至所述第二端子引线，所述第二薄膜晶体管的栅极电极和所述第二薄膜晶体管的第一源/漏极连接至所述第二端子引线，以及所述第二薄膜晶体管的第二源/漏极连接至所述第一端子引线。

5.根据权利要求4所述的阵列基板，所述阵列基板还包括：

作为所述第一薄膜晶体管和所述第二薄膜晶体管的栅极介质层的第三介质层，其中，所述第一薄膜晶体管的栅极电极和所述第二薄膜晶体管的栅极电极位于所述第三介质层的朝向所述衬底的一侧，所述第一薄膜晶体管的第一有源层和所述第二薄膜晶体管的第二有源层位于所述第三介质层的背离所述衬底的一侧，所述第一薄膜晶体管的第一源/漏极和的第二源/漏极、所述第二薄膜晶体管的第一源/漏极和第二源/漏极位于所述第三介质层的背离所述衬底的一侧且覆盖对应的有源层；以及

覆盖所述第一和第二薄膜晶体管的第四介质层。

6.根据权利要求5所述的阵列基板，其中，所述第一布线、所述第一薄膜晶体管的栅极电极、所述第二薄膜晶体管的栅极电极同层设置；

所述第一子连接部、所述第一端子引线、所述第一薄膜晶体管的第一源/漏极和第二源/漏极以及所述第二薄膜晶体管的第一源/漏极和第二源/漏极同层设置。

7.根据权利要求5或6所述的阵列基板，还包括：

在所述第三介质层中的第四孔；

在所述第三介质层上的第一导电部，所述第一导电部通过所述第四孔与所述第二薄膜晶体管的栅极电极接触；

在所述第四介质层中的第五孔和第六孔，其中，所述第五孔暴露所述第一导电部，所述第六孔暴露所述第二薄膜晶体管的第一源/漏极；

在所述第四介质层上的第二导电部，其中，所述第二导电部延伸到所述第四孔、所述第五孔和所述第六孔中，以将所述第一导电部和所述第二薄膜晶体管的第一源/漏极电连接。

8.根据权利要求1所述的阵列基板，其中，所述第二连接部包括第三子连接部和第四子连接部，其中，所述第三子部分连接所述第二布线，所述第四子连接部将所述第三子连接部与所述第二端子引线连接，并且其中，所述第三子连接部与所述第二端子引线同层设置。

9.根据权利要求7所述的阵列基板，还包括：

在所述第二布线上的第五介质层；

在所述第五介质层中的第七孔，其中，所述第七孔到达所述第二布线的上表面，并且其中，所述第三子连接部通过所述第七孔与所述第二布线连接；

在所述第五介质层上的第六介质层，其中，所述第二端子引线位于所述第五介质层和所述第六介质层之间；

在所述第六介质层中的第八孔和第九孔，其中，所述第八孔到达所述第三子连接部的上表面，所述第九孔到达所述第二端子引线的上表面，并且其中，所述第四子连接部位于所述第六介质层上并且延伸到所述第八孔和所述第九孔中以与所述第三子连接部和所述第二端子引线接触。

10.根据权利要求1所述的阵列基板，其中，所述第三连接部包括第五子连接部、第六子连接部和第七子连接部，其中，所述第五子连接部连接所述第二布线，所述第七子连接部连接所述第三布线，所述第六子连接部将所述第五子连接部与所述第七子连接部连接。

11.根据权利要求10所述的阵列基板，还包括：

在所述第二布线上的第七介质层；

在所述第七介质层上的第八介质层；

在所述第八介质层中的第九孔和第十孔其中，所述第九孔到达所述第五子连接部的上表面，所述第十孔到达所述第七子连接部的上表面，并且其中，所述第六子连接部通过所述第九孔和所述第十孔与所述第五子连接部和所述第七子连接部连接。

12.根据权利要求10所述的阵列基板，其中，所述第三连接部还包括至少一个位于所述第五子连接部和所述第七子连接部之间的附加导电部，其中，所述附加导电部包括第一附加子导电部和在所述第一附加子导电部上的第二附加子导电部，并且其中，所述第六子连接部与所述第二附加子导电部接触。

13.根据权利要求12所述的阵列基板，其中，所述第二布线、第一附加子导电部、所述第三布线同层设置；所述第五子连接部、所述第二附加子导电部、所述第七子连接部同层设置。

14.根据权利要求8-13中任一项所述的阵列基板，其中，所述第一静电释放结构包括第一薄膜晶体管和第二薄膜晶体管，并且其中，

所述第一薄膜晶体管的栅极电极和所述第一薄膜晶体管的第一源/漏极连接至所述第一端子引线，并且所述第一薄膜晶体管的第二源/漏电极连接至所述第二端子引线；

所述第二薄膜晶体管的栅极电极和所述第二薄膜晶体管的第一源/漏极连接至所述第二端子引线，并且所述第二薄膜晶体管的第二源/漏极连接至所述第一端子引线。

15.根据权利要求14所述的阵列基板，还包括：

在所述第一薄膜晶体管的栅极电极和所述第二薄膜晶体管的栅极电极上的第三介质层，其中，所述第一薄膜晶体管的第一源/漏极、第一薄膜晶体管的第二源/漏极、第二薄膜晶体管的第一源/漏极和第二薄膜晶体管的第二源/漏极位于所述第三介质层上；

在所述第三介质层中的第十三孔，第二薄膜晶体管的第一源/漏极通过第十三孔与第二薄膜晶体管的栅极电极连接；

在所述第三介质层上的第一有源层和第二有源层，其中，所述第一有源层位于所述第一薄膜晶体管的第一源/漏极和所述第一薄膜晶体管的第二源/漏极之间，所述第二有源层位于所述第二薄膜晶体管的第一源/漏极和所述第二薄膜晶体管的第二源/漏极之间；

在所述第一薄膜晶体管的第一源/漏极、所述第一薄膜晶体管的第二源/漏极、所述第二薄膜晶体管的第一源/漏极和所述第二薄膜晶体管的第二源/漏极上的第四介质层。

16.根据权利要求1-6、8-13、15中任一项所述的阵列基板，还包括至少一个第二静电释放结构和第四布线，所述第二静电释放结构构件连接到所述第四布线和所述第一布线。

17.根据权利要求16所述的阵列基板，所述第二静电释放结构包括第三薄膜晶体管和第四薄膜晶体管，其中，

所述第三薄膜晶体管的栅极电极、所述第三薄膜晶体管的第一源/漏极连接至所述第一布线，以及所述第三薄膜晶体管的第二源/漏电极连接至所述第四布线，

所述第四薄膜晶体管的栅极电极和所述第四薄膜晶体管的第一源/漏极连接至所述第四线，以及所述第四薄膜晶体管的第二源/漏极连接至所述第一布线。

18.一种显示面板，包括根据权利要求1-17中任一项所述的阵列基板。

19.一种阵列基板的制造方法，包括：

在衬底上形成第一布线、第二布线和第三布线和第一静电释放结构和第一静电释放结构，其中，所述第一静电释放结构具有第一端子引线和第二端子引线；以及

在所述衬底上形成第一连接部、第二连接部以及第三连接部，其中，所述第一连接部将所述第一端子引线连接到所述第一布线，所述第二连接部将所述第二端子引线连接到所述第二布线，以及所述第三连接部将所述第三布线连接到所述第二布线，其中，形成第一连接部、第二连接部以及第三连接部满足下列中的至少一者：

在形成所述第一端子引线之后形成所述第一连接部的至少一部分；

在形成所述第二端子引线之后形成所述第二连接部的至少一部分；以及

在形成所述第二布线和所述第三布线的至少一者之后形成所述第三连接部的至少一部分。

20.根据权利要求19所述的方法，其中，在形成所述第一端子引线之后形成所述第一连接部的至少一部分，形成所述第一端子引线和所述第一连接部包括：

在所述第一布线上形成第一介质层；

在所述第一介质层上形成第一孔，其中，所述第一孔到达所述第一布线；

在所述第一介质层上形成彼此间隔开的第一子连接部和所述第一端子引线，其中，所述第一子连接部通过所述第一孔与所述第一布线连接；

在所述第一子连接部和所述第一端子引线上形成第二介质层；

在所述第二介质层中形成第二孔和第三孔，其中，所述第二孔到达所述第一子连接部，所述第三孔到达所述第一端子引线；

在所述第二介质层上形成第二子连接部，其中，所述第二子连接部通过所述第二孔和所述第三孔将所述第一子连接部与所述第一端子引线连接。

21.根据权利要求19所述的方法，其中，在形成所述第二端子引线之后形成所述第二连接部的至少一部分，形成所述第二端子引线和所述第二连接部包括：

在所述第二布线上形成第五介质层；

在所述第五介质层中形成第七孔，其中，所述第七孔到达所述第二布线；

在所述第五介质层上形成所述第二端子引线和第三子连接部，所述第三子连接部通过所述第七孔与所述第二布线连接；

在所述第二端子引线和所述第三子连接部上形成第六介质层；

在所述第六介质层中形成第八孔和第九孔，其中，所述第八孔到达所述第三子连接部，所述第九孔到达所述第二端子引线；

在所述第六介质层上形成第四子连接部，其中，所述第四子连接部通过所述第八孔和所述第九孔而将所述第三子连接部与所述第二端子引线连接。

22.根据权利要求19所述的方法，其中，在形成所述第二布线和所述第三布线的至少一者之后形成所述第三连接部的至少一部分，形成所述第二布线、所述第三布线和所述第三连接部包括：

在衬底上形成所述第二布线和所述第三布线；

在所述第二布线和第三布线上形成第七介质层；

在所述第七介质层中形成第十一孔和第十二孔，其中，所述第十一孔到达所述第二布线，所述第十二孔到达所述第三布线；

在所述第七介质层上形成间隔开的第五子连接部和第七子连接部，其中，所述第五子连接部通过所述第十一孔与所述第二布线连接，所述第七子连接部通过所述第十二孔与所述第三布线连接；

在所述第五子连接部和所述第七子连接部上形成第八介质层；

在所述第八介质层中形成第九孔和第十孔，其中，所述第九孔到达所述第五子连接部，所述第十孔到达所述第七子连接部；

在所述第八介质层上形成第六子连接部，其中，所述第六子连接部通过所述第十一孔和所述第十二孔而将所述第五子连接部与所述第七子连接部连接。