CN103336395B - 一种配线结构 - Google Patents
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Abstract
本发明公开一种配线结构，适用于TFT‑LCD阵列基板，该基板具有一像素区，该像素区由多条扫描线和多条数据信号线交叉限定；一配线区以及一端子区，其中该配线区和端子区位于该像素区外侧；一TFT阵列，形成在该基板上并配置在该像素区；所述的配线区包括由第一配线层形成的多个第一配线，以及由第二配线层形成的多个第二配线；多个第一配线和多个第二配线交替配置，并在第一配线和第二配线之间设置屏蔽电极；多个第一配线和多个第二配线将多个像素端子和多个信号端子相电性连接。本方案通过双层配线解决了单层金属配线容易遭遇到的线宽线距问题，同时在两相邻配线之间配置ITO的透明电极隔绝信号干扰，解决了两层配线层之间信号干扰影响显示品质的问题。
Description
技术领域
本发明涉及一种配线结构，尤其涉及一种TFT-LCD阵列基板的双层配线结构。
背景技术
随着薄膜晶体管液晶显示器（Thin Film Transistor Liquid CrystalDisplay，简称TFT-LCD）行业的发展及消费者日益增长的需求，外形靓丽、锐感十足的窄边框轻薄化的液晶显示器已成为流行趋势。同时，液晶显示器对IC的减少，Fine Pith COF（Chip on Film）\COG(Chip on Glass)等设计要求，也对液晶显示器的窄额缘要求越来越高。
影响决定窄边框的主要因素在液晶显示器的TFT-LCD阵列基板的配线区，如图1所示为现有技术的液晶显示器TFT-LCD阵列基板局部示意图，该基板100表面具有一像素区P（即显示区）和一配线区L以及端子区T，其中，该配线区和端子区位于该像素区外侧。TFT阵列和像素区端子形成在该基板的像素区。配线区L包括多个配线L1～Ln连接在像素区P的多个像素端子P1～Pn和端子区域T的多个信号端子T1～Tn之间。多个像素端子电性连接多条扫描线或多条数据线。通过配线L1～Ln将像素区的多个像素端子和所述的端子区域的多个信号端子相电性连接，使数据信号传递给显示区。
现有技术的配线区L一般都使用同一层金属进行配线，为了缩小配线区域达到窄边框的目标，就要将配线区域的配线线宽线距缩小。但缩小线宽线距等制程参数虽能达到窄边框的目的，但是将会导致配线断路或配线间短路等不良，影响到产品良率。缩小配线区的另一种方案是利用两层金属进行配线，但因配线间的间距过窄，导致信号串扰的影响显示品质的问题。
发明内容
发明目的：解决现有技术中单层金属配线不能缩小配线区无法达到液晶面板窄边设计的问题，以及两层配线层之间信号干扰影响显示品质的问题。
技术方案：本发明给出一种配线结构，适用于TFT-LCD阵列基板，该基板具有一像素区，该像素区由多条扫描线和多条数据信号线交叉限定；一配线区以及一端子区，其中该配线区和端子区位于该像素区外侧；一TFT阵列，形成在该基板上并配置在该像素区；所述的配线区包括由第一配线层形成的多个第一配线，以及由第二配线层形成的多个第二配线；所述的多个第一配线和多个第二配线交替配置，并在第一配线和第二配线之间设置屏蔽电极；多个第一配线和多个第二配线将所述的像素区的多个像素端子和所述的端子区域的多个信号端子相电性连接。
进一步，所述的屏蔽电极为透明的ITO电极；
进一步，所述的第一配线层的多个第一配线与所述的TFT阵列的栅极为同一层并由同种金属形成；
进一步，所述的第二配线层的多个第二配线与所述的TFT阵列的源漏极为同一层并由同种金属形成；
进一步，所述的屏蔽电极在临所述的像素区侧短接在一起并连接至所述像素区的公共电极电压或GND电压；
进一步，所述的TFT-LCD阵列基板为FFS结构或为ＴＮ结构；
进一步，当所述的TFT-LCD阵列基板为FFS结构时，所述的多个屏蔽电极与所述的像素区的公共ITO电极为同一层并由同种金属形成；
进一步，当所述的TFT-LCD阵列基板为TN结构时，所述的屏蔽电极与所述的像素区的像素ITO电极为同一层并由同种金属形成。
有益效果：本发明的方案利用像素区的TFT阵列基板的栅极金属层与源漏极金属层分别作为配线层，解决了单层金属配线容易遭遇到的线宽线距问题，同时在两相邻配线之间配置ITO的透明电极隔绝信号干扰，解决了两层配线层之间信号干扰影响显示品质的问题。
附图说明
图1为现有技术的TFT-LCD阵列基板的配线示意图；
图2为本发明的TFT-LCD阵列基板的配线示意图；
图3为本发明FFS显示模式的TFT-LCD阵列基板的配线局剖面图；
图4为本发明的屏蔽电极在临像素区侧被短接的示意图；
图5为本发明的屏蔽电极与配线部分重叠配置的局部剖面图；
图6为本发明TN显示模式的TFT-LCD阵列基板的配线局剖面图；
图7为本发明的TN显示模式下屏蔽电极与配线部分重叠配置的局部剖面图；
图中，P、像素区，L、配线区，T、端子区，L1～Ln、多个配线，P1～Pn、多个像素端子，T1～Tn、多个信号端子，L10、第一配线，L20、第二配线，L30、屏蔽电极，10、玻璃基板，L35、屏蔽电极总线，11、第一绝缘层，22、第二绝缘层，33、第三绝缘层，21、31、绝缘层，50、接触孔。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
为了缩小配线区以达到液晶显示器的窄边设计，本发明给出了一种TFT-LCD阵列基板的配线结构，如图2所示为本发明配线结构的局部示意图。TFT-LCD阵列基板表面具有一像素区P（即显示区），该像素区由多条扫描线和多条数据信号线交叉限定；一配线区L以及一端子区T；多个像素端子电性连接多条扫描线或多条数据线。其中，该配线区和端子区位于该像素区外侧；一TFT阵列（图中未示）和多个像素端子形成在该基板的像素区；TFT阵列包括TFT的栅极、源极以及漏极。配线区L包括多个配线L10和多个配线L20连接在像素区P的多个像素端子P1～Pn和端子区域T的多个信号端子T1～Tn之间。其中，多个配线L10和多个配线L20为两层配线层形成并交替配置。为了避免两层配线间信号干扰，在配线L10和L20之间设置屏蔽电极L30，屏蔽电极L30为ITO。
因TFT-LCD阵列基板的配线区与像素区的结构与制程要相同，故像素结构为FFS（Fringe Field Swicthing）模式的TFT-LCD阵列基板的配线结构和像素结构为ＴＮ模式的TFT-LCD阵列基板的配线结构是不同的。
针对像素结构为FFS模式的TFT-LCD阵列基板的配线结构，本发明给出第一实施例，如图3所示的A-A’向的剖面图，在玻璃基板10对应的TFT-LCD阵列基板的配线区紧贴玻璃基板10形成多个屏蔽电极L30，同时在像素区形成公共ITO电极（图中未示），屏蔽电极L30、公共ITO电极由同层的ITO形成。在靠近显示区侧，将这些多个屏蔽电极L30短接在一起，如图4所示，多个屏蔽电极L30短接在屏蔽电极总线L35上，通过屏蔽总线L35再连接至像素区的公共电极电压或GND(接地)电压。亦可将该多个屏蔽电极L30连接至TFT-LCD阵列基板之间的阵列静电短路环上，此时ITO屏蔽层同时可起到静电保护作用。为了与像素区的制程同步，在屏蔽电极L30所在的屏蔽层和第一配线层之间设置第一绝缘层11。在第一配线层形成多个第一配线L10，同时，在像素区形成TFT阵列的栅极。其中，第一配线与所述的像素区的TFT阵列的栅极为同层并由同种金属形成。而第二配线层的多个第二配线L20是与所述的像素区的TFT阵列的源漏极同层形成并由同种金属形成，同时在第二配线和与第二配线相连接的信号端子开设有接触孔50，如图2所示，第二配线通过接触孔将像素区的像素端子和端子区的信号端子相连接。第一配线层和第二配线层形成的多个第一配线L10和多个第二配线L20为交替配置，而屏蔽电极L30则配置在相邻两配线之间，并且第一配线L10和L20与屏蔽电极L30无重叠。为进一步缩小配线线距，即节省额缘空间，也可将第一配线L10和L20与屏蔽电极L30部分重叠，如图5所示。如图，第一配线层和第二配线层之间还设有第二绝缘层22，以及在第二配线层上设有绝缘层33。
利用现有的TFT阵列的公共电极层、栅极层以及源漏极层，在配线区形成屏蔽电极、第一配线层以及第二配线层，确保了TFT-LCD阵列基板的配线区和像素区的制程相同的同时，也解决单层金属配线容易遭遇到的线宽线距不利于窄边化的问题。
因TFT-LCD阵列基板的配线结构因TFT-LCD阵列的像素结构模式的不同而不同，针对TN模式的TFT-LCD阵列基板的配线结构，本发明给出第二实施例，如图6所示A-A’的剖面图。在玻璃基板10对应的TFT-LCD阵列基板的配线区紧贴玻璃基板10形成第一配线层并形成有多个第一配线L10，同时，在像素区形成TFT阵列的栅极（图中未示），第一配线L10与栅极为同层并由同种金属形成；然后沉积第一绝缘层、半导体层，形成硅岛结构。在第二配线层形成多个第二配线L20是与所述的像素区的TFT阵列的源漏极同层形成并由同种金属形成。然后沉积第二绝缘层，并制作通孔结构，同时在第二配线和与第二配线相连接的信号端子开设有接触孔50，如图2所示，第二配线通过接触孔将像素区的像素端子和端子区的信号端子相连接。第一配线层和第二配线层形成的多个第一配线L10和多个第二配线L20为交替配置。为了消除两层金属进行配线时产生的信号串扰现象，在相邻配线之间增加屏蔽电极L30，屏蔽电极L30与像素区的ITO电极为同层，并利用ITO形成屏蔽电极L30。屏蔽电极L30与第一配线L10以及L20无重叠配置。为进一步缩小配线线距，即节省额缘空间，也可将第一配线L10和L20与屏蔽电极L30部分重叠，如图7所示，在第一配线层和第二配线层还设有绝缘层21以及在第二配线层与屏蔽电极L30之间设有绝缘层31。屏蔽电极位于TFT-LCD阵列基板最顶层，可起到静电破坏保护作用(如配向膜摩擦配向制程时)。另外为了增强彩膜侧共通电压Vcom的稳定性，将所述配线区的屏蔽电极在靠近像素区侧短接在一起，并连接至像素区域的公共电极即Vcom电压，再通过框胶内的金球，将Vcom电压传导至彩膜侧电极。
无论是像素结构为FFS（Fringe Field Swicthing）模式的TFT-LCD阵列基板还是像素结构为ＴＮ模式的TFT-LCD阵列基板，在现行制作流程中，利用TFT-LCD阵列基板的TFT阵列的栅极层以及源漏极层在配线区形成第一配线层以及第二配线层，并利用TFT阵列的公共ITO电极压或像素ITO电极层形成屏蔽电极，不仅解决单层金属配线容易遭遇到的线宽线距不利于窄边化的问题，同时也确保了TFT-LCD阵列基板的配线区与像素区的制程相同，即本提案所述结构的制作流程，完全等同于现行普遍使用的工艺流程。
Claims (2)
1.一种配线结构，适用于TFT-LCD阵列基板，该基板具有一像素区，该像素区由多条扫描线和多条数据信号线交叉限定；一配线区以及一端子区，其中该配线区和端子区位于该像素区外侧；一TFT阵列，形成在该基板上并配置在该像素区；其特征在于：所述的配线区包括由第一配线层形成的多个第一配线，以及由第二配线层形成的多个第二配线；所述的多个第一配线和多个第二配线交替配置，并在第一配线和第二配线左右之间设置屏蔽电极；多个第一配线和多个第二配线将所述的像素区的多个像素端子和所述的端子区的多个信号端子相电性连接；所述的屏蔽电极为透明的ITO电极；所述的屏蔽电极在临所述的像素区侧短接在一起并连接至所述像素区的GND电压；
所述的TFT-LCD阵列基板为FFS结构，所述的多个屏蔽电极与所述的像素区的公共ITO电极为同一层并由同种金属形成。
2.一种配线结构，适用于TFT-LCD阵列基板，该基板具有一像素区，该像素区由多条扫描线和多条数据信号线交叉限定；一配线区以及一端子区，其中该配线区和端子区位于该像素区外侧；一TFT阵列，形成在该基板上并配置在该像素区；其特征在于：所述的配线区包括由第一配线层形成的多个第一配线，以及由第二配线层形成的多个第二配线；所述的多个第一配线和多个第二配线交替配置，并在第一配线和第二配线左右之间设置屏蔽电极；多个第一配线和多个第二配线将所述的像素区的多个像素端子和所述的端子区的多个信号端子相电性连接；所述的屏蔽电极为透明的ITO电极；所述的屏蔽电极在临所述的像素区侧短接在一起并连接至所述像素区的GND电压；所述的TFT-LCD阵列基板为TN结构，所述的屏蔽电极与所述的像素区的像素ITO电极为同一层并由同种金属形成。
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