CN109904081A - 基于idf引线框架的半导体产品的封装方法 - Google Patents

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Abstract

本发明公开了基于IDF引线框架的半导体产品的封装方法，所述IDF引线框架包括N列芯片组，N≥1，相邻两列芯片组之间通过第一连接筋连接；每列芯片组包括两个芯片单元，每个芯片单元包括贴片区和管脚区，该两个芯片单元的管脚区的管脚之间交错排列、相邻管脚之间通过对应的第二连接筋连接；每个芯片单元的相邻管脚之间设置预设宽度的隐蔽管脚，隐蔽管脚的第一端固定在第二连接筋上，隐蔽管脚的第二端向芯片单元的贴片区延伸并与贴片区的边缘保留预设的间隙；通过在封装的切筋工艺中将隐蔽管脚同引线框架的连接筋一并切除，不仅解决了模封时模封材料不会被填充到芯片单元的相邻管脚与贴片区之间，还大大降低了封装模具的设计精度。

Description

基于IDF引线框架的半导体产品的封装方法
技术领域
本发明涉及半导体产品的引线框架，尤其涉及一种基于IDF(全称为：Inter-Digitated leadframe，引脚交错分离式引线框架)引线框架的半导体产品的封装方法。
背景技术
现有技术提供的IDF引线框架通过合理设计芯片的贴片区和管脚区的交错排布，提高了管脚分离器件产品的生产效率。然而，由于交错的管脚之间存在比较大的空隙，现有技术的管脚分离器件产品在封装同意时，需要在模具上设置凸台，使得凸台嵌入引线框架的连筋与贴片区之间区域的管脚之间的空白处，以防止在树脂填充时被填充到该空白处。但是由于不同规格的引线框架其管脚的尺寸不同，会使得管脚之间的空白处的大小不同，凸台也需要相应地设计为不同大小的尺寸，这样每种引线框架需要对应设计一种模具，导致封装工艺难度较大，并且模具的设计复杂、兼容性差；由于模封过程中模具上设置凸台需要嵌入到对应空白处，导致脱模时压力较大；封装时容易压边等风险，模封的可靠性和稳定性成为一大技术难题，增大了管脚分离器件产品的故障率，降低了生产的效率。
发明内容
为了克服现有技术的不足，本发明的目的在于提供基于改进型的IDF引线框架的封装方法，其能够解决传统的引线框架在模封时模具的设计复杂、兼容性差等问题。
本发明的目的采用如下技术方案实现：
基于IDF引线框架的半导体产品的封装方法，所述引线框架包括N列芯片组，N≥1，相邻两列芯片组之间通过第一连接筋连接；每列芯片组包括两个芯片单元，每个芯片单元包括贴片区和管脚区，并且每列芯片组的两个芯片单元的管脚区的管脚之间交错排列、相邻管脚之间通过对应的第二连接筋连接；每个芯片单元的相邻管脚之间设置预设宽度的隐蔽管脚，隐蔽管脚的第一端固定在第二连接筋上，隐蔽管脚的第二端向芯片单元的贴片区延伸并与贴片区的边缘保留预设的间隙；该封装方法应用于所述引线框架，该封装方法包括以下步骤：
贴片步骤：将芯片粘贴于引线框架的贴片区，使得芯片固定在贴片区；
引线键合步骤：在芯片的芯片焊线区与对应管脚的管脚焊线区之间焊线，使得芯片通过对应管脚与外部电路连接；
模封步骤：使用模封材料对引线框架进行封装，形成管脚焊线区、焊线和贴片区均被模封材料包裹的模封体；
电镀步骤：对所述引线框架上没有被模封材料包裹的金属区域进行电镀；
切筋步骤：将引线框架中的第一连接筋、隐蔽管脚、第二连接筋切除，使引线框架上的芯片单元分离。
进一步地，所述隐蔽管脚与相邻的管脚之间、隐蔽管脚与模封体边缘之间均存在间隙。
进一步地，所述隐蔽管脚与相邻管脚之间的间隙的大小为[0.1mm，1.0mm]，隐蔽管脚与模封体边缘之间的间隙的大小为[0.05mm，0.45mm]。
进一步地，所述模封步骤之后还包括去毛刺步骤：对模封后的引线框架进行去毛刺处理。
进一步地，所述模封材料为环氧树脂。
进一步地，所述电镀步骤具体包括对所述模封体引线框架上没有被模封材料包裹的金属区域进行镀锡。
进一步地，所述切筋步骤还包括：首先切除单个芯片单元的相邻管脚之间的第二连接筋，同时把隐蔽管脚一起切除，然后切除相邻两列芯片组之间的第一连接筋，使引线框架上的芯片单元分离。
进一步地，所述隐蔽管脚的形状为长条形、圆柱形、圆形、椭圆形、三角形以及不规则形状的任意一种。
进一步地，管脚区包括固定管脚和引线管脚，引线管脚上设有管脚焊线区；其中，固定管脚与贴片区固定连接；
引线键合步骤具体为：在芯片焊线区与对应引线管脚的管脚焊线区之间焊接引线。
进一步地，引线管脚的管脚焊线区的横截面大于该引线管脚的管脚横截面。
相比现有技术，本发明的有益效果在于：
本发明通过对传统的IDF引线框架进行改进，在引线框架上的芯片单元的管脚之间加入隐蔽管脚，来代替现有的引线框架的模具上的凸台，不仅可以防止在模封时模封材料进入到芯片单元的相邻管脚与贴片区边缘之间的空白处的问题，还不会增加工艺流程，大大降低了模具设计的精度要求、适应性广泛，而且还降低模具的损耗以及降低机器的维护成本；同时，还降低了在模封时模具在挤压引线框架时容易产生压边等的风险。
附图说明
图1为本发明提供的IDF引线框架结构示意图；
图2为图1中芯片单元中隐蔽管脚的尺寸示意图；
图3为传统的IDF引线框架的封装工艺流程示意图；
图4为本发明提供的IDF引线框架的封装工艺流程示意图；
图5为传统的IDF引线框架在模封时的设备结构示意图；
图6为本发明提供的IDF引线框架在模封时的设备结构示意图；
图7为传统的IDF引线框架的切筋流程示意图；
图8为本发明提供的IDF引线框架的切筋流程示意图。
图中：1、固定区；2、贴片区；3、管脚焊线区；4、隐蔽管脚；51、引线管脚；52、固定管脚；6、凸台；71、第一连接筋；72、第二连接筋；81、第一上模具；82、第一下模具；83、第二上模具；84、第二下模具；91、注胶推杆；92、树脂；93、注胶通道。
具体实施方式
下面，结合附图以及具体实施方式，对本发明做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
实施例一：
本发明是在传统的IDF引线框架的基础上改进而来，也即是：改进型半导体产品的IDF引线框架，包括N列芯片组，N≥1，相邻两列芯片组之间通过第一连接筋连接；每列芯片组包括两个芯片单元，每个芯片单元包括贴片区和管脚区，并且每列芯片组的两个芯片单元的管脚区的管脚之间交错排列、相邻管脚之间通过对应的第二连接筋连接。每个芯片单元的相邻管脚之间设置预设宽度的隐蔽管脚，隐蔽管脚的第一端固定在第二连接筋上，隐蔽管脚的第二端向芯片单元的贴片区延伸并与贴片区的边缘保留预设的间隙。
其中，隐蔽管脚为本发明实施例技术方案提供的特定管脚结构，该隐蔽管脚在设置时与芯片单元之间的管脚一并设置，其主要的作用在于在进行模封工艺时，取代现有IDF引线框架中模具凸台的作用，防止树脂填充到芯片单元相邻管脚之间的第二连接筋与贴片区之间的空隙。该隐蔽管脚在后续的切筋工艺中将在切除第二连接筋的过程中一并切除，并不会增加多余的工艺。通过设置隐蔽管脚，模封工艺中的模封模具不需要设置凸台，只要芯片单元的尺寸相同，芯片单元管脚尺寸的不同并不会影响模封模具的使用，提高了模封模具的兼容性。同时，解决了模封工艺中脱模压边的问题。
其中，隐蔽管脚的宽度可以根据芯片单元管脚的宽度合理设置，如芯片单元的管脚宽度尺寸比较大，则芯片单元管脚之间的距离将会比较小，隐蔽管脚的宽度尺寸相应减小。同时，隐蔽管脚的边缘与芯片单元的管脚之间保留预设的距离，该预设的距离根据模封工艺的需要设置，以便在模封过程中有利于管脚处的气体从该预设的空隙中排出。同理，隐蔽管脚第二端与贴片区边缘保留预设距离，该预设距离的设置也是以模封过程中有利于贴片区的气体从该该空隙中排出。
其中，每个芯片单元的贴片区2用于粘贴芯片；管脚区根据管脚分离器件产品的规格和需要设置多个管脚，每个管脚均通过引线与芯片连接。另外，每个芯片还包括固定区1，所述固定区1与贴片区2固定连接。
优选地，本实施例中的管脚区的管脚包括3个，分为固定管脚52和引线管脚51，其中固定管脚52如图1所示，为每个芯片单元的中间管脚，其他的管脚为引线管脚51。固定管脚52与贴片区2固定连接，进而当芯片粘贴在贴片区2时，与芯片电性连接。另外，固定区1上还设有定位孔，用于封装时固定引线框架。
引线管脚51上设有管脚焊线区3，同时，芯片上设有芯片焊线区。在焊线工艺中，通过对每个芯片单元的芯片焊线区与对应引线管脚51的管脚焊线区3之间焊接引线，使得芯片与管脚与外部电路电性连接。
进一步地，本发明还通过将引线管脚51的管脚焊线区3的宽度大于对应引线管脚51的宽度，可增大管脚焊线区3与引线之间的焊接面积，更容易焊接。
进一步地，本实施例为了说明隐蔽管脚4、隐蔽管脚4与左右相邻的管脚之间的距离、隐蔽管脚4与贴片区2边缘之间的距离等的尺寸，如图2所示，比如隐蔽管脚4的长度设为1.30mm，宽度设为0.85mm。隐蔽管脚4与左右相邻的管脚的距离均设为为0.34mm。隐蔽管脚4与贴片区2边缘的距离设为0.20mm。上述各个部件的尺寸，会根据实际情况中，比如根据引线框架的尺寸以及管脚的尺寸大小做出适应性地改变。优选地，根据实际的生产经验来说，隐蔽管脚4与左右相邻管脚之间的距离可设为[0.1mm，1.0mm]。而隐蔽管脚4与散热片边缘之间的距离可设为为[0.05mm，0.45mm]。
优选地，本发明不针对隐蔽管脚4的形状做限制，比如长条形、圆柱形、三角形、椭圆形、圆形、或者不规则形状(比如隐蔽管脚的两端均为倒角)等均可。
实施例二：
基于本发明提供的改进型半导体产品的IDF引线框架，本发明还提出一种对应的封装方法，该封装方法包括贴片步骤、焊线步骤、模封步骤、电镀步骤和切筋步骤。如图3和4所示，其中，图3表示传统的IDF引线框架的封装方法流程示意图，图4为表示本发明提供的IDF引线框架的封装方法流程示意图。从图3和图4中可知，由于引线框架的改进，其封装方法中的模封步骤、切筋步骤明显不同，具体的封装方法如下：
贴片步骤：将芯片粘贴于引线框架的贴片区，使得芯片固定在贴片区。由于引线框架上不仅仅只有一个芯片单元，因此在贴片时，是将多个芯片分别粘贴于引线框架中的每个芯片单元的贴片区。
焊线步骤：在芯片焊线区与对应管脚的管脚焊线区之间焊线，将芯片通过对应管脚与外部电路连接。也即是，将每个芯片单元的贴片区的芯片焊线区与每个引线管脚的管脚焊线区之间焊线。
模封步骤：对引线框架进行模封。使用模封材料对引线框架进行封装，形成管脚焊线区、焊线和贴片区均被模封材料包裹的模封体。通过模封，防止芯片、焊线等受到外部物理和/或化学腐蚀等。比如通过用环氧树脂来对引线框架进行模封。
如图5和图6所示，基于本发明提供的改进型半导体的IDF引线框架，由于每个芯片单元的相邻管脚之间设置有隐蔽管脚，来取代现有的IDF引线框架中模具上凸台的作用，来防止模封材料被填充到芯片单元相邻管脚之间的第二连接筋与贴片之间的空隙。比如如图5所示，传统的模封框架示意图：在模封时通过将引线框架设置在第一上模具81和第一下模具82中间，通过在注胶推杆91的作用下，将树脂92经过注胶通道93导入第一上模具81、第一下模具82以及引线框架所形成的空腔内，对引线框架进行模封；在第一下模具82上存在凸台6，被嵌入到每个芯片单元的相邻管脚之间，比如引线管脚51和固定管脚52之间，来防止模封时树脂溢出到该相邻管脚的第二连接筋与贴片区边缘之间。
而如图6所示，本发明提供的引线框架的模封框架示意图：在模封时通过将引线框架设置在第二上模具83和第二下模具84中间，通过在注胶推杆91的作用下，将树脂92经过注胶通道93导入第二上模具83、第二下模具84以及引线框架所形成的空腔内，对引线框架进行模封；在引线框架的每个芯片单元的相邻管脚之间设置有隐蔽管脚4来代替传统的模具上的凸台，比如设置在引线管脚51和固定管脚52之间，来防止模封时树脂溢出到该相邻管脚的第二连接筋和贴片区边缘之间。
因此，针对本发明提供的改进型半导体产品的IDF引线框架来说，在模封时，模具上就不需要设置对应凸台来嵌入到每个芯片单元的相邻管脚之间，由于不需要在模具上设置相应凸台嵌入到对应相邻管脚之间，在模封时只需要采用适合的合模压力即可实现模封，同时，还减少了引线框架与模具之间的接触面积，使得脱模更容易。
另外，由于隐蔽管脚与相邻的管脚之间、隐蔽管脚与贴片区边缘之间均存在一定的间隙，在模封时可通过这些间隙进行良好的排气。
电镀步骤：对引线框架进行镀锡。在电镀时，对引线框架上没有被模封材料包裹的金属区域进行电镀，比如镀锡，可增强引线框架的可焊性，易于将其安装在印刷电路板上，同时可以提高管脚以及其他部位的防腐蚀性。
切筋步骤：对引线框架上的连接筋进行切除处理，进而将引线框架上的芯片单元分离。如图7、图8分别所示传统的IDF引线框架、本发明提供的IDF引线框架在切筋过程的示意图。由于本发明提供的改进型半导体的IDF引线框架中的每个芯片单元的相邻管脚之间存在隐蔽管脚，因此如图8所示，在切除引线框架上的第二连接筋的同时，还需要将相邻管脚之间的隐蔽管脚一起切除。也即是：首先切除单个芯片单元的相邻管脚之间的第二连接筋，同时把相邻管脚之间的隐蔽管脚一起切除，然后再切除引线框架上的其他连接筋，比如相邻两列芯片组之间的第一连接筋，进而完成芯片单元的分离。
优选地，由于本发明提供的引线框架中隐蔽管脚与相邻管脚之间存在间隙、隐蔽管脚与贴片区边缘之间存在间隙，在模封时会有少量的模封材料溢出，在切除第二连接筋、凸台时，也会将溢胶切除。另外，为了防止分离后的芯片单元上有溢胶等，该封装方法还可以在模封步骤之后增加去毛刺步骤，比如通过高压水枪对模封后的引线框架进行去毛刺处理，比如将多余的溢胶清除等。
上述实施方式仅为本发明的优选实施方式，不能以此来限定本发明保护的范围，本领域的技术人员在本发明的基础上所做的任何非实质性的变化及替换均属于本发明所要求保护的范围。

Claims (10)

1.基于IDF引线框架的半导体产品的封装方法，其特征在于，所述引线框架包括N列芯片组，N≥1，相邻两列芯片组之间通过第一连接筋连接；每列芯片组包括两个芯片单元，每个芯片单元包括贴片区和管脚区，并且每列芯片组的两个芯片单元的管脚区的管脚之间交错排列、相邻管脚之间通过对应的第二连接筋连接；每个芯片单元的相邻管脚之间设置预设宽度的隐蔽管脚，隐蔽管脚的第一端固定在第二连接筋上，隐蔽管脚的第二端向芯片单元的贴片区延伸并与贴片区的边缘保留预设的间隙；该封装方法应用于所述引线框架，该封装方法包括以下步骤：
贴片步骤：将芯片粘贴于引线框架的贴片区，使得芯片固定在贴片区；
引线键合步骤：在芯片的芯片焊线区与对应管脚的管脚焊线区之间焊线，使得芯片通过对应管脚与外部电路连接；
模封步骤：使用模封材料对引线框架进行封装，形成管脚焊线区、焊线和贴片区均被模封材料包裹的模封体；
电镀步骤：对所述模封体的引线框架上没有被模封材料包裹的金属区域进行电镀；
切筋步骤：将引线框架中的第一连接筋、隐蔽管脚、第二连接筋切除，使引线框架上的芯片单元分离。
2.根据权利要求1所述基于IDF引线框架的半导体产品的封装方法，其特征在于，所述隐蔽管脚与相邻的管脚之间、隐蔽管脚与模封体边缘之间均存在间隙。
3.根据权利要求2所述基于IDF引线框架的半导体产品的封装方法，其特征在于，所述隐蔽管脚与相邻管脚之间的间隙的大小为[0.1mm，1.0mm]，隐蔽管脚与模封体边缘之间的间隙的大小为[0.05mm，0.45mm]。
4.根据权利要求1所述基于IDF引线框架的半导体产品的封装方法，其特征在于，所述模封步骤之后还包括去毛刺步骤：对模封后的引线框架进行去毛刺处理。
5.根据权利要求1所述基于IDF引线框架的半导体产品的封装方法，其特征在于，所述模封材料为环氧树脂。
6.根据权利要求1所述基于IDF引线框架的半导体产品的封装方法，其特征在于，所述电镀步骤具体包括对所述模封体引线框架上没有被模封材料包裹的金属区域进行镀锡。
7.根据权利要求1所述基于IDF引线框架的半导体产品的封装方法，其特征在于，所述切筋步骤还包括：首先切除单个芯片单元的相邻管脚之间的第二连接筋，同时把隐蔽管脚一起切除，然后切除相邻两列芯片组之间的第一连接筋，使引线框架上的芯片单元分离。
8.根据权利要求1所述基于IDF引线框架的半导体产品的封装方法，其特征在于，所述隐蔽管脚的形状为长条形、圆柱形、圆形、椭圆形、三角形以及不规则形状的任意一种。
9.根据权利要求1所述基于IDF引线框架的半导体产品的封装方法，其特征在于，管脚区包括固定管脚和引线管脚，引线管脚上设有管脚焊线区；其中，固定管脚与贴片区固定连接；
引线键合步骤具体为：在芯片焊线区与对应引线管脚的管脚焊线区之间焊接引线。
10.根据权利要求9所述基于IDF引线框架的半导体产品的封装方法，其特征在于，引线管脚的管脚焊线区的横截面大于该引线管脚的管脚横截面。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202996822U (zh) * 2012-12-05 2013-06-12 四川金湾电子有限责任公司 一种引线框架
CN205069624U (zh) * 2015-09-28 2016-03-02 宁波港波电子有限公司 阵列式高密度引线框架
CN206098385U (zh) * 2016-08-25 2017-04-12 南通华达微电子集团有限公司 Ic器件用半导体的引线框架
CN107275308A (zh) * 2017-06-30 2017-10-20 深圳赛意法微电子有限公司 半导体封装装置、半导体引线框架及其切筋方法
CN206877985U (zh) * 2017-06-30 2018-01-12 深圳赛意法微电子有限公司 半导体封装装置和半导体引线框架
CN108039342A (zh) * 2017-12-01 2018-05-15 泰州友润电子科技股份有限公司 一种改进的to-220d7l引线框架
CN207909867U (zh) * 2017-12-29 2018-09-25 无锡市玉祁红光电子有限公司 一种引线框架
CN208368498U (zh) * 2018-07-19 2019-01-11 深圳赛意法微电子有限公司 引线框架及半导体器件

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202996822U (zh) * 2012-12-05 2013-06-12 四川金湾电子有限责任公司 一种引线框架
CN205069624U (zh) * 2015-09-28 2016-03-02 宁波港波电子有限公司 阵列式高密度引线框架
CN206098385U (zh) * 2016-08-25 2017-04-12 南通华达微电子集团有限公司 Ic器件用半导体的引线框架
CN107275308A (zh) * 2017-06-30 2017-10-20 深圳赛意法微电子有限公司 半导体封装装置、半导体引线框架及其切筋方法
CN206877985U (zh) * 2017-06-30 2018-01-12 深圳赛意法微电子有限公司 半导体封装装置和半导体引线框架
CN108039342A (zh) * 2017-12-01 2018-05-15 泰州友润电子科技股份有限公司 一种改进的to-220d7l引线框架
CN207909867U (zh) * 2017-12-29 2018-09-25 无锡市玉祁红光电子有限公司 一种引线框架
CN208368498U (zh) * 2018-07-19 2019-01-11 深圳赛意法微电子有限公司 引线框架及半导体器件

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