CN109841611A - 沟槽金氧半导体元件及其制造方法 - Google Patents

Abstract

本发明提供一种沟槽金氧半导体元件及其制造方法，其中上述沟槽金氧半导体元件包括基底、晶体管晶胞与终端区结构。基底具有位于有源区中的第一沟槽及位于终端区中的第二沟槽。晶体管晶胞位于有源区中。终端区结构位于终端区中。终端区结构包括第三电极、第一绝缘层、第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区。第三电极位于第二沟槽中，且包括延伸至基底的顶面上的延伸部。第一绝缘层包括位于第二沟槽中的第三电极与基底之间的部分及位于延伸部与基底的顶面之间的另一部分。第一导电型的第一掺杂区与第二导电型的第二掺杂区交互配置于延伸部中，而形成多个PN接面。上述沟槽金氧半导体元件可有效地减少处理数并降低制造成本。

Description

沟槽金氧半导体元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，尤其涉及一种沟槽金氧半导体元件及其制造方法。

背景技术

在电源开关领域中，金氧半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)已广泛应用，其经由栅极接收控制信号，导通源极与漏极以达到电源开关的功能。当电源开关在使用时，常会因为外部静电产生静电放电(Electrostatic Discharge，ESD)导致元件击穿或烧毁，故通常会在元件内设置静电放电保护元件，以防止静电放电造成的损害。

传统静电放电保护元件为独立的齐纳二极管(zener diode)结构，串联配置于栅极的接触窗与源极的接触窗之间。然而，此结构需使用额外的处理来制作，导致制造成本增加。

发明内容

本发明提供一种沟槽金氧半导体元件及其制造方法，可有效地减少处理数并降低制造成本。

本发明提出一种沟槽金氧半导体元件，包括基底、晶体管晶胞与终端区结构。基底定义有有源区(active region)及终端区。基底具有位于有源区中的第一沟槽及位于终端区中的第二沟槽。晶体管晶胞位于有源区中。晶体管晶胞包括第一电极与第二电极。第一电极位于第一沟槽中。第二电极位于第一沟槽中，且位于第一电极上。基底、第一电极与第二电极彼此电性隔离。终端区结构位于终端区中。终端区结构包括第三电极、第一绝缘层、第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区。第三电极位于第二沟槽中，且包括延伸至基底的顶面上的延伸部。第一绝缘层包括位于第二沟槽中的第三电极与基底之间的部分，及位于延伸部与基底的顶面之间的另一部分。第一导电型的第一掺杂区与第二导电型的第二掺杂区交互配置于延伸部中，而形成多个PN接面。

在本发明的一实施例中，沟槽金氧半导体元件中的第一电极与第三电极可由同一道成膜处理所形成。

在本发明的一实施例中，沟槽金氧半导体元件中的晶体管晶胞还包括第二绝缘层。第二绝缘层位于第一电极与第一沟槽的表面之间。第一绝缘层与第二绝缘层可由同一道成膜处理所形成。

在本发明的一实施例中，沟槽金氧半导体元件中的第三电极可具有第一导电型。

在本发明的一实施例中，沟槽金氧半导体元件中的晶体管晶胞还可包括第三掺杂区与第四掺杂区。第三掺杂区与第四掺杂区可具有第二导电型。第三掺杂区与第四掺杂区分别位于第二电极的一侧与另一侧的基底中。

在本发明的一实施例中，沟槽金氧半导体元件中的晶体管晶胞还可包括第五掺杂区与第六掺杂区。第五掺杂区与第六掺杂区可具有第一导电型。第五掺杂区与第六掺杂区分别位于第二电极的一侧与另一侧的基底中。第三掺杂区与第四掺杂区分别位于第五掺杂区与第六掺杂区中。

在本发明的一实施例中，沟槽金氧半导体元件中的终端区结构还可包括第一导体层与第二导体层。第一导体层电性连接于位于延伸部的一端的第二掺杂区。第二导体层电性连接于位于延伸部的另一端的第二掺杂区。

本发明提出一种沟槽金氧半导体元件的制造方法，包括以下步骤。提供基底。基底定义有有源区及终端区。在基底中形成位于有源区中的第一沟槽及位于终端区中的第二沟槽。在有源区中形成晶体管晶胞。晶体管晶胞包括第一电极与第二电极。第一电极位于第一沟槽中。第二电极位于第一沟槽中，且位于第一电极上。基底、第一电极与第二电极彼此电性隔离。在终端区中形成终端区结构。终端区结构包括第三电极、第一绝缘层、第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区。第三电极位于第二沟槽中，且包括延伸至基底的顶面上的延伸部。第一绝缘层包括位于第二沟槽中的第三电极与基底之间的部分，及位于延伸部与基底的顶面之间的另一部分。第一导电型的第一掺杂区与第二导电型的第二掺杂区交互配置于延伸部中，而形成多个PN接面。

在本发明的一实施例中，上述制造方法中的第一电极与第三电极的形成方法可包括以下步骤。形成连续的导体材料层。导体材料层位于第一沟槽中、第二沟槽中与终端区中的基底的顶面上方。对导体材料层进行图案化处理，而于有源区中形成第一电极，且于终端区中形成第三电极。

在本发明的一实施例中，上述制造方法中的晶体管晶胞还可包括第二绝缘层。第二绝缘层位于第一电极与第一沟槽的表面之间。第一绝缘层与第二绝缘层可由同一道成膜处理所形成。

基于上述，本发明所提出的沟槽金氧半导体元件及其制造方法，可同时形成位于第二沟槽中的第三电极与位于基底的顶面上的延伸部(静电放电保护结构的主体层)，因此可有效地减少处理数并降低制造成本。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1G为本发明一实施例的沟槽金氧半导体元件的制造流程剖面图。

附图标号说明

10：沟槽金氧半导体元件；

100：基底；

102、104：沟槽；

106、110：绝缘材料层；

106a、106b、110a、112、114、130：绝缘层；

108：导体材料层；

108a、108b、116：电极；

118、120、122、124、126、128：掺杂区；

132、134：接触窗；

136、138：导体层；

140：晶体管晶胞；

142：终端区结构；

EP：延伸部；

R1：有源区；

R2：终端区。

具体实施方式

图1A至图1G为本发明一实施例的沟槽金氧半导体元件的制造流程剖面图。

请参照图1A，提供基底100。基底100包括硅基底，且还包括设置在硅基底上的磊晶硅层。基底100定义有有源区R1及终端区R2。

接着，在基底100中形成位于有源区R1中的沟槽102及位于终端区R2中的沟槽104。沟槽102与沟槽104的形成可通过微影处理与蚀刻处理对基底100进行图案化。

请参照图1B，形成连续的绝缘材料层106。绝缘材料层106位于沟槽102的表面上、沟槽104的表面上与基底100的顶面上。绝缘材料层106的材料可为氧化硅。绝缘材料层106的形成方法可为热氧化法或化学气相沉积法。

接下来，在绝缘材料层106上形成连续的导体材料层108。导体材料层108可位于沟槽102中、沟槽104中与终端区R2中的基底100的顶面上方。导体材料层108具有第一导电型。在此实施例中，第一导电型是以P型导电型为例来进行说明。导体材料层108的材料可为掺杂多晶硅。掺杂多晶硅的形成方法可为先形成未掺杂多晶硅，再对未掺杂多晶硅进行掺杂，或者使用临场(in-situ)掺杂的化学气相沉积法。

请参照图1C，对导体材料层108进行图案化处理，而于有源区R1中形成电极108a，且于终端区R2中形成电极108b。电极108a位于沟槽102中，且可作为遮蔽栅极。电极108a的顶面可低于基底100的顶面。电极108b位于沟槽104中，且包括延伸至基底100的顶面上的延伸部EP。延伸部EP可作为静电放电保护结构的主体层。在此实施例中，位于沟槽104中的电极108b与位于基底100的顶面上的延伸部EP(静电放电保护结构的主体层)由同一道成膜处理同时形成。电极108a与电极108b也由同一道成膜处理所形成，可减少处理数并降低制造成本。

再者，形成覆盖绝缘材料层106与电极108b且填入沟槽102的绝缘材料层110。绝缘材料层110的材料可为氧化硅。绝缘材料层110的形成方法可为化学气相沉积法。

请参照图1D，可移除位于沟槽102外部的绝缘材料层110，而于沟槽102中的电极108a上形成绝缘层110a。部分绝缘材料层110的移除方法可为湿式蚀刻法。

随后，移除位于沟槽102与沟槽104外部且未被电极108b所覆盖的绝缘材料层106，而于有源区R1中形成绝缘层106a，且于终端区R2中形成绝缘层106b。绝缘层106a位于电极108a与沟槽102的表面之间。绝缘层106b包括位于沟槽104中的电极108b与基底100之间的部分，及位于延伸部EP与基底100的顶面之间的另一部分。在此实施例中，绝缘层106b与绝缘层106a由同一道成膜处理所形成，藉此可进一步地减少处理数并降低制造成本。部分绝缘材料层106的移除方法可为湿式蚀刻法。部分绝缘材料层106与部分绝缘材料层110由同一道蚀刻处理进行移除，但本发明并不以此为限。

接着，请参照图1E，可移除沟槽102中的部分绝缘层106a与部分绝缘层110a，以降低绝缘层106a与绝缘层110a的高度。部分绝缘层106a与部分绝缘层110a的移除方法可为先形成暴露出有源区R1的图案化光致抗蚀剂层(未示出)，再通过湿式蚀刻法移除图案化光致抗蚀剂层所暴露出的有源区R1中的部分绝缘层106a与部分绝缘层110a，然后移除图案化光致抗蚀剂层。

请参照图1F，在沟槽102的侧壁的表面上形成绝缘层112。绝缘层112还可形成于沟槽102两侧的基底100的顶面上。此外，在形成绝缘层112的处理中，同时于沟槽104外部的电极108b及其延伸部EP上形成绝缘层114。绝缘层112与绝缘层114的材料可为氧化硅。绝缘层112与绝缘层114的形成方法可为热氧化法。

接下来，在沟槽102中形成电极116。电极116位于电极108a上。基底100、电极108a与电极116可通过绝缘层106a、绝缘层110a与绝缘层112而彼此电性隔离。电极116可具有第二导电型。第二导电型可为P型导电型或N型导电型。第二导电型与第一导电型为不同导电型。在此实施例中，第二导电型是以N型导电型为例来进行说明。电极116的材料可为掺杂多晶硅。掺杂多晶硅的形成方法可为先形成未掺杂多晶硅，再对未掺杂多晶硅进行掺杂，或者使用临场掺杂的化学气相沉积法。电极116的形成方法可为先通过化学气相沉积法形成导体材料层(未示出)，再对导体材料层进行回蚀刻处理。

之后，在电极116的一侧与另一侧的基底100中形成掺杂区118与掺杂区120。掺杂区118与掺杂区120可具有第一导电型。在此实施例中，掺杂区118与掺杂区120是以具有P型导电型为例来进行说明。掺杂区118与掺杂区120的形成方法可为以图案化光致抗蚀剂层(未示出)为罩幕，对基底100进行离子植入处理，接着再移除图案化光致抗蚀剂层。

再者，在延伸部EP中交互形成第一导电型的掺杂区122与第二导电型的掺杂区124，而形成多个PN接面。此外，交互设置的掺杂区122与掺杂区124所形成的多个PN接面可作为静电放电保护结构。掺杂区122与掺杂区124的形成方法可为以图案化光致抗蚀剂层(未示出)为罩幕，并以第二导电型掺质对第一导电型的延伸部EP进行离子植入处理，而在第一导电型的延伸部EP中交互形成第一导电型的掺杂区122与第二导电型的掺杂区124，接着再移除图案化光致抗蚀剂层。在此实施例中，掺杂区122是以P型掺杂区为例来进行说明，且掺杂区124是以N型掺杂区为例来进行说明。

此外，在电极116的一侧与另一侧的基底100中形成掺杂区126与掺杂区128。掺杂区126与掺杂区128可具有第二导电型。掺杂区126与掺杂区128分别位于掺杂区118与掺杂区120中。在此实施例中，掺杂区126与掺杂区128是以具有N型导电型为例来进行说明。掺杂区126与掺杂区128的形成方法可为以图案化光致抗蚀剂层(未示出)为罩幕，对基底100进行离子植入处理，接着再移除图案化光致抗蚀剂层。掺杂区124、掺杂区126与掺杂区128可由同一道掺杂处理所形成，藉此可进一步地减少处理数并降低制造成本，但本发明并不以此为限。

请参照图1G，形成覆盖绝缘层112、绝缘层114与电极116的绝缘层130。绝缘层130的材料可为氧化硅。绝缘层130的形成方法可为化学气相沉积法。

接着，在绝缘层130中形成接触窗132与接触窗134，且可于绝缘层130上形成导体层136与导体层138。导体层136可通过接触窗132电性连接于位于延伸部EP的一端的掺杂区124。导体层138可通过接触窗134电性连接于位于延伸部EP的另一端的掺杂区124。接触窗132、接触窗134、导体层136与导体层138的材料可为铜、铝或钨，且可通过金属内连线处理所形成。

通过上述实施例的沟槽金氧半导体元件10的制造方法，在有源区R1中形成晶体管晶胞140，且可于终端区R2中形成终端区结构142。沟槽金氧半导体元件10可为沟槽遮蔽栅极金氧半导体场效晶体管。

请参照图1G，沟槽金氧半导体元件10包括基底100、晶体管晶胞140与终端区结构142。基底100定义有有源区R1及终端区R2。基底100具有位于有源区R1中的沟槽102及位于终端区R2中的沟槽104。

晶体管晶胞140位于有源区R1中。晶体管晶胞140包括电极108a与电极116，且还可包括绝缘层106a、绝缘层110a、绝缘层112、掺杂区118、掺杂区120、掺杂区126与掺杂区128中的至少一者。电极108a位于沟槽102中。电极116位于沟槽102中，且位于电极108a上。绝缘层106a位于电极108a与沟槽102的表面之间，绝缘层110a位于电极108a与电极116之间，且绝缘层112位于电极116与基底100之间，而使得基底100、电极108a与电极116彼此电性隔离。掺杂区118与掺杂区120分别位于电极116的一侧与另一侧的基底100中。掺杂区126与掺杂区128分别位于电极116的一侧与另一侧的基底100中，且掺杂区126与掺杂区128分别位于掺杂区118与掺杂区120中。

终端区结构142位于终端区R2中。终端区结构142包括电极108b、绝缘层106b、第一导电型的多个掺杂区122与第二导电型的多个掺杂区124，且还可包括绝缘层114、绝缘层130、接触窗132、接触窗134、导体层136与导体层138中的至少一者。电极108b位于沟槽104中，且包括延伸至基底100的顶面上的延伸部EP。绝缘层106b包括位于沟槽104中的电极108b与基底100之间的部分，及位于延伸部EP与基底100的顶面之间的另一部分。第一导电型的掺杂区122与第二导电型的掺杂区124交互配置于延伸部EP中，而形成多个PN接面。交互设置的掺杂区122与掺杂区124所形成的多个PN接面可作为静电放电保护结构。绝缘层114设置于位于沟槽104外部的电极108b及其延伸部EP上。绝缘层130覆盖绝缘层112、绝缘层114与电极116。接触窗132与接触窗134设置于绝缘层130中。导体层136与导体层138设置于绝缘层130上。导体层136可通过接触窗132电性连接于位于延伸部EP的一端的掺杂区124。导体层138可通过接触窗134电性连接于位于延伸部EP的另一端的掺杂区124。

沟槽金氧半导体元件10中的各构件的材料、形成方法与功效，已于上述实施例中进行详尽地说明，于此不再重复说明。

基于上述实施例可知，在上述沟槽金氧半导体元件10及其制造方法中，由于可同时形成位于沟槽104中的电极108b与位于基底100的顶面上的延伸部EP(静电放电保护结构的主体层)，因此可有效地减少处理数并降低制造成本。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种沟槽金氧半导体元件，其特征在于，包括：

基底，定义有有源区及终端区，且具有位于所述有源区中的第一沟槽及位于所述终端区中的第二沟槽；

晶体管晶胞，位于所述有源区中，且包括：

第一电极，位于所述第一沟槽中；以及

第二电极，位于所述第一沟槽中，且位于所述第一电极上，其中所述基底、所述第一电极与所述第二电极彼此电性隔离；以及

终端区结构，位于所述终端区中，且包括：

第三电极，位于所述第二沟槽中，且包括延伸至所述基底的顶面上的延伸部；

第一绝缘层，包括位于所述第二沟槽中的所述第三电极与所述基底之间的部分，及位于所述延伸部与所述基底的顶面之间的另一部分；以及

第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区，交互配置于所述延伸部中，而形成多个PN接面。

2.根据权利要求1所述的沟槽金氧半导体元件，其特征在于，所述第一电极与所述第三电极由同一道成膜处理所形成。

3.根据权利要求1所述的沟槽金氧半导体元件，其特征在于，所述晶体管晶胞还包括：

第二绝缘层，位于所述第一电极与所述第一沟槽的表面之间，其中所述第一绝缘层与所述第二绝缘层由同一道成膜处理所形成。

4.根据权利要求1所述的沟槽金氧半导体元件，其特征在于，所述第三电极具有所述第一导电型。

5.根据权利要求1所述的沟槽金氧半导体元件，其特征在于，所述晶体管晶胞还包括：

第三掺杂区与第四掺杂区，具有所述第二导电型，且分别位于所述第二电极的一侧与另一侧的所述基底中。

6.根据权利要求5所述的沟槽金氧半导体元件，其特征在于，所述晶体管晶胞还包括：

第五掺杂区与第六掺杂区，具有所述第一导电型，且分别位于所述第二电极的一侧与另一侧的所述基底中，其中所述第三掺杂区与所述第四掺杂区分别位于所述第五掺杂区与所述第六掺杂区中。

7.根据权利要求1所述的沟槽金氧半导体元件，其特征在于，所述终端区结构还包括：

第一导体层，电性连接于位于所述延伸部的一端的所述第二掺杂区；以及

第二导体层，电性连接于位于所述延伸部的另一端的所述第二掺杂区。

8.一种沟槽金氧半导体元件的制造方法，其特征在于，包括：

提供基底，其中所述基底定义有有源区及终端区；

在所述基底中形成位于所述有源区中的第一沟槽及位于所述终端区中的第二沟槽；

在所述有源区中形成晶体管晶胞，其中所述晶体管晶胞包括：

第一电极，位于所述第一沟槽中；以及

第二电极，位于所述第一沟槽中，且位于所述第一电极上，其中所述基底、所述第一电极与所述第二电极彼此电性隔离；以及

在所述终端区中形成终端区结构，其中所述终端区结构包括：

第三电极，位于所述第二沟槽中，且包括延伸至所述基底的顶面上的延伸部；

第一绝缘层，包括位于所述第二沟槽中的所述第三电极与所述基底之间的部分，及位于所述延伸部与所述基底的顶面之间的另一部分；以及

第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区，交互配置于所述延伸部中，而形成多个PN接面。

9.根据权利要求8所述的沟槽金氧半导体元件的制造方法，其特征在于，所述第一电极与所述第三电极的形成方法包括：

形成连续的导体材料层，其中所述导体材料层位于所述第一沟槽中、所述第二沟槽中与所述终端区中的所述基底的顶面上方；以及

对所述导体材料层进行图案化处理，而于所述有源区中形成所述第一电极，且于所述终端区中形成所述第三电极。

10.根据权利要求8所述的沟槽金氧半导体元件的制造方法，其中所述晶体管晶胞还包括：

第二绝缘层，位于所述第一电极与所述第一沟槽的表面之间，其中所述第一绝缘层与所述第二绝缘层由同一道成膜处理所形成。