CN109841610A - 沟槽金氧半导体元件及其制造方法 - Google Patents
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Abstract
本发明涉及一种沟槽金氧半导体元件及其制造方法，其中上述沟槽金氧半导体元件包括基底、第一电极、第二电极、第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区。基底定义有有源区及终端区，且具有自有源区延伸至终端区的沟槽。第一电极位于沟槽中。第二电极位于沟槽中，且位于第一电极上。第二电极包括延伸至基底的顶面上的延伸部。基底、第一电极与第二电极彼此电性隔离。第一导电型的第一掺杂区与第二导电型的第二掺杂区交互配置于延伸部中，而形成多个PN接面。上述沟槽金氧半导体元件可有效地减少处理数并降低制造成本。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，尤其涉及一种沟槽金氧半导体元件及其制造方法。
背景技术
在电源开关领域中，金氧半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)已广泛应用，其经由栅极接收控制信号，导通源极与漏极以达到电源开关的功能。当电源开关在使用时，常会因为外部静电产生静电放电(Electrostatic Discharge，ESD)导致元件击穿或烧毁，故通常会在元件内设置静电放电保护元件，以防止静电放电造成的损害。
传统静电放电保护元件为独立的齐纳二极管(zener diode)结构，串联配置于栅极的接触窗与源极的接触窗之间。然而，此结构需使用额外的处理来制作，导致制造成本增加。
发明内容
本发明提供一种沟槽金氧半导体元件及其制造方法，可有效地减少处理数并降低制造成本。
本发明提出一种沟槽金氧半导体元件，包括基底、第一电极、第二电极、第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区。基底定义有有源区及终端区，且具有自有源区延伸至终端区的沟槽。第一电极位于沟槽中。第二电极位于沟槽中，且位于第一电极上。第二电极包括延伸至基底的顶面上的延伸部。基底、第一电极与第二电极彼此电性隔离。第一导电型的第一掺杂区与第二导电型的第二掺杂区交互配置于延伸部中，而形成多个PN接面。
在本发明的一实施例中，沟槽金氧半导体元件还包括第一绝缘层。第一绝缘层位于第一电极与基底之间。
在本发明的一实施例中，沟槽金氧半导体元件中的第一绝缘层还延伸至终端区中的基底的顶面与延伸部之间。
在本发明的一实施例中，沟槽金氧半导体元件还包括第一导体层与第二导体层。第一导体层电性连接于位于延伸部的一侧的第二掺杂区。第二导体层电性连接于位于延伸部的另一侧的第二掺杂区。
在本发明的一实施例中，沟槽金氧半导体元件还包括第三绝缘层。第三绝缘层位于第一导体层与延伸部之间，且位于第二导体层与延伸部之间。
本发明提出一种沟槽金氧半导体元件的制造方法，包括以下步骤。提供基底。基底定义有有源区及终端区。于基底中形成自有源区延伸至终端区的沟槽。于沟槽中形成第一电极。于沟槽中的第一电极上形成第二电极。第二电极包括延伸至基底的顶面上的延伸部。基底、第一电极与第二电极彼此电性隔离。于延伸部中交互地形成第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区，而形成多个PN接面。
在本发明的一实施例中，上述制造方法还包括于沟槽的表面上形成第一绝缘层。
在本发明的一实施例中，上述制造方法中的第一绝缘层还延伸至终端区结构中的基底的顶面上。
在本发明的一实施例中，上述制造方法中的第一电极的形成方法可包括以下步骤。形成填入沟槽的第一电极层。对第一电极层进行图案化处理。
在本发明的一实施例中，上述制造方法中的第二电极、第一掺杂区与第二掺杂区的形成方法包括以下步骤。形成填入沟槽的未掺杂的半导体材料层，且未掺杂的半导体材料层延伸至终端区中的基底的顶面上方。使用第一导电型掺质对终端区中的未掺杂的半导体材料层进行第一离子植入处理，而于终端区中形成第一掺杂区。使用第二导电型掺质分别对有源区的未掺杂的半导体材料层与终端区中的未掺杂的半导体材料层进行第二离子植入处理，而于有源区中形成第二电极，且于终端区中形成第二掺杂区。
基于上述，本发明所提出的沟槽金氧半导体元件及其制造方法可同时形成有源区中的第二电极与终端区中的延伸部(静电放电保护结构的主体层)，因此可有效地减少处理数并降低制造成本。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1H为本发明一实施例的沟槽金氧半导体元件的制造流程剖面图；
图2为图1H中的PN接面的上视图。
附图标号说明：
10：沟槽金氧半导体元件；
100：基底；
102：沟槽；
104、108a、116：绝缘层；
106：电极层；
106a、110a：电极；
108：绝缘材料层；
110：半导体材料层；
112、114：掺杂区；
118、120：接触窗；
122、124：导体层；
EP：延伸部；
R1：有源区；
R2：终端区。
具体实施方式
图1A至图1H为本发明一实施例的沟槽金氧半导体元件的制造流程剖面图。图2为图1H中的PN接面的上视图。
请参照图1A，提供基底100。基底100包括硅基底，且更可包括设置在硅基底上的磊晶硅层。基底100定义有有源区R1及终端区R2。
接着，于基底100中形成自有源区R1延伸至终端区R2的沟槽102。沟槽102的形成方法可通过微影处理与蚀刻处理对基底100进行图案化。
然后，于沟槽102的表面上形成绝缘层104。绝缘层104更延伸至终端区R2结构中的基底100的顶面上。绝缘层104的材料可为氧化硅。绝缘层104的形成方法可为热氧化法或化学气相沉积法。
请参照图1B，形成填入沟槽102的电极层106。电极层106的形成方法可包括以下步骤。首先，形成填满沟槽102的电极材料层(未示出)。接着，对电极材料层进行回蚀刻处理。电极材料层的材料可为掺杂多晶硅。掺杂多晶硅的形成方法可为先形成未掺杂多晶硅，再对未掺杂多晶硅进行掺杂，或者使用临场(in-situ)掺杂的化学气相沉积法。
请参照图1C，对电极层106进行图案化处理，藉此可于沟槽102中形成电极106a，作为有源区R1中的晶体管晶胞的遮蔽栅极。对电极层106进行图案化的方法可组合使用微影处理与蚀刻处理。
此外，电极106a可具有第一导电型或第二导电型。第一导电型与第二导电型为不同导电型。在此实施例中，电极106a是以具有第一导电型为例来进行说明。
此外，第一导电型与第二导电型分别可为P型导电型与N型导电型中的一者与另一者。在此实施例中，第一导电型是以P型导电型，且第二导电型是以N型导电型为例来进行说明。
请参照图1D，形成覆盖电极106a与绝缘层104的绝缘材料层108。绝缘材料层108的材料可为氧化硅。绝缘材料层108的形成方法可为化学气相沉积法。
请参照图1E，对绝缘材料层108进行回蚀刻处理，以移除位于终端区R2中的绝缘层104的顶面上的绝缘材料层108。随后，通过微影处理与蚀刻处理对绝缘材料层108进行图案化，藉此可于沟槽102中的电极106a上形成绝缘层108a。
请参照图1F，形成填入沟槽102的半导体材料层110，且半导体材料层110延伸至终端区R2中的基底100的顶面上方。半导体材料层110形成于绝缘层108a与绝缘层104上，藉此半导体材料层110可与电极106a以及基底100电性隔离。半导体材料层110可为未掺杂半导体材料层、第一导电型半导体材料层或第二导电型半导体材料层。未掺杂半导体材料层的形成方法可为化学气相沉积法。第一导电型半导体材料层与第二导电型半导体材料层的形成方法可为先形成未掺杂半导体材料层，再对未掺杂半导体材料层进行掺杂，或者使用临场(in-situ)掺杂的化学气相沉积法。
在此实施例中，半导体材料层110是以第二导电型半导体材料层为例来进行说明。接着，可使用第一导电型掺质对终端区R2的第二导电型的半导体材料层110进行离子植入处理，而于有源区R1中形成具有第二导电型的电极110a，且于终端区R2中形成第一导电型的掺杂区112与第二导电型的掺杂区114。详细来说，位于有源区R1中的第二导电型的半导体材料层110作为具有第二导电型的电极110a。在通过第一导电型掺质于终端区R2中的第二导电型的半导体材料层110中形成第一导电型的掺杂区112之后，位于掺杂区112之间的第二导电型的半导体材料层110作为第二导电型的掺杂区114。此外，依据产品需求，电极110a与掺杂区114的掺质浓度可通过离子植入处理等掺杂处理调整为相同或不同。
请参照图1G，降低有源区R1中的电极110a的高度。降低电极110a的高度的方法可组合使用微影处理与蚀刻处理。
通过图1F与图1G的处理步骤之后，于沟槽102中的电极106a上形成电极110a。电极110a可作为有源区R1中的晶体管晶胞的上部栅极。电极110a包括延伸至基底100的顶面上的延伸部EP。延伸部EP可作为静电放电保护结构的主体层。基底100、电极106a与电极110a通过绝缘层108a与绝缘层104而彼此电性隔离。于延伸部EP中交互地形成第一导电型的多个掺杂区112与第二导电型的多个掺杂区114，而形成多个PN接面。另外，交互设置的掺杂区112与掺杂区114所形成的多个PN接面作为终端区R2中的静电放电保护结构。
在此实施例中，虽然电极110a、掺杂区112与掺杂区114的形成方法是以上述方法为例来进行说明，但本发明并不以此为限。
在另一实施例中，在半导体材料层110为第一导电型半导体材料层的情况下，电极110a、掺杂区112与掺杂区114的形成方法可包括以下步骤。首先，形成填入沟槽102的第一导电型的导体材料层110，且第一导电型的半导体材料层110延伸至终端区R2中的基底100的顶面上方。接着，使用第二导电型掺质分别对有源区R1的第一导电型的半导体材料层110与终端区R2中的第一导电型的半导体材料层110进行离子植入处理，而于有源区R1中形成具有第二导电型的电极110a，且于终端区R2中形成第一导电型的掺杂区112与第二导电型的掺杂区114。通过第二导电型掺质于终端区R2中的第一导电型的半导体材料层110中形成第二导电型的掺杂区114之后，位于掺杂区114之间的第一导电型的半导体材料层110可作为第一导电型的掺杂区112。然后，降低有源区R1中的电极110a的高度。
在另一实施例中，在半导体材料层110为未掺杂半导体材料层的情况下，电极110a、掺杂区112与掺杂区114的形成方法可包括以下步骤。首先，形成填入沟槽102的未掺杂的半导体材料层110，且未掺杂的半导体材料层110延伸至终端区R2中的基底100的顶面上方。接着，使用第一导电型掺质对终端区R2中的未掺杂的半导体材料层110进行离子植入处理，而于终端区R2中形成第一导电型的多个掺杂区112。然后，移除有源区R1中的一部分的未掺杂的半导体材料层110，以降低有源区R1中的未掺杂的半导体材料层110的高度。接下来，使用第二导电型掺质分别对有源区R1的未掺杂的半导体材料层110与终端区R2中的未掺杂的半导体材料层110进行第二离子植入处理，而于有源区R1中形成具有第二导电型的电极110a，且于终端区R2中形成第二导电型的多个掺杂区114。
请参照图1H，形成覆盖电极110a及延伸部EP的绝缘层116。绝缘层116的材料可为氧化硅。绝缘层116的形成方法可为化学气相沉积法。
接着，于绝缘层116中形成接触窗118与接触窗120，且于绝缘层116上形成导体层122与导体层124。接触窗118可作为源极接触窗，且接触窗120可作为栅极接触窗。导体层122通过接触窗118电性连接于位于延伸部EP的一侧的掺杂区114。导体层124可通过接触窗120电性连接于位于延伸部EP的另一侧的掺杂区114。接触窗118、接触窗120、导体层122与导体层124的材料可为铜、铝或钨，且可通过金属内连线处理所形成。
基于上述实施例可知，通过上述制造方法，可同时形成位于沟槽102中的电极110a与位于基底100的顶面上的延伸部EP(静电放电保护结构的主体层)。
以下，通过图1H与图2来说明沟槽金氧半导体元件10的结构。
请参照图1H与图2，沟槽金氧半导体元件10包括基底100、电极106a、电极110a、第一导电型的多个掺杂区112与第二导电型的多个掺杂区114，且更包括绝缘层104、绝缘层108a、绝缘层116、接触窗118、接触窗120、导体层122与导体层124。
基底100定义有有源区R1及终端区R2，且具有自有源区R1延伸至终端区R2的沟槽102。电极106a位于沟槽102中。电极106a可作为有源区R1中的晶体管晶胞的遮蔽栅极。电极110a位于沟槽102中，且位于电极106a上。电极110a作为有源区R1中的晶体管晶胞的上部栅极。电极110a包括延伸至基底100的顶面上的延伸部EP。绝缘层104位于电极106a与基底100之间，且更延伸至终端区R2中的基底100的顶面与延伸部EP之间。绝缘层108a位于电极106a与电极110a之间。因此，基底100、电极106a与电极110a通过绝缘层104与绝缘层108a而彼此电性隔离。第一导电型的掺杂区112与第二导电型的掺杂区114交互配置于延伸部EP中，而形成多个PN接面。交互设置的掺杂区112与掺杂区114所形成的多个PN接面作为终端区R2中的静电放电保护结构。如图2所示，接触窗118电性连接于位在静电放电保护结构中央的掺杂区114，而其余的掺杂区112与掺杂区114可为环绕接触窗118的环状结构。
绝缘层116覆盖电极110a及延伸部EP，且位于导体层122与延伸部EP之间，及位于导体层124与延伸部EP之间。接触窗118与接触窗120设置于绝缘层116中。导体层122与导体层124设置于绝缘层116上。导体层122可通过接触窗118电性连接于位于延伸部EP的一侧的掺杂区114。导体层124可通过接触窗120电性连接于位于延伸部EP的另一侧的掺杂区114。
沟槽金氧半导体元件10中的各构件的材料、形成方法与功效等，已于上述实施例中进行详尽地说明，于此不再重复说明。
基于上述实施例可知，沟槽金氧半导体元件10及其制造方法可同时形成有源区R1中的电极110a与终端区R2中的延伸部EP(静电放电保护结构的主体层)，因此可有效地减少处理数并降低制造成本。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (10)
1.一种沟槽金氧半导体元件，其特征在于，包括：
基底，定义有有源区及终端区，且具有自所述有源区延伸至所述终端区的沟槽；
第一电极，位于所述沟槽中；
第二电极，位于所述沟槽中，且位于所述第一电极上，且包括延伸至所述基底的顶面上的延伸部，其中所述基底、所述第一电极与所述第二电极彼此电性隔离；以及
第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区，交互配置于所述延伸部中，而形成多个PN接面。
2.根据权利要求1所述的沟槽金氧半导体元件，其特征在于，还包括第一绝缘层，其中所述第一绝缘层位于所述第一电极与所述基底之间。
3.根据权利要求2所述的沟槽金氧半导体元件，其特征在于，所述第一绝缘层还延伸至所述终端区中的所述基底的顶面与所述延伸部之间。
4.根据权利要求1所述的沟槽金氧半导体元件，其特征在于，还包括：
第一导体层，电性连接于位于所述延伸部的一侧的所述第二掺杂区；以及
第二导体层，电性连接于位于所述延伸部的另一侧的所述第二掺杂区。
5.根据权利要求4所述的沟槽金氧半导体元件，其特征在于，还包括第三绝缘层，其中所述第三绝缘层位于所述第一导体层与所述延伸部之间，且位于所述第二导体层与所述延伸部之间。
6.一种沟槽金氧半导体元件的制造方法，其特征在于，包括：
提供基底，其中所述基底定义有有源区及终端区；
于所述基底中形成自所述有源区延伸至所述终端区的沟槽；
于所述沟槽中形成第一电极；
于所述沟槽中的所述第一电极上形成第二电极，其中所述第二电极包括延伸至所述基底的顶面上的延伸部，且所述基底、所述第一电极与所述第二电极彼此电性隔离；以及
于所述延伸部中交互地形成第一导电型的多个第一掺杂区与第二导电型的多个第二掺杂区，而形成多个PN接面。
7.根据权利要求6所述的沟槽金氧半导体元件的制造方法，其特征在于，还包括于所述沟槽的表面上形成第一绝缘层。
8.根据权利要求7所述的沟槽金氧半导体元件的制造方法，其特征在于，所述第一绝缘层更延伸至所述终端区结构中的所述基底的顶面上。
9.根据权利要求6所述的沟槽金氧半导体元件的制造方法，其特征在于，所述第一电极的形成方法包括：
形成填入所述沟槽的第一电极层；以及
对所述第一电极层进行图案化处理。
10.根据权利要求6所述的沟槽金氧半导体元件的制造方法，其特征在于，所述第二电极、所述多个第一掺杂区与所述多个第二掺杂区的形成方法包括：
形成填入所述沟槽的未掺杂的半导体材料层，且所述未掺杂的半导体材料层延伸至所述终端区中的所述基底的顶面上方；
使用第一导电型掺质对所述终端区中的所述未掺杂的半导体材料层进行第一离子植入处理，而于所述终端区中形成所述多个第一掺杂区；以及
使用第二导电型掺质分别对所述有源区的所述未掺杂的半导体材料层与所述终端区中的所述未掺杂的半导体材料层进行第二离子植入处理，而于所述有源区中形成所述第二电极，且于所述终端区中形成所述多个第二掺杂区。
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2018
- 2018-01-30 CN CN201810088084.7A patent/CN109841610A/zh active Pending
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| TW201926626A (zh) | 2019-07-01 |
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