CN109841589B - 载体基板及其制造方法以及制造半导体封装件的方法 - Google Patents

载体基板及其制造方法以及制造半导体封装件的方法 Download PDF

Info

Publication number
CN109841589B
CN109841589B CN201810438061.4A CN201810438061A CN109841589B CN 109841589 B CN109841589 B CN 109841589B CN 201810438061 A CN201810438061 A CN 201810438061A CN 109841589 B CN109841589 B CN 109841589B
Authority
CN
China
Prior art keywords
layer
metal layer
carrier substrate
unit pattern
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810438061.4A
Other languages
English (en)
Other versions
CN109841589A (zh
Inventor
李在彦
郑泰成
高永宽
崔益准
卞贞洙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109841589A publication Critical patent/CN109841589A/zh
Application granted granted Critical
Publication of CN109841589B publication Critical patent/CN109841589B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本公开提供一种载体基板及其制造方法以及制造半导体封装件的方法。所述载体基板包括：芯层；第一金属层，设置在所述芯层上；释放层，设置在所述第一金属层上；及第二金属层，设置在所述释放层上。所述第一金属层、所述释放层和所述第二金属层形成多个单元图案部，或者所述释放层和所述第二金属层形成多个单元图案部，所述多个单元图案部的面积小于所述芯层的面积。

Description

载体基板及其制造方法以及制造半导体封装件的方法
本申请要求于2017年11月28日在韩国知识产权局的提交的第10-2017-0160577号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容通过引用被包含于此。
技术领域
本公开涉及一种半导体封装件，该半导体封装件包括使多个半导体芯片电连接的有机中介层，所述多个半导体芯片通过中介层以并排方式设置。
背景技术
由于高端组件集的使用增加以及高带宽存储器(HBM)的使用，中介层市场已经成长。目前，硅(Si)通常被用作中介层的材料，但是已经开发了使用玻璃或有机基板的方法，以按照相对低的成本提供大的表面面积。
同时，为了满足近来对数十微米的精细焊盘间距的需求，要求芯片对芯片(die-to-die)微电路线路被微型化，以具有数微米的尺寸。为此，需要一种与现有技术相比确保平坦度得到改善的载体。
此外，在使用载体制造包括中介层的半导体封装件的过程中，中介层可以形成为具有面板尺寸，然后例如形成为具有四边形尺寸以改善封装工艺的品质。在这种情况下，在将面板锯切为具有四边形尺寸的过程中可能会存在载体分离的问题。因此，需要用于防止这样的分离的防分离设计。
发明内容
本公开的一方面提供一种采用了防分离设计的新型的载体基板。还提供了一种使用该载体基板制造半导体封装件的方法。
根据本公开的一方面，金属层和释放层设置在诸如玻璃的芯层上以可脱离，同时金属层和释放层被图案化以具有小于芯层的面积的面积。
根据本公开的一方面，一种载体基板包括：芯层；第一金属层，设置在所述芯层上；释放层，设置在所述第一金属层上；及第二金属层，设置在所述释放层上。所述第一金属层、所述释放层和所述第二金属层形成多个单元图案部，或者所述释放层和所述第二金属层形成多个单元图案部，所述多个单元图案部的面积小于所述芯层的面积。
根据本公开的一方面，一种制造半导体封装件的方法包括：设置载体基板，所述载体基板包括：芯层；第一金属层，设置在所述芯层上；释放层，设置在所述第一金属层上；及第二金属层，设置在所述释放层上。所述第一金属层、所述释放层和所述第二金属层形成多个单元图案部，或者所述释放层和所述第二金属层形成多个单元图案部，所述多个单元图案部的面积小于所述芯层的面积。所述方法还包括：在所述多个单元图案部中的每个单元图案部上形成中介层；对所述载体基板和在所述多个单元图案部上的所述中介层执行切割工艺，以使所述多个单元图案部彼此绝缘。所述方法还包括在已经被切割的每个单元图案部上的所述中介层上设置多个半导体芯片，并且在已经被切割的每个相应的单元图案部上的所述中介层上形成包封件，以包封在每个中介层上的所述多个半导体芯片。所述方法还包括对已经被切割并且具有所述包封件的每个载体基板进行修整，以使得所述多个半导体芯片中的一个或更多个彼此绝缘。所述方法还包括将已经被修整的每个单元图案部与每个中介层分离。
根据本公开的一方面，一种载体基板可包括：芯层；及多个单元图案部，设置在所述芯层上以彼此分开。每个单元图案部包括释放层和金属层，所述金属层设置在所述释放层的背对所述芯层的表面上。
根据本公开的一方面，一种制造载体基板的方法可包括；在芯层的上表面上形成第一金属层；在所述第一金属层的上表面上形成释放层；及形成第二金属层，以覆盖所述释放层的全部上表面。所述释放层和所述第二金属层或者所述第一金属层、所述释放层和所述第二金属层被图案化，以形成彼此分开的多个单元图案部，并且所述方法还包括在所述多个单元图案部之间的位置处切割形成有所述第一金属层、所述释放层和所述第二金属层的所述芯层。
附图说明
通过结合附图进行的以下详细描述，本公开的以上和其他方面、特征及优点将被更加清楚地理解，在附图中：
图1是示例性电子装置系统的示意性框图；
图2是示例性电子装置的示意性透视图；
图3是3D球栅阵列(BGA)封装件安装在电子装置的主板上的示意性截面图；
图4是2.5D硅中介层封装件安装在主板上的示意性截面图；
图5是2.5D有机中介层封装件安装在主板上的示意性截面图；
图6至图8是制造有机中介层封装件的示例性方法的示意图；
图9是示例性载体基板的示意性截面图和俯视图；
图10是另一示例性载体基板的示意性截面图和俯视图；
图11是另一示例性载体基板的示意性截面图和俯视图；
图12是另一示例性载体基板的示意性截面图和俯视图；
图13是制造载体基板的示例性方法的示意性截面图；
图14是制造载体基板的另一示例性方法的示意性截面图；
图15是制造载体基板的另一示例性方法的示意图；
图16是制造载体基板的另一示例性方法的示意图；
图17至图19是使用根据示例性实施例的载体基板制造半导体封装件的示例性方法的示意图；及
图20是示出根据示例性实施例的载体基板的翘曲改善效果的曲线图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。以下描述的本公开的内容可具有各种构造，并且这里仅提出优选的构造，但是本公开不限于此。
电子装置
图1是电子装置系统的示例性实施例的示意性框图。
参照图1，电子装置1000可容纳主板1010。在主板1010中，芯片或芯片集组件1020、网络组件1030和其他组件1040可彼此物理地连接和/或电连接。芯片组件1020、网络组件1030和其他组件1040可与接下来将描述的其他组件组合以形成各种信号线1090。
芯片组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))和闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器和微控制器；逻辑芯片，诸如模拟数字转换器和专用IC(ASIC)，但不限于此。另外，其他类型的芯片组件也可被包括在其中。此外，芯片组件1020可彼此组合。
网络组件1030可被配置为在以下协议下使用：Wi-Fi(IEEE 802.11族等)、WiMAX(IEEE 802.16族等)、IEEE 802.20、长期演进技术(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPS、GPRS、CDMA、TDMA、DECT、蓝牙、3G、4G和5G协议以及其他无线协议/有线协议，但不限于此。另外，网络组件1030可被配置为在多个不同的无线标准、有线标准或协议中的任意一种下使用。此外，网络组件1030可与芯片组件1020一起组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等，但不限于此。另外，其他组件1040可包括用于各种不同应用的无源组件。此外，其他组件1040可与芯片或芯片集组件1020和/或网络组件1030一起组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或电连接到主板1010的一个或多个不同的组件。例如，不同的组件可包括相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储装置(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字多功能光盘(DVD)驱动器(未示出)等，但不限于此。另外，不同的组件可根据电子装置1000的类型而包括用于各种应用的不同的组件。
电子装置1000可被设置为智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型计算机、上网本、电视机、视频游戏机、智能手表、汽车等，但不限于此。另外，电子装置1000可被设置为处理数据的不同的电子装置。
图2是电子装置的示例性实施例的示意性透视图。
参照图2，包括有机中介层的半导体封装件可应用于上述各种电子装置，以用于电子装置内的各种应用。详细地，智能电话1100可包括设置在其主体1101中的母板1110，同时母板1110可包括彼此物理地连接和/或电连接的各种组件1120。另外，可物理地连接和/或电连接到母板1110或者可不物理连接和/或电连接到母板1110的不同的组件(诸如相机模块1130)可被包括在主体1101中。组件1120的一部分可被设置为芯片组件，同时组件1120的一部分可被设置为中介层封装件1121。电子装置可不限于智能电话1100，而是可被设置为不同的电子装置。
包括中介层的半导体封装件
通常，半导体芯片可包括集成在其中的大量的微电子电路，但是半导体芯片不能用作成品半导体产品，并且存在半导体芯片可能被外部物理冲击或者化学冲击损坏的可能性。因此，半导体芯片本身不能被使用，而是以半导体芯片被封装这样的方式被用在电子装置等中。
从电连接的角度来看，当电子装置的主板和半导体芯片之间的电路宽度存在差异时，通常使用半导体封装。详细地，在半导体芯片的情况下，连接焊盘的尺寸和连接焊盘之间的间距可能非常小。在电子装置中使用的主板的情况下，主板的组件安装焊盘的尺寸和组件安装焊盘之间的间距可能显著地大于半导体芯片的连接焊盘的尺寸和连接焊盘之间的间距。因此，难以直接将半导体芯片安装在主板上，并且用于抵消半导体芯片和主板之间的电路宽度的差异的封装技术被用于确保主板和半导体芯片的连接焊盘之间的合适的电连接。
在下文中，将参照附图更详细地描述使用封装技术制造的包括中介层的半导体封装件。
图3是3D球栅阵列(BGA)封装件安装在电子装置的主板上的示意性截面图。
由于半导体芯片中的专用集成电路(ASIC)(诸如图形处理单元(GPU))的各个芯片的价格可能会非常高，因此执行具有相对高的良率的封装是至关重要的。为此，可首先设置球栅阵列(BGA)基板2210等，球栅阵列(BGA)基板2210能够在将半导体芯片安装在其上之前使数千至数十万的连接焊盘重新分布。昂贵的、相同的半导体装置(诸如GPU 2220)可使用表面安装技术(SMT)等安装和封装在BGA基板2210上，然后最终安装在主板2110上。
同时，在GPU 2220的情况下，连接到存储器(诸如高带宽存储器(HBM))的信号路径通常被最小化。为此，诸如HBM 2240的半导体芯片可安装中介层2230上，以被封装。接下来，半导体芯片可堆叠在其上安装有GPU 2220的封装件上，以具有堆叠封装(POP)形式。然而，在这种情况下，会存在装置的厚度可能会显著地增大的问题，并且在信号路径最小化方面也存在限制。
图4是2.5D硅中介层封装件安装在主板上的示意性截面图。
为了解决上述问题，半导体封装件2310可使用2.5D中介层技术而被制造为包括硅中介层。诸如GPU 2220的第一半导体芯片和诸如HBM 2240的第二半导体芯片可按照并排的方式表面安装在硅中介层2250上，以被封装。在这种情况下，具有数千至数十万的连接焊盘的GPU 2220和HBM 2240可通过硅中介层2250重新分布并且可通过最短的路径电连接。另外，包括硅中介层的半导体封装件2310可再次安装在BGA基板2210等上以被重新分布，并且半导体封装件2310可最终安装在主板2110上。然而，在硅中介层2250的情况下，由于硅穿孔(TSV)的形成非常困难，并且制造成本也相当高，因此可能会难以按照相对低的成本提供大的表面面积。
图5是2.5D有机中介层封装件安装在主板上的示意性截面图。
作为解决上述问题的方法，可考虑使用有机中介层2260而不是硅中介层2250。例如，半导体封装件2320可使用2.5D中介层技术而被制造为包括有机中介层。诸如GPU 2220的第一半导体芯片和诸如HBM 2240的第二半导体芯片可以按照并排的方式表面安装在有机中介层2260上，以被封装。在这种情况下，具有数千至数十万的连接焊盘的GPU 2220和HBM 2240可通过有机中介层2260重新分布并且可通过最短的路径电连接。另外，在包括有机中介层的半导体封装件2320再次安装在BGA基板2210等上以重新分布的情况下，半导体封装件2320可最终安装在主板2110上。此外，可易于以相对低的成本提供大的表面面积。
同时，包括有机中介层的半导体封装件2320可通过执行将芯片2220和2240安装在有机中介层2260上以被模制的封装工艺而制造。这里，在没有执行模制工艺的情况下，由于半导体封装件2320没有被控制，因此半导体封装件2320可能不能顺利地连接到BGA基板2210。因此，半导体封装件2320可通过模制保持刚性。然而，在执行模制工艺的情况下，如上所述，由于有机中介层2260、芯片2220和2240与模制材料之间的热膨胀系数(CTE)等的不匹配而可能会发生诸如翘曲的产生、底部填充树脂的填充性能的劣化、芯片(die)和模制材料之间的裂纹的产生的问题。
图6至图8是制造有机中介层封装件的示例性方法的示意图。
参照图6，可首先设置载体100’。载体100’可包括芯层101’以及形成在芯层101’上的金属膜102’和103’。芯层101’可被设置为例如包括绝缘树脂、无机填料和玻璃纤维的半固化片，但不限于此。芯层101’还可被设置为玻璃。金属膜102’和103’中的每个可包括诸如铜(Cu)和钛(Ti)的金属。金属膜102’和103’之间的表面可进行表面处理以便于分离。可选地，结合层(未示出)可设置在金属膜102’和103’之间。接下来，可在载体100’上形成有机中介层210’。有机中介层210’可使用如下方法形成：形成诸如ABF(Ajinomoto build-upfilm)或者感光介电(PID)树脂的绝缘层，并且使用镀覆技术在绝缘层上形成布线层和过孔电极。有机中介层210’的布线层可使用微电路形成。根据需要，树脂层150’可插设在载体100’和有机中介层210’之间。树脂层150’可用于使载体100’与有机中介层210’电绝缘。换句话说，在对有机中介层210’的布线层执行电检查的情况下，树脂层150’可用于使载体100’与有机中介层210’的布线层绝缘。树脂层150’可按照层压膜型前驱体或者涂覆液体型前驱体以被固化这样的方式形成。树脂层150’可被设置为ABF、PID树脂等，但不限于此。
参照图7，可在布线层的暴露在有机中介层210’的最上侧上的表面上形成表面处理层P等。另外，可执行四边形路径检查、布线层的电检查等。可使用锯切(Q)工艺切割面板以具有四边形尺寸，从而可获得多个四边形单元，这在图7中未详细地示出。同时，在载体100’没有被单独地设计为防止在四边形锯切(Q)工艺期间的分离的情况下，可能会发生金属膜102’和103’被分离的缺陷。接下来，可安装半导体芯片221’、222’和223’。可在安装半导体芯片221’、222’和223’时使用诸如包括低熔点金属(如锡(Sn))的焊料的连接构件。接下来，可使用底部填充树脂231’、232’和233’固定半导体芯片221’、222’和223’。接下来，可在有机中介层210’上形成包封半导体芯片221’、222’和223’的包封件240’。包封件240’可按照层压膜型前驱体或者涂覆液体型前驱体并且使其固化这样的方式形成。同时，在形成包封件240’后，可对中间产品执行修整工艺以具有封装尺寸，从而可获得多个半导体封装件，这在图7中未详细地示出。
参照图8，可使包封件240’接地，从而可暴露半导体芯片221’、222’和223’中的每个(或者半导体芯片221’、222’和223’中的至少一个)的无效表面。半导体芯片221’、222’和223’中的每个的上表面可通过研磨而设置在相同的水平面上。换句话说，半导体芯片221’、222’和223’的厚度可大体上相等。另外，有机中介层210’可与载体100’分离。可通过分离金属膜102’和103’执行载体100’的分离。在这种情况下，可使用蚀刻工艺去除剩余的金属膜103’。在分离金属膜之后，可根据需要通过研磨等去除树脂层150’。接下来，可将电连接结构250’附着到有机中介层210’，并且可执行回流工艺等。可使用一系列工艺制造包括有机中介层的多个半导体封装件。
载体基板
在下文中，将参照附图更详细地描述载体基板，其中，对载体基板执行在制造上述的包括有机中介层的封装件基板中使用的防分离设计。
图9是载体基板的示例性实施例的示意性截面图和俯视图。
参照图9，根据示例性实施例的载体基板100A可包括：芯层101；第一金属层102和103，顺序地设置在芯层101上；释放层104，设置在第一金属层102和103上(例如，在第一金属层102和103的最外层上)；及第二金属层105和106，设置在释放层104上。第一金属层102和103可覆盖芯层101的上表面和侧表面。释放层104以及第二金属层105和106可在第一金属层102和103上被图案化，以形成多个单元图案部110A。单元图案部110A的数量没有具体地限制，并且图案化的形式也可与附图中示出的形式不同。各个单元图案部110A可均包括释放层104以及设置在释放层104上的第二金属层105和106。另外，各个单元图案部110A可具有小于芯层101以及第一金属层102和103的面积的面积。各个单元图案部110A可被图案化为按照预定间距彼此物理地分开。如此，根据示例性实施例的载体基板100A可被设计为通过单元图案部110A防止分离。因此，即使在以四边形或者带为单元执行锯切(Q)工艺的情况下，仍可防止释放层104与第一金属层102和103和/或第二金属层105和106分开。另外，由于芯层101的边缘部通过第一金属层102和103被保护，因此可改善耐久性。由于第一金属层102和103与第二金属层105和106的台阶部可被最小化，因此可使在形成中介层的工艺中的厚度变化最小化。
芯层101可使用具有比半固化片的平坦度更高水平的平坦度的材料形成。例如，芯层101可被设置为玻璃板。与半固化片相比，玻璃板具有优异的平坦度。这里，玻璃板为包括玻璃组分的无定形固体。换句话说，玻璃板的玻璃为具有高程度的透明度的材料，该材料以二氧化硅、碳酸钠、碳酸钙等在高温下熔化并且冷却这样的方式获得。玻璃板的玻璃与绝缘树脂中包括玻璃纤维或无机填料的绝缘材料不同。玻璃板的玻璃可以为硅酸盐玻璃(诸如，钠钙玻璃、钾钙玻璃、铅玻璃、钡玻璃)、硼硅酸盐玻璃(诸如，派热克斯玻璃和氧化铝玻璃)或者磷酸盐玻璃，但不限于此。例如，玻璃可包括硅酸盐成分。硅酸盐可通过二氧化硅(SiO2)和金属氧化物(诸如，氧化硼、氧化钠、氧化铝、氧化钡、氧化锂、氧化钙和氧化锆)的组合形成。在示例性实施例中，玻璃板可包括SiO2与氧化硼(B2O3)、氧化钠(Na2O)、氧化铝(Al2O3)、氧化钡(BaO)、氧化锂(Li2O)、氧化钙(CaO)和氧化锆(ZrO2)中的至少一种金属氧化物组合的硅酸盐成分，但不限于此。芯层101的厚度可在0.8mm到1.2mm的范围内。
第一金属层102和103可被设置为溅射金属层。第一金属层102和103可包括多个层，并且可包括例如第一钛(Ti)层102和第一铜(Cu)层103。然而，第一金属层102和103的金属不必然地限制于Ti和/或Cu。可使用其他公知的金属(诸如铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)或其合金)。形成第一金属层102和103的各个层的厚度可大体上相等。例如，第一Ti层102和第一Cu层103中的每个可具有0.08μm到0.12μm的厚度。
释放层104可被设置为无机释放层，以引入稳定的可脱离特性。例如，释放层104可使用碳(C)材料形成，但不限于此。如上所述，根据示例性实施例的载体基板100A可被设计为通过单元图案部110A来防止分离。因此，在以四边形或带为单元进行锯切(Q)工艺期间，可防止释放层104分离。与其他层101、102、103、105和106相比，释放层104的厚度可以为最薄的，并且可以在例如0.002μm到0.004μm的范围内。
第二金属层105和106也可被设置为溅射金属层。第二金属层105和106也可包括多个层，并且可包括例如第二Ti层105和第二Cu层106。然而，第二金属层105和106的金属不必然地限制于Ti和/或Cu。可使用其他公知的金属(诸如Al、Ag、Sn、Au、Ni、Pb或其合金)。形成第二金属层105和106的各个层的厚度可不相同。例如，第二Ti层105可具有0.08μm到0.12μm的厚度，同时第二铜层106可具有0.28μm到0.32μm的厚度。如此，两个金属层105和106中的第二Cu层106的厚度可大于第一金属层102和103中的第一Cu层103的厚度，以具有有效的可脱离性和平坦度。
图10是载体基板的另一示例性实施例的示意性截面图和俯视图。
参照图10，根据另一示例性实施例的载体基板100B可包括：芯层101；第一金属层102和103，设置在芯层101上；释放层104，设置在第一金属层102和103上；及第二金属层105和106，设置在释放层104上。然而，第一金属层102和103、释放层104以及第二金属层105和106全部可在芯层101上被图案化，以形成多个单元图案部110B。换句话说，各个单元图案部110B可包括第一金属层102和103、释放层104以及第二金属层105和106。芯层101的上表面的一部分和侧表面可从第一金属层102和103暴露。各个单元图案部110B可具有小于芯层101的面积的面积，并且可被图案化，以被设置为在芯层101的表面上按照预定间距彼此物理地分开。如此，根据另一示例性实施例的载体基板100B可被设计为通过单元图案部110B防止分离。因此，即使在以四边形或带为单元执行锯切(Q)工艺的情况下，仍可防止释放层104与第一金属层102和103和/或第二金属层105和106分离。另外，可基本上防止在执行真空溅射时在溅射夹具中和芯层101的边缘部中发生电弧(arc)缺陷。由于载体基板100B的其他描述与以上提供的与载体基板100A相关的描述大体上相同，因此将省略详细描述。
图11是载体基板的另一示例性实施例的示意性截面图和俯视图。
参照图11，根据另一示例性实施例的载体基板100C可包括：芯层101；第一金属层102和103，设置在芯层101上；释放层104，设置在第一金属层102和103上；及第二金属层105和106，设置在释放层104上。第一金属层102和103可覆盖芯层101的上表面和侧表面。释放层104以及第二金属层105和106可在第一金属层102和103上被图案化，以形成多个单元图案部110C。然而，单元图案部110C可以按照带为单元形成。各个单元图案部110C可包括释放层104以及第二金属层105和106。另外，各个单元图案部110C可具有小于芯层101以及第一金属层102和103的面积的面积。各个单元图案部110C可被图案化，以被设置为按照预定间距彼此物理地分开。如此，根据另一示例性实施例的载体基板100C可被设计为通过单元图案部110C防止分离。因此，即使在以四边形或带为单元执行锯切(Q)工艺的情况下，仍可防止释放层104与第一金属层102和103和/或第二金属层105和106分离。另外，由于芯层101的边缘部通过第一金属层102和103被保护，因此可改善耐久性。由于第一金属层102和103与第二金属层105和106的台阶部可被最小化，因此可使在形成中介层的工艺中的厚度变化最小化。由于载体基板100C的其他描述与以上描述大体上相同，因此将省略详细描述。
图12是载体基板的另一示例性实施例的示意性截面图和俯视图。
参照图12，根据另一示例性实施例的载体基板100D可包括：芯层101；第一金属层102和103，设置在芯层101上；释放层104，设置在第一金属层102和103上；及第二金属层105和106，设置在释放层104上。然而，第一金属层102和103、释放层104以及第二金属层105和106全部可在芯层101上被图案化，以形成多个单元图案部110D。换句话说，各个单元图案部110D可包括第一金属层102和103、释放层104以及第二金属层105和106。另外，单元图案部110D可以按照带为单位形成。芯层101的上表面的一部分和侧表面可从第一金属层102和103暴露。各个单元图案部110D可具有小于芯层101的面积的面积，并且可被图案化，以被设置为按照预定间距彼此物理地分开。如此，根据另一示例性实施例的载体基板100D可被设计为通过单元图案部110D防止分离。因此，即使在以四边形或带为单元执行锯切(Q)工艺的情况下，仍可防止释放层104与第一金属层102和103和/或第二金属层105和106分离。另外，可基本上防止在执行真空溅射时在溅射夹具中和芯层101的边缘部中发生电弧缺陷。由于载体基板100D的其他描述与以上描述大体上相同，因此将省略详细描述。
图13是制造载体基板的方法的示例性实施例的示意性截面图。
参照图13，可使用溅射金属沉积法利用掩膜410形成根据示例性实施例的载体基板100A或根据另一示例性实施例的载体基板100C。例如，在设置芯层101之后，可在不使用掩膜410的情况下形成第一金属层102和103。可使用掩膜410形成释放层104以及第二金属层105和106，并且可形成已经被图案化的多个单元图案部110A或110C，从而形成载体基板100A或载体基板100C。掩膜410的材料没有具体地限制。
图14是制造载体基板的方法的另一示例性实施例的示意性截面图。
参照图14，可使用溅射金属沉积法利用掩膜410形成根据示例性实施例的载体基板100B或者根据另一示例性实施例的载体基板100D。例如，在设置芯层101之后，可使用掩膜410形成第一金属层102和103、释放层104以及第二金属层105和106，并且可形成已经被图案化的多个单元图案部110B或110D，从而形成载体基板100B或载体基板100D。掩膜410的材料没有具体地限制。
图15是制造载体基板的方法的另一示例性实施例的示意图。
参照图15，也可使用平板印刷技术利用光刻胶膜420(诸如干膜)形成根据示例性实施例的载体基板100A或者根据另一示例性实施例的载体基板100C。例如，可使用溅射等在芯层101上形成第一金属层102和103、释放层104以及第二金属层105和106。可将光刻胶膜420附着到第二金属层105和106，并且可使用曝光工艺和显影工艺使光刻胶膜420图案化。可使用选择性蚀刻工艺使释放层104以及第二金属层105和106图案化，并且可将光刻胶膜420剥离，从而形成载体基板100A或者载体基板100C。同时，在这种情况下，每个单元图案部110A或110C的壁表面可相对于芯层101的表面具有锐角的倾斜角。换句话说，每个单元图案部110A或110C可具有其上表面相对窄并且下表面相对宽的锥形形状。
图16是制造载体基板的方法的另一示例性实施例的示意图。
参照图16，也可使用平板印刷技术利用光刻胶膜420(诸如干膜)形成根据示例性实施例的载体基板100B或者根据另一示例性实施例的载体基板100D。例如，可使用溅射等在芯层101上形成第一金属层102和103、释放层104以及第二金属层105和106。可将光刻胶膜420附着到第二金属层105和106，并且可使用曝光工艺和显影工艺使光刻胶膜420图案化。可使用蚀刻工艺使第一金属层102和103、释放层104以及第二金属层105和106图案化，并且可将光刻胶膜420剥离，从而形成载体基板100B或者载体基板100D。同时，在这种情况下，每个单元图案部110B或110D的壁表面也可相对于芯层101的表面具有锐角的倾斜角。换句话说，每个单元图案部110B或110D可具有其上表面相对窄并且下表面相对宽的锥形形状。
图17至图19是使用根据示例性实施例的载体基板制造半导体封装件的方法的示例性实施例的示意图。
参照图17，可首先设置根据上述示例性实施例的载体基板100A。也可使用或可选择性地使用根据另一示例性实施例的载体基板100B、100C或100D。
接下来，参照图18，可在多个单元图案部110A上形成包括绝缘层、布线层和过孔电极的中介层210。在形成中介层210之后，可执行布线层的电检查。接下来，可执行锯切(Q)工艺，以从面板形成四边形或带。可按照载体基板100A和中介层210被切割为使单元图案部110A彼此绝缘这样的方式执行锯切(Q)工艺。如上所述，根据示例性实施例的载体基板100A可被设计为防止分离。因此，可防止载体基板100A在锯切(Q)工艺期间分离。
接下来，参照图19，可在已经被锯切(Q)的各个中介层210上设置多个半导体芯片220。接下来，可在已经被锯切(Q)的各个中介层210上形成包封多个半导体芯片220的包封件240。接下来，可修整(T)每个载体基板100A、每个单元图案部110A、已经被锯切的每个中介层210以及包封件240，使得多个半导体芯片中的一个或更多个半导体芯片220可与一个或更多个另外的半导体芯片绝缘。为了方便起见，图19示出了在被修整(T)之后制造的每个半导体封装件530包括单个半导体芯片220。然而，每个半导体封装件530也可包括多个半导体芯片220。在已经被锯切(Q)和修整(T)的载体基板100A与在被修整(T)之后制造的每个半导体封装件530分离的情况下，可获得多个半导体封装件530。同时，在分离已经被锯切(Q)和修整(T)的载体基板100A时，可分离在已经被锯切(Q)和修整(T)的每个单元图案部110A中的释放层104以及第二金属层105和106。可通过蚀刻工艺去除在已经被锯切(Q)和修整(T)的每个中介层210上剩余的第二金属层105和106。
如此，在使用具有特定的图案部110A的可脱离类型的玻璃载体基板100A的情况下，其平坦度可以是优异的。因此，可容易形成中介层210的微电路，并且可在使可脱离的玻璃载体基板100A不分离的同时在四边形水平面组装工艺中确保稳定的工艺驱动性能。另外，在可脱离的玻璃载体基板100A在原材料的处理期间被制造为具有特定的图案部110A的情况下，可降低成本，这与使用根据另一示例性实施例的载体基板100B、100C或100D的情况相同。
图20是示出根据示例性实施例的载体基板的翘曲改善效果的曲线图。
参照图20，示例实施例示出了使用根据示例性实施例的载体基板100A、100B、100C或100D制造的半导体封装件。相应的参考示例1和2示出了使用覆铜层压板(CCL)制造的半导体封装件。可确定的是，当载体的四边形翘曲的水平确定时，使用根据示例性实施例的载体基板100A、100B、100C或100D制造半导体封装件具有稳定工艺驱动性能。
如以上所阐述的，根据本发明构思的示例实施例，可提供在使载体不分离的同时在四边形水平面组装工艺中确保稳定的工艺驱动性能的载体基板，以及使用载体基板有效地制造包括具有微电路的中介层的半导体封装件的方法。
为了易于描述，这里可以使用诸如“在……上方”、“上部”、“在……下方”以及“下部”等的空间相对术语来描述附图中所示的示例性方位中的一个元件相对于其他元件的位置关系。将理解的是，空间相对术语意图包含除了附图中所描绘的方位以外装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其他元件或特征“上方”或“上部”的元件将随后被定位为“在”其他元件或特征“下方”或“下部”。因而，术语“在……上方”可根据附图的特定方向或定位包括“在……上方”和“在……下方”两种方位。装置可按照其他方式(旋转90度或处于其他方位)定位，并且可对这里使用的空间相对描述符做出相应解释。
在整个说明书，将理解的是，当诸如层、区域或晶圆(基板)的元件被称为“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可以直接“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件，或者可存在介于两者之间的其他元件。相比之下，当元件被称为“直接位于”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可能不存在介于两者之间的其他元件或层。相同的标号始终指示相同的元件。如在这里使用的，术语“和/或”包括相关所列项中的任意一个或者两个或更多个的全部组合。
以上已经参照示出本发明构思的实施例的示意图描述了本发明构思的实施例。在附图中，例如，由于制造技术和/或公差，可预计所示出的形状的变型。因而，本发明构思的实施例不应被解释为局限于这里所示出的区域的特定形状，而是应更广泛地理解为包括例如由于制造工艺而引起的形状的变化。以下的实施例也可以单独地、组合或部分组合地构成。
这里使用的术语仅用于描述具体实施例并且本发明构思不限于此。除非上下文另外清楚地指出，否则单数形式也意图包括复数形式。将进一步理解的是，当在本说明书中使用术语“包含”和/或“包括”时，列举存在所陈述的特征、整数、步骤、操作、构件、元件和/或它们的组，但是不排除存在或添加一个或更多个其他特征、整数、步骤、操作、构件、元件和/或它们的组。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求所限定的本发明的范围的情况下，可做出修改和变型。

Claims (14)

1.一种载体基板，包括：
芯层；
第一金属层，设置在所述芯层上，并且覆盖所述芯层的上表面的全部和侧表面；
释放层，直接设置在所述第一金属层上，并且具有可脱离特性；及
第二金属层，直接设置在所述释放层上，
其中，所述释放层和所述第二金属层具有相同或相应的图案以形成按照预定的间距彼此物理地分开的多个单元图案部，在平面图中所述多个单元图案部中的每个的面积小于所述芯层的面积。
2.根据权利要求1所述的载体基板，其中，所述多个单元图案部中的每个的侧表面相对于所述芯层的表面具有锐角的倾斜角。
3.根据权利要求1所述的载体基板，其中，所述芯层为玻璃板。
4.根据权利要求1所述的载体基板，其中，所述第一金属层和所述第二金属层中的每个包括多个堆叠层。
5.根据权利要求4所述的载体基板，其中，所述第一金属层和所述第二金属层中的每个包括钛层和铜层的堆叠体。
6.根据权利要求5所述的载体基板，其中，所述第二金属层的所述铜层比所述第一金属层的所述铜层厚。
7.根据权利要求1所述的载体基板，其中，所述第一金属层包括利用不同的金属形成且顺序地堆叠的两个金属层。
8.根据权利要求1所述的载体基板，其中，所述释放层为无机释放层。
9.一种制造半导体封装件的方法，包括：
设置载体基板，所述载体基板包括：芯层；第一金属层，设置在所述芯层上，并且覆盖所述芯层的上表面的全部和侧表面；释放层，直接设置在所述第一金属层上，并且具有可脱离特性；及第二金属层，直接设置在所述释放层上，其中，所述释放层和所述第二金属层具有相同或相应的图案以形成按照预定的间距彼此物理地分开的多个单元图案部，在平面图中所述多个单元图案部中的每个单元图案部的面积小于所述芯层的面积；
在所述多个单元图案部中的每个单元图案部上形成中介层；
对所述载体基板和在所述多个单元图案部上的所述中介层执行切割工艺，以使所述多个单元图案部彼此绝缘；
在已经被切割的每个单元图案部上的所述中介层上设置多个半导体芯片；
在已经被切割的每个相应的单元图案部上的所述中介层上形成包封件，以包封在每个中介层上的所述多个半导体芯片；
对已经被切割并且具有所述包封件的每个单元图案部进行修整，以使得所述多个半导体芯片中的一个或更多个彼此绝缘；及
使已经被修整的每个单元图案部与已经被切割的每个中介层分离。
10.根据权利要求9所述的方法，其中，分离已经被修整的每个单元图案部的步骤包括使已经被修整的所述每个单元图案部的所述释放层和所述第二金属层彼此分离。
11.根据权利要求10所述的方法，其中，在分离已经被修整的每个单元图案部之后，使用蚀刻工艺去除在已经被修整的每个中介层上剩余的所述第二金属层。
12.一种制造载体基板的方法，包括；
在芯层的全部上表面和侧表面上形成第一金属层；
在所述第一金属层的上表面上直接形成释放层，所述释放层具有可脱离特性；
形成第二金属层以直接覆盖所述释放层的全部上表面，其中，所述释放层和所述第二金属层被图案化以具有相同或相应的图案并形成按照预定的间距彼此彼此物理地分开的多个单元图案部；及
在所述多个单元图案部之间的位置处切割其上形成有所述第一金属层、所述释放层和所述第二金属层的所述芯层。
13.根据权利要求12所述的方法，其中，所述芯层为玻璃板，所述第一金属层包括利用不同的金属形成且顺序地堆叠的两个金属层，并且所述第二金属层包括利用不同的金属形成且顺序地堆叠的两个金属层。
14.根据权利要求12所述的方法，其中，形成所述释放层的步骤包括形成覆盖所述第一金属层的上表面的全部的所述释放层，
形成所述第二金属层的步骤包括形成覆盖所述释放层的上表面的全部的所述第二金属层。
CN201810438061.4A 2017-11-28 2018-05-09 载体基板及其制造方法以及制造半导体封装件的方法 Active CN109841589B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0160577 2017-11-28
KR1020170160577A KR102179165B1 (ko) 2017-11-28 2017-11-28 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법

Publications (2)

Publication Number Publication Date
CN109841589A CN109841589A (zh) 2019-06-04
CN109841589B true CN109841589B (zh) 2023-07-11

Family

ID=66632620

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810438061.4A Active CN109841589B (zh) 2017-11-28 2018-05-09 载体基板及其制造方法以及制造半导体封装件的方法

Country Status (5)

Country Link
US (2) US10438884B2 (zh)
JP (1) JP6598908B2 (zh)
KR (1) KR102179165B1 (zh)
CN (1) CN109841589B (zh)
TW (1) TW201926486A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6836689B2 (ja) * 2018-03-29 2021-03-03 三井金属鉱業株式会社 ガラスキャリア付銅箔及びその製造方法
KR102499039B1 (ko) * 2018-11-08 2023-02-13 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
JP7215206B2 (ja) * 2019-02-19 2023-01-31 富士電機株式会社 半導体装置の製造方法
US11398692B2 (en) * 2020-09-25 2022-07-26 Apple Inc. Socket with integrated flex connector

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097899A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 具有嵌入式无源元件的半导体封装及其制造方法
JP2011138869A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
US8580608B2 (en) * 2010-11-01 2013-11-12 Unimicron Technology Corporation Fabrication method of package structure having embedded semiconductor component
CN104684258A (zh) * 2013-11-29 2015-06-03 三星电机株式会社 包括防翘曲构件的带状水平基板及其制造方法
WO2017078849A1 (en) * 2015-11-06 2017-05-11 Apple Inc. Carrier ultra thin substrate

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
TW564471B (en) * 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP2003197811A (ja) * 2001-12-27 2003-07-11 Hitachi Ltd ガラス基板及びその製造方法、並びに配線基板、半導体モジュール
US6866255B2 (en) * 2002-04-12 2005-03-15 Xerox Corporation Sputtered spring films with low stress anisotropy
JP3811680B2 (ja) * 2003-01-29 2006-08-23 富士通株式会社 配線基板の製造方法
KR101095293B1 (ko) * 2003-11-28 2011-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 제조 방법
US6912082B1 (en) * 2004-03-11 2005-06-28 Palo Alto Research Center Incorporated Integrated driver electronics for MEMS device using high voltage thin film transistors
JP4333492B2 (ja) * 2004-06-16 2009-09-16 ソニー株式会社 回路モジュール体の製造方法
US8749063B2 (en) * 2005-01-28 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI276191B (en) * 2005-08-30 2007-03-11 Ind Tech Res Inst Alignment precision enhancement of electronic component process on flexible substrate device and method thereof the same
US7528618B2 (en) * 2006-05-02 2009-05-05 Formfactor, Inc. Extended probe tips
US7704800B2 (en) 2006-11-06 2010-04-27 Broadcom Corporation Semiconductor assembly with one metal layer after base metal removal
TWI330868B (en) * 2007-04-13 2010-09-21 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
US7824997B2 (en) 2008-03-27 2010-11-02 Emag Technologies, Inc. Membrane suspended MEMS structures
JP5276412B2 (ja) 2008-11-04 2013-08-28 キヤノン株式会社 機能性領域の移設方法、ｌｅｄアレイ、ｌｅｄプリンタヘッド、及びｌｅｄプリンタ
US8686300B2 (en) * 2008-12-24 2014-04-01 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US8584354B2 (en) * 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
CN103430640B (zh) 2011-03-30 2016-10-26 三井金属矿业株式会社 多层印刷线路板的制造方法
KR101216926B1 (ko) * 2011-07-12 2012-12-28 삼성전기주식회사 캐리어 부재와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
JP5902931B2 (ja) * 2011-12-06 2016-04-13 新光電気工業株式会社 配線基板の製造方法、及び、配線基板製造用の支持体
JP5750400B2 (ja) 2012-05-17 2015-07-22 新光電気工業株式会社 配線基板の製造方法、配線基板製造用の構造体
US9385006B2 (en) 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
KR101321185B1 (ko) * 2012-09-13 2013-10-23 삼성전기주식회사 캐리어 부재
CN104661810A (zh) * 2012-09-24 2015-05-27 Jx日矿日石金属株式会社 附载体金属箔、由树脂制板状载体与金属箔构成的积层体、以及它们的用途
EP2717307A1 (en) 2012-10-04 2014-04-09 Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO Releasable substrate on a carrier
US8928134B2 (en) * 2012-12-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package bonding structure and method for forming the same
WO2015019971A1 (en) * 2013-08-06 2015-02-12 Semiconductor Energy Laboratory Co., Ltd. Peeling method
JP6341644B2 (ja) * 2013-09-26 2018-06-13 フリージア・マクロス株式会社 キャリヤ付き金属箔および積層基板の製造方法
US9269743B2 (en) 2013-11-21 2016-02-23 Semiconductor Components Industries, Llc Methods of forming imaging device layers using carrier substrates
JP2015133342A (ja) * 2014-01-09 2015-07-23 京セラサーキットソリューションズ株式会社 配線基板の製造方法
TWI512924B (zh) 2014-04-15 2015-12-11 Subtron Technology Co Ltd 基板結構及其製作方法
KR102253474B1 (ko) 2014-11-21 2021-05-18 삼성전기주식회사 디태치 코어기판, 그 제조 방법 및 회로기판 제조방법
TWI559488B (zh) * 2014-12-27 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
EP3407379A4 (en) * 2016-01-22 2019-10-09 Toppan Printing Co., Ltd. SUBSTRATE FOR PACKAGING AND METHOD FOR PRODUCING THE SAID SUBSTRATE

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097899A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 具有嵌入式无源元件的半导体封装及其制造方法
JP2011138869A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
US8580608B2 (en) * 2010-11-01 2013-11-12 Unimicron Technology Corporation Fabrication method of package structure having embedded semiconductor component
CN104684258A (zh) * 2013-11-29 2015-06-03 三星电机株式会社 包括防翘曲构件的带状水平基板及其制造方法
WO2017078849A1 (en) * 2015-11-06 2017-05-11 Apple Inc. Carrier ultra thin substrate

Also Published As

Publication number Publication date
TW201926486A (zh) 2019-07-01
JP2019102779A (ja) 2019-06-24
US20190259697A1 (en) 2019-08-22
US10438884B2 (en) 2019-10-08
CN109841589A (zh) 2019-06-04
US20190164876A1 (en) 2019-05-30
US10790224B2 (en) 2020-09-29
KR20190061816A (ko) 2019-06-05
JP6598908B2 (ja) 2019-10-30
KR102179165B1 (ko) 2020-11-16

Similar Documents

Publication Publication Date Title
TWI670809B (zh) 扇出型半導體封裝
TWI767890B (zh) 扇出型半導體封裝及其製造方法
CN109841589B (zh) 载体基板及其制造方法以及制造半导体封装件的方法
US9881859B2 (en) Substrate block for PoP package
US20180190594A1 (en) Manufacturing method of package structure
US20100190294A1 (en) Methods for controlling wafer and package warpage during assembly of very thin die
KR102621099B1 (ko) 반도체 패키지
TW202127597A (zh) 封裝結構及其製造方法
US9825003B2 (en) Electronic component package and method of manufacturing the same
CN111785695A (zh) 半导体封装件
KR20170142812A (ko) 팬-아웃 반도체 패키지
CN111162071B (zh) 载体基板及使用该载体基板制造半导体封装件的方法
KR102107409B1 (ko) 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
JP4337859B2 (ja) 半導体装置
CN112086414A (zh) 半导体封装结构
US20240049389A1 (en) Printed circuit board
US20230292439A1 (en) Printed circuit board and a semiconductor package including the same
JP4337858B2 (ja) 半導体装置
JP4337860B2 (ja) 半導体装置
JP4297153B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20190614

Address after: Gyeonggi Do Korea Suwon

Applicant after: SAMSUNG ELECTRONICS Co.,Ltd.

Address before: Gyeonggi Do Korea Suwon

Applicant before: Samsung Electro-Mechanics Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant