CN109841498A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN109841498A
CN109841498A CN201811100785.4A CN201811100785A CN109841498A CN 109841498 A CN109841498 A CN 109841498A CN 201811100785 A CN201811100785 A CN 201811100785A CN 109841498 A CN109841498 A CN 109841498A
Authority
CN
China
Prior art keywords
layer
metal oxide
silicon
oxide layer
germanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811100785.4A
Other languages
English (en)
Other versions
CN109841498B (zh
Inventor
金范庸
吉德信
全喜营
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN109841498A publication Critical patent/CN109841498A/zh
Application granted granted Critical
Publication of CN109841498B publication Critical patent/CN109841498B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • H01G4/1209Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1254Ceramic dielectrics characterised by the ceramic dielectric material based on niobium or tungsteen, tantalum oxides or niobates, tantalates
    • H01G4/1263Ceramic dielectrics characterised by the ceramic dielectric material based on niobium or tungsteen, tantalum oxides or niobates, tantalates containing also zirconium oxides or zirconates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/33Thin- or thick-film capacitors 
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865Selective removal of parts of the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/75Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Abstract

本发明公开一种半导体器件及其制造方法。一种制造电容器的方法包括:形成底部电极;在底部电极上形成电介质层;在电介质层上形成金属氧化物层,该金属氧化物层包括具有高电负性的金属;在金属氧化物层上形成牺牲层,以将金属氧化物层还原成金属层;以及在牺牲层上形成顶部电极,以将还原后的金属层转变成高功函数界面层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2017年11月28日提交的申请号为10-2017-0160654的韩国专利申请的优先权,其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例总体而言涉及一种半导体器件及其制造方法。更具体地,本发明涉及包括电容器的半导体器件以及该半导体器件的制造方法。
背景技术
半导体器件的电容器可以包括底部电极、电介质层和顶部电极。随着半导体器件的集成度增加,电介质层的厚度减小,这可能会引起增加的泄漏电流。增大电介质层的厚度以减少泄漏电流导致等效氧化物层厚度(Tox)增大。
发明内容
本发明的示例性实施例针对一种包括具有改善的泄漏电流特性的电容器的半导体器件以及该半导体器件的制造方法。
根据本发明的一个实施例,一种制造电容器的方法包括:形成底部电极;在所述底部电极上形成电介质层;在所述电介质层上形成金属氧化物层,所述金属氧化物层包括具有高电负性的金属;在所述金属氧化物层上形成牺牲层,以将所述金属氧化物层还原成金属层;以及在所述牺牲层上形成顶部电极,以将所述还原后的金属层转变成高功函数界面层。
可以在氢气气氛下执行在所述金属氧化物层上形成所述牺牲层的步骤。
在所述金属氧化物层上形成所述牺牲层的步骤可以包括:在氢气气氛下使用含氢的硅源气体来在所述金属氧化物层上形成硅层。
在所述金属氧化物层上形成所述牺牲层的步骤可以包括:在氢气气氛下使用含氢的硅源气体和含氢的掺杂剂气体来在所述金属氧化物层上形成掺杂硅层。
在所述金属氧化物层上形成所述牺牲层的步骤可以包括:在所述金属氧化物层上形成氧化硅层;以及在氢气气氛下使用含氢的硅源气体来在所述氧化硅层上形成硅层。
在所述金属氧化物层上形成所述氧化硅层的步骤可以包括:通过交替沉积所述金属氧化物层和所述氧化硅层来形成层状结构。
在所述牺牲层上形成所述顶部电极的步骤可以包括:在所述牺牲层上形成掺杂有杂质的硅锗层。
可以在使得所述牺牲层与所述还原后的金属层进行反应以形成金属硅化物层或金属锗化物层的温度下执行在所述牺牲层上形成所述顶部电极的步骤。
所述金属氧化物层可以包括氧化镍,所述还原后的金属层可以包括镍层,并且所述高功函数界面层可以包括镍硅化物或富镍的镍硅化物。
所述金属氧化物层可以包括氧化钴,所述还原后的金属层包括钴层,并且所述高功函数界面层包括钴硅化物或富钴的钴硅化物。
所述金属氧化物层可以包括氧化钨,所述还原后的金属层可以包括钨层,并且所述高功函数界面层可以包括钨硅化物或富钨的钨硅化物。
在所述金属氧化物层上形成所述牺牲层的步骤可以包括:在氢气气氛下使用含氢的锗源气体来在所述金属氧化物层上形成锗层。
在所述金属氧化物层上形成所述牺牲层的步骤可以包括:在氢气气氛下使用含氢的锗源气体和含氢的掺杂剂气体来在所述金属氧化物层上形成掺杂锗层。
在所述金属氧化物层上形成所述牺牲层的步骤可以包括:在所述金属氧化物层上形成氧化锗层;以及在氢气气氛下使用含氢的锗源气体来在所述氧化锗层上形成锗层。
在所述金属氧化物层上形成所述氧化锗层的步骤可以包括:通过交替沉积所述金属氧化物层和所述氧化锗层来形成层状结构。
所述金属氧化物层可以包括氧化镍,所述还原后的金属层可以包括镍层,并且所述高功函数界面层可以包括镍锗化物。
所述金属氧化物层可以包括氧化钴,所述还原后的金属层可以包括钴层,并且所述高功函数界面层可以包括钴锗化物。
所述金属氧化物层可以包括氧化钨,所述还原后的金属层可以包括钨层,并且所述高功函数界面层可以包括钨锗化物。
所述电介质层可以包括氧化锆、氧化铝或其组合。
所述底部电极可以包括氮化钛,而所述顶部电极可以包括掺杂硼的硅锗层。
根据本发明的一个实施例,一种电容器包括:底部电极;电介质层,其形成在所述底部电极上;高功函数界面层,其形成在所述电介质层上;以及顶部电极,其包括形成在所述高功函数界面层上的硅锗层,其中,所述高功函数界面层包括具有高电负性的硅化物或具有高电负性的锗化物。
所述高功函数界面层可以包括镍硅化物或富镍的镍硅化物。
所述高功函数界面层可以包括钴硅化物、富钴的钴硅化物、钨硅化物或富钨的钨硅化物。
所述高功函数界面层包括镍锗化物、钴锗化物或钨锗化物。
所述顶部电极可以包括掺杂硼的硅锗层。
所述电介质层可以包括氧化锆、氧化铝或其组合。
所述底部电极可以具有圆柱形形状或柱形形状。
所述底部电极可以包括氮化钛。
附图说明
图1A是根据本发明的一个实施例的半导体器件的截面图。
图1B和图1C是作为根据本发明的一个实施例的半导体器件的应用示例的电容器的截面图。
图2A至图2D是示出根据本发明的一个实施例的半导体器件的制造方法的示例的截面图。
图3A至图3C是示出根据本发明的一个实施例的半导体器件的制造方法的另一个示例的截面图。
图4A至图4C是示出根据本发明的一个实施例的半导体器件的制造方法的又一示例的截面图。
图5是示出氧化镍与氧化硅的层状结构(laminate structure)的截面图。
图6A是根据本发明的一个实施例的半导体器件的截面图。
图6B是作为根据本发明的一个实施例的半导体器件的应用示例的电容器的截面图。
图7A和图7B是示出根据本发明的一个实施例的半导体器件的制造方法的示例的截面图。
图8A至图8C是示出根据本发明的一个实施例的半导体器件的制造方法的另一个示例的截面图。
图9是示出氧化镍与氧化锗的层状结构的截面图。
图10A至图10E是示出根据本发明的实施例的DRAM电容器的制造方法的截面图。
图11是根据本发明的一个实施例的DRAM电容器的截面图。
具体实施方式
下面将参照附图来更详细地描述本发明的示例性实施例。然而,本发明可以以不同的形式来实现,并且不应被解释为限于本文所阐述的实施例。相反,提供这些实施例使得本公开将是全面和完整的,并且将本发明的范围充分地传达给本领域技术人员。贯穿本公开,在本发明的各个附图和实施例中,相同的附图标记表示相同的部件。
附图不一定按比例绘制,并且在一些情况下,为了清楚地示出实施例的特征,比例可能已经被夸大。当第一层被称为在第二层“上”或者在衬底“上”,这不仅指第一层直接形成在第二层或衬底上的情况,而且指第三层存在于第一层与第二层或衬底之间的情况。
下面详细描述本发明的实施例。为了简化说明,将动态随机存取存储(DRAM)器件用作示例,但是本发明的概念和精神不仅限于DRAM,它们可以应用于其他存储器件或半导体器件。
下面描述的实施例针对在阻止电介质层还原时具有大约4.9eV或更高的高功函数的界面层和顶部电极。
图1A是根据本发明的一个实施例的半导体器件100的截面图。
参考图1A,半导体器件100可以包括第一导电层101、电介质层102以及第二导电层103。
第一导电层101可以由含硅材料和/或含金属材料形成。例如,第一导电层101可以是多晶硅、金属、金属氮化物、导电金属氧化物或者其组合,或者包括多晶硅、金属、金属氮化物、导电金属氧化物或者其组合。在一些实施例中,第一导电层101可以是或包括掺杂多晶硅、钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌、氧化铱或者其组合。
电介质层102可以由高-k材料形成。电介质层102可以是具有比氧化硅的介电常数高的介电常数的高-k材料,或者包括具有比氧化硅的介电常数高的介电常数的高-k材料。合适的高-k材料的示例可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或者钛酸锶(SrTiO3)。根据本发明的另一个实施例,电介质层102可以是复合层,该复合层包括两个或更多个由高-k材料制成的层。根据本发明的一个实施例,电介质层102可以由氧化锆基材料形成,该氧化锆基材料在充分减小等效氧化物层厚度的同时具有良好的泄漏电流特性。例如,在一些实施例中,电介质层102可以是ZAZ(ZrO2/Al2O3/ZrO2)或ZAZA(ZrO2/Al2O3/ZrO2/Al2O3),或者包括ZAZ(ZrO2/Al2O3/ZrO2)或ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)。根据本发明的其他实施例,电介质层102可以是HAH(HfO2/Al2O3/HfO2),或者包括HAH(HfO2/Al2O3/HfO2)。根据本发明的又一实施例,电介质层102可以是下面多层结构中的一种或者包括下面多层结构中的一种:TiO2/ZrO2/Al2O3/ZrO2、TiO2/HfO2/Al2O3/HfO2、Ta2O5/ZrO2/Al2O3/ZrO2或Ta2O5/HfO2/Al2O3/HfO2
第二导电层103可以由非金属材料形成。例如,第二导电层103可以由含硅材料、含锗材料或者其组合形成。在一些实施例中,第二导电层103可以包括硅(Si)层、锗(Ge)层、硅锗(SiGe)层或者其组合。在一些实施例中,第二导电层103可以具有通过将硅锗层层叠在硅层上而形成的多层结构(SiGe/Si)。在其他实施例中,第二导电层103可以具有通过将硅锗层层叠在锗层上而形成的多层结构(SiGe/Ge)。
界面层104可以形成在电介质层102与第二导电层103之间。界面层104可以由导电材料形成。界面层104可以是高功函数材料,或者包括高功函数材料。界面层104可以被称为“高功函数界面层”。例如,界面层104可以包括金属硅化物。界面层104可以包括电负性高的硅化物。在一些实施例中,界面层104可以包括硅化镍、硅化钴或者硅化钨。
第一导电层101、电介质层102、界面层104和第二导电层103的层叠结构可以成为电容器。
图1B是作为根据本发明的一个实施例的半导体器件的应用示例的电容器100M的截面图。
参考图1B,电容器100M可以包括底部电极101M、电介质层102M、界面层104M以及顶部电极103M。
底部电极101M可以由金属氮化物形成。例如,底部电极101M可以由例如氮化钛(TiN)形成。
顶部电极103M可以由例如硅锗(SiGe)层形成。硅锗层可以掺杂有掺杂剂(例如,硼)。
电介质层102M可以具有ZAZ(ZrO2/Al2O3/ZrO2)层叠结构。电介质层102M可以包括依次层叠的第一氧化锆102A、氧化铝102B和第二氧化锆102C。电介质层102M还可以包括形成在第二氧化锆102C上的氧化铝102D。这种结构被称为ZAZA层叠结构。氧化铝102D(其为具有大带隙的材料)可以改善泄漏电流。根据另一个实施例,SiO2可以用作大带隙材料来代替氧化铝102D。
界面层104M可以由例如镍硅化物(Ni硅化物)形成。
图1C是作为根据本发明的一个实施例的半导体器件的应用示例的电容器100M′的截面图。
参考图1C,电容器100M′可以包括底部电极101M、电介质层102M、界面层104M′以及顶部电极103M。因此,除了界面层104M′之外,电容器100M′可以与图1B的电容器100M相同。具体地,底部电极101M可以由金属氮化物形成。例如,底部电极101M可以由例如氮化钛(TiN)形成。
顶部电极103M可以由例如硅锗(SiGe)层形成。硅锗层可以掺杂有掺杂剂(例如,硼)。
电介质层102M可以具有ZAZ(ZrO2/Al2O3/ZrO2)层叠结构。电介质层102M可以包括依次层叠的第一氧化锆102A、氧化铝102B和第二氧化锆102C。电介质层102M还可以包括形成在第二氧化锆102C上的氧化铝102D。这种结构被称为ZAZA层叠结构。氧化铝102D(其为具有大带隙的材料)可以改善泄漏电流。根据另一个实施例,SiO2可以用作大带隙材料来代替氧化铝102D。
界面层104M′可以包括富镍的镍硅化物(富Ni的Ni硅化物)。富镍的镍硅化物指的是镍原子的数量比硅原子的数量大的镍硅化物。例如,富镍的镍硅化物包括Ni3Si、Ni2Si和Ni3Si2
图2A至图2D是示出根据本发明的一个实施例的半导体器件100的制造方法的示例的截面图。
参考图2A,可以形成第一导电层11。第一导电层11可以由含硅材料和/或含金属材料形成。例如,第一导电层11可以包括多晶硅、金属、金属氮化物、导电金属氧化物或者其组合。在一些实施例中,第一导电层11可以包括掺杂多晶硅、钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌、氧化铱等。在一个实施例中,第一导电层11可以通过例如化学气相沉积(CVD)、原子层沉积(ALD)或者其他任何合适的方法来形成。
电介质层12可以形成在第一导电层11上。电介质层12可以由高-k材料形成。电介质层12可以由具有比氧化硅的介电常数高的介电常数的高-k材料形成。在一些实施例中,电介质层12可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或者钛酸锶(SrTiO3)。根据本发明的另一个实施例,电介质层12可以是复合层,该复合层包括两个或更多个前面提到的高-k材料的层。根据本发明的一个实施例,电介质层12可以由氧化锆基材料形成,该氧化锆基材料在充分减小等效氧化物层厚度的同时具有良好的泄漏电流特性。例如,电介质层12可以包括ZAZ(ZrO2/Al2O3/ZrO2)结构或ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)结构。根据本发明的另一个实施例,电介质层12可以包括HAH(HfO2/Al2O3/HfO2)结构。根据本发明的又一实施例,电介质层12可以是下面多层结构中的一种:TiO2/ZrO2/Al2O3/ZrO2、TiO2/HfO2/Al2O3/HfO2、Ta2O5/ZrO2/Al2O3/ZrO2或Ta2O5/HfO2/Al2O3/HfO2
参考图2B,牺牲界面层13可以形成在电介质层12上。牺牲界面层13可以包括易于还原的化学物质(chemical species)的氧化物。牺牲界面层13可以包括电负性高的化学物质的氧化物。牺牲界面层13可以包括电负性高的易于还原的化学物质的氧化物。牺牲界面层13的厚度D1可以为2nm或更小。
根据本发明的一个实施例,牺牲界面层13可以包括电负性高的易于还原的金属氧化物。例如,牺牲界面层13可以是含镍层。在一个实施例中,牺牲界面层13可以包括含镍氧化物,即,氧化镍(NiO)。镍的电负性可以大约为1.91。根据本发明的另一个实施例,牺牲界面层13可以由氧化钴或氧化钨组成,或者包括氧化钴或氧化钨。钴的电负性可以大约为1.8,而钨的电负性可以大约为1.7。
通常,材料的功函数与组成该材料的一种元素或多种元素的电负性相关。例如,具有更高电负性的元素具有更大的功函数,而具有更低电负性的元素具有更小的功函数。在金属的情况下,电负性通过氧化而增大。
参考图2C,牺牲界面层13可以暴露于还原性气氛14,以还原牺牲界面层13并形成初始界面层16。还原性气氛14可以包括氢气。在一个实施例中,可以通过在氢气还原性气氛下沉积牺牲硅层15来形成初始界面层16。
可以在包括氢气的还原性气氛14下沉积牺牲硅层15。由于氢气具有很大的还原能力,牺牲界面层13可以在沉积牺牲硅层15时被还原。因牺牲界面层13的还原而保留下来的材料可以被简称为初始界面层16。当牺牲界面层13由金属氧化物形成时,该金属氧化物可以被氢气还原成金属。例如,当牺牲界面层13由例如氧化镍(NiO)形成时,可以通过氧化镍(NiO)的还原来形成镍(Ni)。初始界面层16可以具有高电负性。当在氢气的还原性气氛14下形成牺牲硅层15时,能够在低温下沉积牺牲硅层15。例如,在450℃的低温下形成牺牲硅层15。
牺牲硅层15可以是掺杂硅层,或者包括掺杂硅层。例如,牺牲硅层15可以是掺杂有硼的硅层。可以通过CVD方法形成牺牲硅层15。可以在包括氢气的还原性气氛14下使用含氢的硅源气体来沉积牺牲硅层15。根据本发明的另一个实施例,可以在包括氢气的还原性气氛14下使用含氢的硅源气体和含氢的掺杂剂气体来沉积牺牲硅层15。含氢的硅源气体可以包括硅烷(SiH4)或乙硅烷(Si2H6)。含氢的掺杂剂气体可以包括硼、硼烷(BH3)、乙硼烷(B2H6)或其任意组合。以这种方式,含氢的硅源气体和含氢的掺杂剂气体(其作为包含氢的化合物)可以促进牺牲界面层13的还原。
如上所述,当形成牺牲硅层15时,牺牲界面层13被还原,使得初始界面层16形成在牺牲硅层15与电介质层12之间。初始界面层16具有高电负性和高功函数。
当形成牺牲硅层15时,电介质层12暴露于硅源气体、掺杂剂气体和还原性气氛14。换言之,牺牲界面层13和初始界面层16可以阻止电介质层12被还原。
参考图2D,然后可以在牺牲硅层15上形成第二导电层17。第二导电层17可以是含硅材料,或者包括含硅材料。例如,第二导电层17可以是硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层,或者包括硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层。可以使用硅源气体和锗源气体来沉积硅锗(SiGe)层。可以使用硅源气体、锗源气体和含硼的掺杂剂气体来沉积掺杂硼的硅锗(SiGe)层。硅锗(SiGe)层可以使用诸如H2的含氢气体作为反应气体。硅源气体、锗源气体和含硼的掺杂剂气体中的每个可以包含氢。
在一个实施例中,第二导电层17可以在大约400℃的温度下被沉积。当第二导电层17在大约400℃的温度下被沉积时,牺牲硅层15与初始界面层16可以由于热预算(thermalbudget)而进行反应。例如,在升高的温度下转移到牺牲硅层15和初始界面层16的能量的总量为热预算。可以通过硅化(silicidation)来形成界面层18。牺牲硅层15和初始界面层16可以在硅化期间被全部消耗掉,从而被完全转变成界面层18。换言之,可以通过牺牲硅层15和初始界面层16的完全硅化来形成界面层18。界面层18可以被称为完全硅化的界面层(FUSI IL)。
界面层18可以包括电负性高的硅化物。例如,界面层18可以包括硅化镍、硅化钴或者硅化钨。
由于界面层18包括电负性高的材料(诸如镍),因此界面层18可以具有大约4.9eV的高功函数或更高的高功函数。
在沉积第二导电层17之后,如有必要,则可以在大约500℃的温度或者更低的温度下进一步执行热处理。因此,界面层18的电阻可以减小。
根据本发明的另一个实施例,可以通过将硅层和硅锗层层叠来形成第二导电层17。硅层和硅锗层可以掺杂有掺杂剂(例如,硼)。例如,掺杂硼的硅层和掺杂硼的硅锗层可以被层叠,以形成第二导电层17。
如上所述,通过一系列工艺形成的第一导电层11、电介质层12、界面层18和第二导电层17的层叠结构可以成为电容器。第一导电层11可以被称为电容器的底部电极或者储存节点,而第二导电层17可以被称为电容器的顶部电极或者板。界面层18和电介质层12可以直接接触。界面层18和第二导电层17可以直接接触。由于第二导电层包括硅锗层,因此电容器的顶部电极可以由非金属材料或者非金属氮化物形成。
图3A至图3C是示出图1A中示出的根据本发明的一个实施例的半导体器件的制造方法的另一个示例的截面图。省略与上面参考图2A至图2D描述的工艺相同的工艺的具体描述。
参考图3A,根据本发明的一个实施例的改进示例的半导体器件的制造方法可以包括:在通过上面参考图2A和图2B描述的工艺形成电介质层12之后在电介质层12上形成牺牲界面层13′。牺牲界面层13′可以包括易还原材料的氧化物。牺牲界面层13′可以包括电负性高的氧化物。牺牲界面层13′可以包括电负性高的易还原氧化物。
例如,在一个实施例中,牺牲界面层13′可以由易还原的高电负性氧化物(诸如镍的氧化物,即氧化镍(NiO))组成,或者包括易还原的高电负性氧化物(诸如镍的氧化物,即氧化镍(NiO))。根据本发明的另一个实施例,牺牲界面层13′可以由氧化钴或氧化钨组成,或者包括氧化钴或氧化钨。牺牲界面层13′可以具有第四厚度D11。
图3A中示出的牺牲界面层13′的第四厚度D11可以比图2B中示出的牺牲界面层13的第一厚度D1大。牺牲界面层13′的厚度可以大约为2nm或者更小。
参考图3B,可以在还原性气氛14下形成牺牲硅层15。当沉积牺牲硅层15时,可以通过牺牲界面层13′的还原来形成初始界面层16′。初始界面层16′可以形成在牺牲硅层15与电介质层12之间,并且可以具有第五厚度D12。初始界面层16′的第五厚度D12可以被形成为比图2C中示出的初始界面层16的第二厚度D2大。初始界面层16′可以与牺牲界面层13′具有相同的厚度(D11=D12)。
参考图3C,第二导电层17′可以形成在牺牲硅层15上。第二导电层17′可以是含硅材料,或者包括含硅材料。第二导电层17′可以是硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层,或者包括硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层。可以使用硅源气体和锗源气体来沉积硅锗(SiGe)层。可以使用硅源气体、锗源气体和含硼的掺杂剂气体来沉积掺杂硼的硅锗(SiGe)层。硅锗(SiGe)层可以使用诸如H2的含氢气体作为反应气体。硅源气体、锗源气体和含硼的掺杂剂气体中的每个可以包含氢。
第二导电层17′可以在大约400℃的温度下被沉积。当第二导电层17′在大约400℃的温度下被沉积时,牺牲硅层15与初始界面层16′可以由于热预算而进行反应。例如,可以通过硅化来形成界面层18′。牺牲硅层15和初始界面层16′可以在硅化期间被全部消耗掉,从而被完全转变成界面层18′。换言之,可以通过牺牲硅层15和初始界面层16′的完全硅化来形成界面层18′。界面层18′可以具有第六厚度D13。
图3C中示出的界面层18′的第六厚度D13可以比图2D中示出的界面层18的第三厚度D3大。
界面层18′可以由富含金属的金属硅化物(MxSiy)来形成。富含金属的金属硅化物(MxSiy)可以具有大于1的金属与硅的比例(x/y)。界面层18′可以包括富镍的镍硅化物。例如,富镍的镍硅化物包括Ni2Si相或Ni3Si2相。界面层18′可以包括富钴的钴硅化物或富钨的钨硅化物。
由于界面层18′包括电负性高的材料(诸如镍),界面层18′可以具有大约4.9eV或更高的高功函数。此外,由于界面层18′包括富含金属的金属硅化物,因此界面层18′可以具有极高的功函数。例如,具有Ni2Si相的镍硅化物可以具有范围在大约4.9eV至大约5.0eV之间的功函数。具有Ni2Si相的镍硅化物可以比具有NiSi相的镍硅化物具有更高的功函数。
如上所述,界面层18′可以由具有大金属含量的富含金属的金属硅化物来形成。该金属含量可以在沉积第二导电层17′时通过增大牺牲界面层13′的厚度并增加氢气注入量来调节。
用于形成界面层18′的一系列工艺可以由下面的化学式来表示:
NiO+H*+Si2H6 *→NixSiy(x>y,x≥2)
根据上述实施例,可以在不使等效氧化物层厚度劣化的情况下改善泄漏电流,并且可以改善界面电阻。此外,因为不对第二导电层17和第二导电层17′执行TiN沉积工艺,所以可以在简化工艺的同时降低工艺花费。
作为比较示例,电介质层12的上部可以直接沉积有氮化钛(TiN)。可以通过使用TiCl4和NH3来执行TiN沉积工艺。随后,硅锗层可以沉积在TiN上。可以通过使用诸如SiH4和GeH4的气体来执行硅锗层的沉积工艺。
在诸如SiGe/TiN层叠沉积工艺期间使用的NH3、SiH4和GeH4可以作为强还原剂而导致电介质层12的还原。由于电介质层12的还原,在电介质层12中可能会发生氧原子的损失,并且可能会使层的品质劣化。
根据本发明的一个实施例和改进示例,由于易还原的牺牲界面层13和牺牲界面层13′形成在电介质层12上,因此尽管电介质层12暴露于包括随后的氢气的一系列工艺,但是可以不发生电介质层12的还原。因此,可以阻止电介质层12的氧损失。
使用具有高功函数的顶部电极以减少电容器的泄漏电流,不会使电介质层的等效氧化物层厚度劣化。TiN作为具有高功函数的顶部电极为本领域技术人员所熟知。TiN的高功函数大约为4.9eV。
近来,为了大大减少泄漏电流,已经需要具有大约4.9eV或更高的高功函数的顶部电极。众所周知,诸如Ru、Pt等之类的材料比TiN具有更高的功函数。然而,由于这些贵金属价格昂贵并且其刻蚀工艺困难,因此将它们应用于高度集成的电容器存在限制。
根据本发明,由于通过使用电负性高的材料形成界面层18和界面层18′,因此能够获得期望的大约4.9eV或更高的高功函数,从而在不使等效氧化物层厚度劣化的情况下改善电容器的泄漏电流。
图4A至图4C是示出根据本发明的一个实施例的半导体器件的制造方法的又一示例的截面图。省略与上面参考图2A至图2D描述的工艺重叠的工艺的具体描述。
参考图4A,根据本发明的一个实施例的半导体器件的制造方法可以包括:在通过上面参考图2A和图2B描述的工艺形成电介质层12之后在电介质层12上形成牺牲界面层13。牺牲界面层13可以由氧化镍(NiO)组成,或者包括氧化镍(NiO)。根据本发明的另一个实施例,牺牲界面层13可以由氧化钴或氧化钨组成,或者包括氧化钴或氧化钨。可以通过原子层沉积(ALD)或者其他任何合适的方法来形成牺牲界面层13。
随后,辅助牺牲界面层21可以形成在牺牲界面层13上。例如可以通过ALD来形成辅助牺牲界面层21。辅助牺牲界面层21可以是含硅材料,或者包括含硅材料。辅助牺牲界面层21可以包括氧化硅(SiO2)。
例如可以通过ALD来形成牺牲界面层13和辅助牺牲界面层21。牺牲界面层13和辅助牺牲界面层21可以被形成为双层结构。例如,牺牲界面层13和辅助牺牲界面层21可以被形成为SiO2/NiO的双层结构。
根据本发明的另一个实施例,牺牲界面层13和辅助牺牲界面层21可以被形成为层状结构。例如,层状结构可以包括牺牲界面层13与辅助牺牲界面层21的交替层。
图5是示出氧化镍与氧化硅的层状结构的截面图。
参考图5,氧化镍和氧化硅可以被交替沉积,以形成诸如SiO2/NiO/SiO2/NiO的层状结构。氧化镍和氧化硅中的每个可以被交替沉积至少两次。
牺牲界面层13和辅助牺牲界面层21的总厚度可以为2nm或者更小。
参考图4B,牺牲界面层13和辅助牺牲界面层21可以被暴露于还原性气氛14。当牺牲界面层13和辅助牺牲界面层21被暴露于还原性气氛14时,牺牲界面层13和辅助牺牲界面层21可以被还原。可以通过牺牲界面层13的这种还原来形成初始界面层16。另外,可以通过辅助牺牲界面层21的这种还原来形成辅助初始界面层21′。
根据本发明的一个实施例,可以执行牺牲硅层15的沉积工艺以形成初始界面层16。可以在包括氢气的还原性气氛14下执行牺牲硅层15的沉积工艺。
可以在包括大量氢气的还原性气氛14下沉积牺牲硅层15。由于氢气具有很大的还原能力,因此牺牲界面层13和辅助牺牲界面层21可以在沉积牺牲硅层15时被还原。由于牺牲界面层13的还原而保留下来的材料可以被简称为初始界面层16。当牺牲界面层13由金属氧化物形成时,该金属氧化物可以被氢气还原成金属。例如,当牺牲界面层13由例如氧化镍(NiO)形成时,可以通过氧化镍(NiO)的还原来形成镍(Ni)。初始界面层16可以具有高电负性。当在还原性气氛14下形成牺牲硅层15时,可以在低温下沉积牺牲硅层15。由于辅助牺牲界面层21的还原而保留下来的材料可以被简称为辅助初始界面层21′。当辅助牺牲界面层21由氧化硅形成时,氧化硅可以通过氢被转变成硅。例如,辅助初始界面层21′可以是硅层。
牺牲硅层15可以是掺杂硅层,或者包括掺杂硅层。牺牲硅层15可以是掺杂有硼的硅层。例如可以通过CVD或者其他任何合适的方法来形成牺牲硅层15。可以在包括氢气的还原性气氛14下使用含氢的硅源气体来沉积牺牲硅层15。根据本发明的另一个实施例,可以在包括氢气的还原性气氛14下使用含氢的硅源气体和含氢的掺杂剂气体来沉积牺牲硅层15。含氢的硅源气体可以包括硅烷(SiH4)或乙硅烷(Si2H6)。含氢的掺杂剂气体可以包括硼、硼烷(BH3)、乙硼烷(B2H6)或其任意组合。以这种方式,含氢的硅源气体和含氢的掺杂剂气体(其是包含氢的化合物)可以促进牺牲界面层13的还原。
如上所述,当形成牺牲硅层15时,牺牲界面层13可以被还原,使得初始界面层16可以形成在牺牲硅层15与电介质层12之间。初始界面层16具有高电负性和高功函数。
当形成牺牲硅层15时,电介质层12不暴露于含氢的硅源气体、含氢的掺杂剂气体和还原性气氛14。换言之,牺牲界面层13和初始界面层16阻止电介质层12被还原。
参考图4C,第二导电层17可以形成在牺牲硅层15上。第二导电层17可以由含硅材料组成,或者包括含硅材料。第二导电层17可以由硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层组成,或者包括硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层。可以使用硅源气体和锗源气体来沉积硅锗(SiGe)层。可以使用硅源气体、锗源气体和含硼的掺杂剂气体来沉积掺杂硼的硅锗(SiGe)层。硅锗(SiGe)层可以使用诸如H2的含氢气体作为反应气体。硅源气体、锗源气体和含硼的掺杂剂气体中的每个可以包含氢。
第二导电层17可以在大约400℃的温度下被沉积。当第二导电层17在大约400℃的温度下被沉积时,牺牲硅层15、辅助初始界面层21′与初始界面层16可以由于热预算而进行反应。例如,可以通过硅化来形成界面层18″。牺牲硅层15、辅助初始界面层21′和初始界面层16可以在硅化期间被全部消耗掉,从而被完全转变成界面层18″。换言之,可以通过牺牲硅层15、辅助初始界面层21′和初始界面层16的完全硅化来形成界面层18″。界面层18″可以被称为完全硅化的界面层(FUSI IL)。
界面层18″可以包括电负性高的硅化物。例如,界面层18″可以包括硅化镍、硅化钴或者硅化钨。
由于界面层18″包括电负性高的材料(诸如镍),因此界面层18″可以具有高功函数。界面层18″可以具有大约4.9eV或更高的高功函数。
如上所述,可以通过牺牲硅层15、辅助初始界面层21′和初始界面层16的硅化来形成界面层18″。由于另外形成辅助初始界面层21′,因此会易于控制界面层18″的形成。
在沉积第二导电层17之后,如有必要,则可以在大约500℃的温度或者更低的温度下进一步执行热处理。因此,界面层18″的电阻可以减小。
根据本发明的另一个实施例,可以通过将硅层和硅锗层层叠来形成第二导电层17。硅层和硅锗层可以掺杂有掺杂剂(例如,硼)。例如,掺杂硼的硅层和掺杂硼的硅锗层可以被层叠,以形成第二导电层17。
如上所述,通过一系列工艺形成的第一导电层11、电介质层12、界面层18″和第二导电层17的层叠结构可以成为电容器。
图6A是根据本发明的一个实施例的半导体器件200的截面图。省略该半导体器件中的与上面参考图1A示出的组件及配置重叠的组件和配置的具体描述。
参考图6A,半导体器件200可以包括第一导电层101、电介质层102以及第二导电层103。界面层204可以形成在电介质层102与第二导电层103之间。
界面层204可以包括导电材料。界面层204可以是高功函数材料,或者包括高功函数材料。界面层204可以是大约4.9eV或更高的高功函数材料,或者包括大约4.9eV或更高的高功函数材料。界面层204可以是电负性高的锗化物材料,或者包括电负性高的锗化物材料。界面层204可以是金属锗化物,或者包括金属锗化物。界面层204可以是镍锗化物、钴锗化物或钨锗化物,或者包括镍锗化物、钴锗化物或钨锗化物。镍锗化物可以具有大约5.2eV的高功函数。
图6B是作为根据本发明的一个实施例的半导体器件的应用示例的电容器的截面图。
参考图6B,电容器200M可以包括底部电极101M、电介质层102M、界面层204M以及顶部电极103M。
底部电极101M可以由金属氮化物来形成。底部电极101M可以由例如氮化钛(TiN)来形成。
顶部电极103M可以由例如硅锗(SiGe)层来形成。硅锗层可以掺杂有掺杂剂(例如,硼)。
电介质层102M可以具有ZAZ(ZrO2/Al2O3/ZrO2)层叠结构。电介质层102M可以包括依次层叠的第一氧化锆102A、氧化铝102B和第二氧化锆102C。电介质层102M还可以包括形成在第二氧化锆102C上的氧化铝102D。这种结构被称为ZAZA层叠结构。
界面层204M可以由例如镍锗化物(Ni锗化物)来形成。
图7A和图7B是示出根据本发明的第二实施例的半导体器件的制造方法的示例的截面图。省略与上面参考图2A至图2D示出的工艺重叠的工艺的具体描述。
根据本发明的一个实施例的半导体器件的制造方法可以包括:在通过上面参考图2A和图2B描述的工艺形成电介质层12之后在电介质层12上形成牺牲界面层13。牺牲界面层13可以由氧化镍(NiO)组成,或者包括氧化镍(NiO)。根据本发明的另一个实施例,牺牲界面层13可以由氧化钴或氧化钨组成,或者包括氧化钴或氧化钨。可以通过原子层沉积(ALD)或者其他任何合适的方法来形成牺牲界面层13。
现在参考图7A,在形成牺牲界面层13之后,牺牲界面层13可以被暴露于还原性气氛14。在牺牲界面层13被暴露于还原性气氛14时,牺牲界面层13可以被还原。可以通过牺牲界面层13的这种还原来形成初始界面层16。
根据本发明的示出实施例,可以执行牺牲锗层31的沉积工艺以形成初始界面层16。可以在包括氢气的还原性气氛14下执行牺牲锗层31的沉积工艺。
由于氢气具有很大的还原能力,因此牺牲界面层13可以在沉积牺牲锗层31时被还原。由于牺牲界面层13的还原而保留下来的材料可以被简称为初始界面层16。当牺牲界面层13由金属氧化物形成时,该金属氧化物可以被氢气还原成金属。例如,当牺牲界面层13由例如氧化镍(NiO)形成时,可以通过氧化镍(NiO)的还原来形成镍(Ni)。初始界面层16可以具有高电负性。当在包括大量氢气的还原性气氛14下形成牺牲锗层31时,可以在低温下沉积牺牲锗层31。
牺牲锗层31可以具有掺杂锗层。牺牲锗层31可以是掺杂有硼的锗层。例如可以通过化学气相沉积(CVD)或者其他任何合适的方法来形成牺牲锗层31。可以在包括氢气的还原性气氛14下使用含氢的锗源气体来沉积牺牲锗层31。根据本发明的另一个实施例,可以在包括氢气的还原性气氛14下使用含氢的锗源气体和含氢的掺杂剂气体来沉积牺牲锗层31。在一个实施例中,含氢的化合物气体(诸如GeH4)可以用作含氢的锗源气体。含氢的掺杂剂气体可以包括硼、硼烷(BH3)、乙硼烷(B2H6)或其任意组合。以这种方式,含氢的锗源气体和含氢的掺杂剂气体(其作为包含氢的化合物)可以促进牺牲界面层13的还原。
如上所述,当形成牺牲锗层31时,牺牲界面层13可以被还原,使得初始界面层16可以形成在牺牲锗层31与电介质层12之间。初始界面层16具有高电负性和高功函数。
当形成牺牲锗层31时,电介质层12不暴露于含氢的锗源气体、含氢的掺杂剂气体和还原性气氛14。换言之,牺牲界面层13和初始界面层16阻止电介质层12被还原。
参考图7B,第二导电层17可以形成在牺牲锗层31上。第二导电层17可以是含硅材料,或者包括含硅材料。第二导电层17可以是硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层,或者包括硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层。可以使用硅源气体和锗源气体来沉积硅锗(SiGe)层。可以使用硅源气体、锗源气体和含硼的掺杂剂气体来沉积掺杂硼的硅锗(SiGe)层。硅锗(SiGe)层可以使用诸如H2的含氢气体作为反应气体。硅源气体、锗源气体和含硼的掺杂剂气体中的每个可以包含氢。
第二导电层17可以在大约400℃的温度下被沉积。当第二导电层17在大约400℃的温度下被沉积时,牺牲锗层31与初始界面层16可以由于热预算而进行反应。例如,可以通过锗化反应(germanide reaction)来形成界面层32。牺牲锗层31和初始界面层16可以在锗化反应期间被全部消耗掉,从而被完全转变成界面层32。换言之,可以通过牺牲锗层31与初始界面层16的完全锗化反应来形成界面层32。界面层32可以被称为完全锗化的界面层(FUSIIL)。界面层32可以是金属锗化物,或者包括金属锗化物。
界面层32可以是电负性高的锗化物,或者包括电负性高的锗化物。例如,界面层32可以是镍锗化物、钴锗化物或钨锗化物,或者包括镍锗化物、钴锗化物或钨锗化物。
由于界面层32包括电负性高的材料(诸如镍),因此界面层32可以具有大约4.9eV或更高的高功函数。例如,镍锗化物(NiGe)可以具有大约5.2eV的高功函数。镍锗化物(NiGe)可以比镍硅化物具有更高的功函数。
在沉积第二导电层17之后,如有必要,则可以在大约500℃的温度或者更低的温度下进一步执行热处理。因此,界面层32的电阻可以减小。
根据本发明的另一个实施例,可以通过将硅层和硅锗层层叠来形成第二导电层17。硅层和硅锗层可以掺杂有掺杂剂(例如,硼)。例如,掺杂硼的硅(Si)层和掺杂硼的硅锗(SiGe)层可以被层叠,以形成第二导电层17。
如上所述,通过一系列工艺形成的第一导电层11、电介质层12、界面层32和第二导电层17的层叠结构可以成为电容器。
图8A至图8C是示出根据本发明的一个实施例的半导体器件的制造方法的另一个示例的截面图。
根据本发明的一个实施例的半导体器件的制造方法可以包括:在通过上面参考图2A和图2B描述的工艺形成电介质层12之后在电介质层12上形成牺牲界面层13。牺牲界面层13可以由氧化镍(NiO)组成,或者包括氧化镍(NiO)。根据本发明的另一个实施例,牺牲界面层13可以由氧化钴或氧化钨组成,或者包括氧化钴或氧化钨。可以通过原子层沉积(ALD)或者其他任何合适的方法来形成牺牲界面层13。
随后,参考图8A,辅助牺牲界面层41可以形成在牺牲界面层13上。例如可以通过ALD或者其他任何合适的方法来形成辅助牺牲界面层41。辅助牺牲界面层41可以包括含锗材料。辅助牺牲界面层41可以包括氧化锗(GeO2)。
例如可以通过ALD来形成牺牲界面层13和辅助牺牲界面层41。牺牲界面层13和辅助牺牲界面层41可以被形成为双层结构。例如,牺牲界面层13和辅助牺牲界面层41可以被形成为GeO2/NiO的双层结构。
根据本发明的另一个实施例,牺牲界面层13和辅助牺牲界面层41可以被形成为层状结构。
图9是示出氧化镍与氧化锗的层状结构的截面图。
参考图9,氧化镍和氧化锗可以被交替沉积,以形成诸如GeO2/NiO/GeO2/NiO的层状结构。氧化镍和氧化锗中的每个可以被交替沉积至少两次。
牺牲界面层13和辅助牺牲界面层41的总厚度可以为2nm或者更小。
参考图8B,牺牲界面层13和辅助牺牲界面层41可以被暴露于还原性气氛14。当牺牲界面层13和辅助牺牲界面层41被暴露于还原性气氛14时,牺牲界面层13和辅助牺牲界面层41可以被还原。可以通过牺牲界面层13的这种还原来形成初始界面层16。另外,可以通过辅助牺牲界面层41的这种还原来形成辅助初始界面层41′。
根据本发明的一个实施例,可以执行牺牲锗层31的沉积工艺以形成初始界面层16。可以在包括氢气的还原性气氛14下执行牺牲锗层31的沉积工艺。
可以在包括大量氢气的还原性气氛14下沉积牺牲锗层31。由于氢气具有很大的还原能力,牺牲界面层13和辅助牺牲界面层41可以在沉积牺牲锗层31时被还原。由于牺牲界面层13的还原而保留下来的材料可以被简称为初始界面层16。当牺牲界面层13由金属氧化物形成时,该金属氧化物可以被氢气还原成金属。例如,当牺牲界面层13由例如氧化镍(NiO)形成时,可以通过氧化镍(NiO)的还原来形成镍(Ni)。初始界面层16可以具有高电负性。当在还原性气氛14下形成牺牲锗层31时,可以在低温下沉积牺牲锗层31。由于辅助牺牲界面层41的还原而保留下来的材料可以被简称为辅助初始界面层41′。当辅助牺牲界面层41由氧化锗形成时,氧化锗可以通过氢被转变成锗。例如,辅助初始界面层41′可以是锗层。
牺牲锗层31可以包括掺杂锗层。牺牲锗层31可以是掺杂有硼的锗层。例如可以通过化学气相沉积(CVD)或者其他任何合适的方法来形成牺牲锗层31。可以使用含氢的锗源气体和含氢的掺杂剂气体来形成牺牲锗层31。含氢的锗源气体可以包括GeH4。含氢的掺杂剂气体可以包括硼烷(BH3)、乙硼烷(B2H6)或其任意组合。以这种方式,含氢的锗源气体和含氢的掺杂剂气体(其作为包含氢的化合物)可以促进牺牲界面层13的还原。
如上所述,当形成牺牲锗层31时,牺牲界面层13可以被还原,使得初始界面层16可以形成在牺牲锗层31与电介质层12之间。初始界面层16具有高电负性和高功函数。
当形成牺牲锗层31时,电介质层12不暴露于含氢的锗源气体、含氢的掺杂剂气体和还原性气氛14。换言之,牺牲界面层13和初始界面层16阻止电介质层12被还原。
参考图8C,第二导电层17可以形成在牺牲锗层31上。第二导电层17可以是含硅材料,或者包括含硅材料。第二导电层17可以是硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层,或者包括硅锗(SiGe)层或掺杂硼的硅锗(SiGe)层。可以使用硅源气体和锗源气体来沉积硅锗(SiGe)层。可以使用硅源气体、锗源气体和硼源气体来沉积掺杂硼的硅锗(SiGe)层。硅锗(SiGe)层可以使用诸如H2的含氢气体作为反应气体。
第二导电层17可以在升高的温度(例如,大约400℃的温度)下被沉积。当第二导电层17在大约400℃的温度下被沉积时,牺牲锗层31、辅助初始界面层41′与初始界面层16可以由于热预算而进行反应。例如,可以通过锗化反应来形成界面层32′。牺牲锗层31、辅助初始界面层41′和初始界面层16可以在锗化反应期间被全部消耗掉,从而被完全转变成界面层32′。换言之,可以通过牺牲锗层31、辅助初始界面层41′和初始界面层16的完全锗化反应来形成界面层32′。界面层32′可以被称为完全锗化的界面层(FUSI IL)。
界面层32′可以是电负性高的材料的锗化物,或者包括电负性高的材料的锗化物。例如,界面层32′可以是镍锗化物、钴锗化物或钨锗化物,或者包括镍锗化物、钴锗化物或钨锗化物。
由于界面层32′包括电负性高的材料(诸如镍),因此界面层32′可以具有高功函数。界面层32′可以具有大约4.9eV或更高的高功函数。例如,镍锗化物(NiGe)可以具有大约5.2eV的高功函数。镍锗化物(NiGe)可以比镍硅化物具有更高的功函数。
在沉积第二导电层17之后,如有必要,则可以在大约500℃的温度或者更低的温度下进一步执行热处理。因此,界面层32′的电阻可以减小。
根据本发明的另一个实施例,可以通过将硅层和硅锗层依次层叠来形成第二导电层17。硅层和硅锗层可以掺杂有掺杂剂(例如,硼)。例如,掺杂硼的硅(Si)层和掺杂硼的硅锗(SiGe)层可以被层叠,以形成第二导电层17。
如上所述,通过一系列工艺形成的第一导电层11、电介质层12、界面层32′和第二导电层17的层叠结构可以成为电容器。
图10A至图10E是示出根据本发明的实施例的DRAM电容器的制造方法的截面图。图10A至图10E示出的牺牲界面层、牺牲层、初始界面层和界面层等参考本发明的前述实施例。
参考图10A,层间电介质层52可以形成在半导体衬底51上。与半导体衬底51的一部分耦接的储存节点接触插塞53可以被形成为穿透层间电介质层52。储存节点接触插塞53可以由包括多晶硅、金属、金属氮化物或其组合的任何适合的材料来形成。尽管未示出,在形成层间电介质层52之前,还可以形成单元晶体管和位线。单元晶体管可以包括掩埋字线结构。
底部电极54可以形成在储存节点接触插塞53上。例如,底部电极54可以具有圆柱形形状。根据本发明的另一个实施例,底部电极54可以具有柱形形状。在一个实施例中,底部电极54可以由金属氮化物(诸如,氮化钛)来形成。
底部电极54可以由第一支撑体55A和第二支撑体55B来支撑。第一支撑体55A可以耦接到底部电极54的底部。第二支撑体55B可以耦接到底部电极54的顶部。第一支撑体55A和第二支撑体55B可以包括氮化硅、碳化硅或其组合。第一支撑体55A还可以是刻蚀停止层。
参考图10B,可以形成电介质层56。电介质层56可以具有ZAZA层叠结构。电介质层56可以覆盖底部电极54以及第一支撑体55A和第二支撑体55B。
参考图10C,牺牲界面层57可以形成在电介质层56上。牺牲界面层57可以由例如氧化镍来形成。根据本发明的另一个实施例,牺牲界面层57可以由氧化钴或氧化钨来形成。
参考图10D,牺牲层59可以在还原性气氛58下形成。还原性气氛58可以包括氢气。牺牲层59可以包括硅层或锗层。在一个实施例中,可以使用包含氢的化合物气体来沉积牺牲层59。
由于在还原性气氛58下形成牺牲层59,因此可以通过牺牲界面层57的这种还原来形成初始界面层57′。例如,牺牲界面层57可以是氧化镍,或者包括氧化镍,而初始界面层57′可以是镍,或者包括镍。换言之,镍可以由于氧化镍的还原而保留下来。
参考图10E,可以形成顶部电极60。顶部电极60可以是硅锗层,或者包括硅锗层。当形成顶部电极60时,牺牲层59和初始界面层57′可以由于热预算而进行反应。例如,可以通过硅化反应或锗化反应来形成界面层61。界面层61可以是金属硅化物或金属锗化物。界面层61可以是镍硅化物或镍锗化物。
根据本发明的另一个实施例,DRAM电容器的界面层61可以由富含金属的金属硅化物来形成。
根据本发明的另一个实施例,形成DRAM电容器的界面层61的方法可以使用牺牲界面层和辅助牺牲界面层的层叠。例如,该DRAM电容器的制造方法可以包括上面参考图4A至图4C描述的工艺。另外,该DRAM电容器的制造方法可以包括上面参考图8A至图8C描述的工艺。
图11是根据本发明的实施例的DRAM电容器的截面图。
参考图11,可以形成柱型底部电极54′、电介质层56′、界面层61′以及顶部电极60′。可以通过上面参考图10A至图10E描述的方法来制造图11示出的DRAM电容器。然而,应注意到:可以通过与图10A示出的底部电极54的形成方法不同的方法来形成柱型底部电极54′。
根据本发明的实施例,可以使用具有高电负性的材料来在电介质层与顶部电极之间形成界面层,从而会大大减少泄漏电流。因此,可以改善DRAM的刷新特性。
根据本发明的实施例,由于等效氧化物层厚度和电容器不受影响,因此可以维持DRAM的感测裕度并且可以提高DRAM的可靠性。
根据本发明的各种实施例,可以形成在抑制电介质层的还原时具有高功函数的界面层。
此外,根据本发明的实施例,可以使用具有高电负性的材料来在电介质层与顶部电极之间形成界面层,从而会减少电容器的泄漏电流。
最后,根据本发明的各种实施例,可以阻止电介质层从顶部电极被还原,从而可以改善电容和泄漏电流。
虽然已经关于特定实施例描述了本发明,但是要注意的是:实施例是用于描述本发明,而不用于限制本发明。另外,应注意的是:在不偏离如所附权利要求所限定的本发明的范围的情况下,本领域技术人员可以通过替换、改变和修改而以各种方式来实现本发明。

Claims (28)

1.一种制造电容器的方法,该方法包括:
形成底部电极;
在所述底部电极上形成电介质层;
在所述电介质层上形成金属氧化物层,所述金属氧化物层包括具有高电负性的金属;
在所述金属氧化物层上形成牺牲层,以将所述金属氧化物层还原成金属层;以及
在所述牺牲层上形成顶部电极,以将还原后的金属层转变成高功函数界面层。
2.根据权利要求1所述的方法,其中,在氢气气氛下执行在所述金属氧化物层上形成所述牺牲层的步骤。
3.根据权利要求1所述的方法,其中,在所述金属氧化物层上形成所述牺牲层的步骤包括:
在氢气气氛下使用含氢的硅源气体来在所述金属氧化物层上形成硅层。
4.根据权利要求1所述的方法,其中,在所述金属氧化物层上形成所述牺牲层的步骤包括:
在氢气气氛下使用含氢的硅源气体和含氢的掺杂剂气体来在所述金属氧化物层上形成掺杂硅层。
5.根据权利要求1所述的方法,其中,在所述金属氧化物层上形成所述牺牲层的步骤包括:
在所述金属氧化物层上形成氧化硅层;以及
在氢气气氛下使用含氢的硅源气体来在所述氧化硅层上形成硅层。
6.根据权利要求5所述的方法,其中,在所述金属氧化物层上形成所述氧化硅层的步骤包括:
通过交替沉积所述金属氧化物层和所述氧化硅层来形成层状结构。
7.根据权利要求1所述的方法,其中,在所述牺牲层上形成所述顶部电极的步骤包括:
在所述牺牲层上形成掺杂有杂质的硅锗层。
8.根据权利要求1所述的方法,其中,在使得所述牺牲层与所述还原后的金属层进行反应以形成金属硅化物层或金属锗化物层的温度下执行在所述牺牲层上形成所述顶部电极的步骤。
9.根据权利要求1所述的方法,其中,所述金属氧化物层包括氧化镍,所述还原后的金属层包括镍层,并且所述高功函数界面层包括镍硅化物或富镍的镍硅化物。
10.根据权利要求1所述的方法,其中,所述金属氧化物层包括氧化钴,所述还原后的金属层包括钴层,并且所述高功函数界面层包括钴硅化物或富钴的钴硅化物。
11.根据权利要求1所述的方法,其中,所述金属氧化物层包括氧化钨,所述还原后的金属层包括钨层,并且所述高功函数界面层包括钨硅化物或富钨的钨硅化物。
12.根据权利要求1所述的方法,其中,在所述金属氧化物层上形成所述牺牲层的步骤包括:
在氢气气氛下使用含氢的锗源气体来在所述金属氧化物层上形成锗层。
13.根据权利要求1所述的方法,其中,在所述金属氧化物层上形成所述牺牲层的步骤包括:
在氢气气氛下使用含氢的锗源气体和含氢的掺杂剂气体来在所述金属氧化物层上形成掺杂锗层。
14.根据权利要求1所述的方法,其中,在所述金属氧化物层上形成所述牺牲层的步骤包括:
在所述金属氧化物层上形成氧化锗层;以及
在氢气气氛下使用含氢的锗源气体来在所述氧化锗层上形成锗层。
15.根据权利要求14所述的方法,其中,在所述金属氧化物层上形成所述氧化锗层的步骤包括:
通过交替沉积所述金属氧化物层和所述氧化锗层来形成层状结构。
16.根据权利要求1所述的方法,其中,所述金属氧化物层包括氧化镍,所述还原后的金属层包括镍层,并且所述高功函数界面层包括镍锗化物。
17.根据权利要求1所述的方法,其中,所述金属氧化物层包括氧化钴,所述还原后的金属层包括钴层,并且所述高功函数界面层包括钴锗化物。
18.根据权利要求1所述的方法,其中,所述金属氧化物层包括氧化钨,所述还原后的金属层包括钨层,并且所述高功函数界面层包括钨锗化物。
19.根据权利要求1所述的方法,其中,所述电介质层包括氧化锆、氧化铝或其组合。
20.根据权利要求1所述的方法,其中,所述底部电极包括氮化钛,而所述顶部电极包括掺杂硼的硅锗层。
21.一种电容器,包括:
底部电极;
电介质层,其形成在所述底部电极上;
高功函数界面层,其形成在所述电介质层上;以及
顶部电极,其包括形成在所述高功函数界面层上的硅锗层,
其中,所述高功函数界面层包括具有高电负性的硅化物或具有高电负性的锗化物。
22.根据权利要求21所述的电容器,其中,所述高功函数界面层包括镍硅化物或富镍的镍硅化物。
23.根据权利要求21所述的电容器,其中,所述高功函数界面层包括钴硅化物、富钴的钴硅化物、钨硅化物或富钨的钨硅化物。
24.根据权利要求21所述的电容器,其中,所述高功函数界面层包括镍锗化物、钴锗化物或钨锗化物。
25.根据权利要求21所述的电容器,其中,所述顶部电极包括掺杂硼的硅锗层。
26.根据权利要求21所述的电容器,其中,所述电介质层包括氧化锆、氧化铝或其组合。
27.根据权利要求21所述的电容器,其中,所述底部电极具有圆柱形形状或柱形形状。
28.根据权利要求21所述的电容器,其中,所述底部电极包括氮化钛。
CN201811100785.4A 2017-11-28 2018-09-20 半导体器件及其制造方法 Active CN109841498B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170160654A KR102376789B1 (ko) 2017-11-28 2017-11-28 반도체장치 및 그 제조 방법
KR10-2017-0160654 2017-11-28

Publications (2)

Publication Number Publication Date
CN109841498A true CN109841498A (zh) 2019-06-04
CN109841498B CN109841498B (zh) 2023-09-19

Family

ID=66632694

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811100785.4A Active CN109841498B (zh) 2017-11-28 2018-09-20 半导体器件及其制造方法

Country Status (3)

Country Link
US (3) US10347711B2 (zh)
KR (1) KR102376789B1 (zh)
CN (1) CN109841498B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111900150A (zh) * 2020-06-29 2020-11-06 中国科学院微电子研究所 电容及其制备方法、应用
CN113113539A (zh) * 2021-04-09 2021-07-13 福建省晋华集成电路有限公司 一种电容结构、半导体器件以及电容结构制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102376789B1 (ko) * 2017-11-28 2022-03-21 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20200145871A (ko) * 2019-06-11 2020-12-31 삼성전자주식회사 집적회로 소자 및 그 제조 방법
TWI800682B (zh) * 2019-09-11 2023-05-01 聯華電子股份有限公司 介電層的製作方法及其應用
KR20210050686A (ko) 2019-10-29 2021-05-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20220057356A (ko) * 2020-10-29 2022-05-09 삼성전자주식회사 커패시터 및 이를 포함하는 반도체 장치
KR20230007145A (ko) 2021-07-05 2023-01-12 삼성전자주식회사 반도체 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040266102A1 (en) * 2003-06-25 2004-12-30 Il-Young Kwon Method for manufacturing capacitor bottom electrode of semiconductor device
JP2007173396A (ja) * 2005-12-20 2007-07-05 Seiko Epson Corp 強誘電体キャパシタおよび半導体装置
US20110081775A1 (en) * 2009-10-07 2011-04-07 Dieter Pierreux Method for adjusting the threshold voltage of a gate stack of a pmos device
US20140183695A1 (en) * 2012-12-31 2014-07-03 Elpida Memory, Inc Methods for Reproducible Flash Layer Deposition
CN104183506A (zh) * 2013-05-21 2014-12-03 飞思卡尔半导体公司 带有牺牲阳极的半导体结构及其形成方法
US20160079247A1 (en) * 2014-09-16 2016-03-17 Samsung Electronics Co., Ltd. Semiconductor Device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349254A (ja) * 1999-06-02 2000-12-15 Sony Corp 誘電体キャパシタおよびメモリならびにそれらの製造方法
KR100319171B1 (ko) * 1999-12-30 2001-12-29 박종섭 반도체소자의 캐패시터 형성방법
KR101046729B1 (ko) * 2008-04-30 2011-07-05 주식회사 하이닉스반도체 캐패시터 및 그의 제조 방법
KR101015127B1 (ko) * 2008-08-20 2011-02-16 주식회사 하이닉스반도체 반도체 장치의 전극, 캐패시터 및 그의 제조방법
US8519509B2 (en) * 2010-04-16 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5932221B2 (ja) * 2011-01-14 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. 半導体装置
KR101770314B1 (ko) * 2011-03-04 2017-08-23 삼성전자주식회사 유전막 형성 방법, 이를 이용한 반도체 소자의 제조 방법
US8647943B2 (en) * 2012-06-12 2014-02-11 Intermolecular, Inc. Enhanced non-noble electrode layers for DRAM capacitor cell
US9224878B2 (en) 2012-12-27 2015-12-29 Intermolecular, Inc. High work function, manufacturable top electrode
KR102376789B1 (ko) * 2017-11-28 2022-03-21 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040266102A1 (en) * 2003-06-25 2004-12-30 Il-Young Kwon Method for manufacturing capacitor bottom electrode of semiconductor device
JP2007173396A (ja) * 2005-12-20 2007-07-05 Seiko Epson Corp 強誘電体キャパシタおよび半導体装置
US20110081775A1 (en) * 2009-10-07 2011-04-07 Dieter Pierreux Method for adjusting the threshold voltage of a gate stack of a pmos device
US20140183695A1 (en) * 2012-12-31 2014-07-03 Elpida Memory, Inc Methods for Reproducible Flash Layer Deposition
CN104183506A (zh) * 2013-05-21 2014-12-03 飞思卡尔半导体公司 带有牺牲阳极的半导体结构及其形成方法
US20160079247A1 (en) * 2014-09-16 2016-03-17 Samsung Electronics Co., Ltd. Semiconductor Device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111900150A (zh) * 2020-06-29 2020-11-06 中国科学院微电子研究所 电容及其制备方法、应用
CN111900150B (zh) * 2020-06-29 2022-06-03 中国科学院微电子研究所 电容及其制备方法、应用
CN113113539A (zh) * 2021-04-09 2021-07-13 福建省晋华集成电路有限公司 一种电容结构、半导体器件以及电容结构制备方法

Also Published As

Publication number Publication date
CN109841498B (zh) 2023-09-19
KR102376789B1 (ko) 2022-03-21
US20190273129A1 (en) 2019-09-05
US20200279906A1 (en) 2020-09-03
US11094778B2 (en) 2021-08-17
KR20190061857A (ko) 2019-06-05
US10700162B2 (en) 2020-06-30
US10347711B2 (en) 2019-07-09
US20190165087A1 (en) 2019-05-30

Similar Documents

Publication Publication Date Title
CN109841498A (zh) 半导体器件及其制造方法
US8357583B2 (en) Method for manufacturing semiconductor device
TWI322487B (en) Method for fabricating capacitor in semiconductor device
US8859383B2 (en) Method of fabricating semiconductor device having dielectric layer with improved electrical characteristics
US8159012B2 (en) Semiconductor device including insulating layer of cubic system or tetragonal system
JP2012080095A (ja) 半導体装置及びその製造方法
US9536940B2 (en) Interfacial materials for use in semiconductor structures and related methods
JP2012104551A (ja) 半導体記憶装置及びその製造方法
US11017830B1 (en) Ferroelectric memories
CN112447905A (zh) 电容器及其制造方法
TW201937699A (zh) 用於dram電容器的摻雜氮化鈦材料,以及相關的半導體器件、系統和方法
TW201212122A (en) A high-k dielectric material and methods of forming the high-k dielectric material
TWI274379B (en) MIM capacitor structure and method of manufacturing the same
KR100968427B1 (ko) 불순물이 도핑된 유전막을 포함하는 캐패시터 및 그 제조방법
US11257899B2 (en) Film structure including hafnium oxide, electronic device including the same, and method of manufacturing the same
KR20070009285A (ko) 반도체 소자의 커패시터 및 그 제조 방법
CN107221495B (zh) 一种半导体器件结构及其制备方法
CN214313250U (zh) 一种电容结构以及半导体器件
TWI514546B (zh) 具有金屬雙層之電容結構及其使用方法
US20210098596A1 (en) Thin film structure and electronic device including the same
CN111816556B (zh) 晶体管及制备方法
CN113937090A (zh) 堆叠式电容器、半导体存储器件及制备方法
TW202307936A (zh) 製造具有貴金屬電極襯體之金屬-絕緣體-金屬(mim)電容器的方法
CN113113539A (zh) 一种电容结构、半导体器件以及电容结构制备方法
KR20080079491A (ko) 고유전막을 갖는 커패시터의 제조 방법 및 이에 의해제조된 커패시터

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant