CN109817165B - 像素驱动电路、像素驱动方法、显示面板和显示装置 - Google Patents

像素驱动电路、像素驱动方法、显示面板和显示装置 Download PDF

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Abstract

本发明提供一种像素驱动电路、像素驱动方法、显示面板和显示装置。所述像素驱动电路包括驱动电路和初始化电路；所述初始化电路与驱动电路的控制端连接，所述初始化电路还与所述驱动电路的第一端和/或所述驱动电路的第二端连接，所述初始化电路用于通过设置所述驱动电路的控制端的电位，并通过设置所述驱动电路的第一端的电位和/或所述驱动电路的第二端的电位，以控制所述驱动电路包括的驱动晶体管处于预定状态。本发明可以改善因磁滞效应产生的短期残像问题。

Description

像素驱动电路、像素驱动方法、显示面板和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种像素驱动电路、像素驱动方法、显示面板和显示装置。
背景技术
由于驱动晶体管的迟滞效应，现有的OLED(有机发光二极管)显示产品在点亮黑白画面一段时间后切换到48灰阶画面时,会发现残像，然后一段时间残像现象会消失，即为短期残像。
迟滞效应主要因为驱动晶体管的阈值电压偏移所造成，在目前使用的补偿电路中，于不同画面切换下其初始化阶段的驱动晶体管的栅源电压VGS皆不尽相同，而造成短期残像。现有的消除短期残像的技术方案如下：通过在初始阶段多次对驱动晶体管进行充放电动作，并且在这个过程时不打开发光控制线进行发光，待到驱动晶体管稳定后进行发光，改善短期残像问题。现有的改善短期残像问题的技术方案复杂。
发明内容
本发明的主要目的在于提供一种像素驱动电路、像素驱动方法、显示面板和显示装置，解决现有的改善因磁滞效应产生的短期残像问题操作过程复杂的问题。
为了达到上述目的，本发明提供了一种像素驱动电路，包括驱动电路和初始化电路；
所述初始化电路与驱动电路的控制端连接，所述初始化电路还与所述驱动电路的第一端和/或所述驱动电路的第二端连接，所述初始化电路用于通过设置所述驱动电路的控制端的电位，并通过设置所述驱动电路的第一端的电位和/或所述驱动电路的第二端的电位，以控制所述驱动电路包括的驱动晶体管处于预定状态。
实施时，所述预定状态为关断状态或导通状态。
实施时，所述初始化电路包括第一初始化子电路和第二初始化子电路；
所述第一初始化子电路用于在第一初始控制线输入的第一初始控制信号的控制下，将所述驱动电路的控制端的电位设置为初始化电压；
所述第二初始化子电路用于在第二初始控制线输入的第二初始控制信号的控制下，将所述驱动电路的第一端的电位设置为第一电压；
所述预定状态为导通状态。
实施时，所述第一初始化子电路还用于在所述第一初始控制信号的控制下，将发光元件的第一极的电位置为所述初始化电压，以控制所述发光元件不发光。
实施时，所述第一初始化子电路包括第一初始化晶体管，所述第二初始化子电路包括第二初始化晶体管；所述第一初始化晶体管为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述发光元件的第一极或上一行同一列像素驱动电路中的发光元件的第一极连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与第一电压端连接，所述第二初始化晶体管的第二极与所述驱动电路的第一端连接。
实施时，所述初始化电路包括第一初始化子电路和第二初始化子电路；
所述第一初始化子电路用于在第一初始控制线输入的第一初始控制信号的控制下，将所述驱动电路的控制端的电位和发光元件的第一极的电位设置为初始化电压；
所述第二初始化子电路用于在第二初始控制线输入的第二初始控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通，以将所述驱动电路的第二端的电位设置为所述初始化电压；
所述预定状态为关断状态。
实施时，所述第一初始化子电路包括第一初始化晶体管，所述第二初始化子电路包括第二初始化晶体管；所述第一初始化晶体管为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述发光元件的第一极连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接。
实施时，所述第一初始化子电路包括第一初始化晶体管，所述第二初始化子电路包括第二初始化晶体管；所述第一初始化晶体管为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述驱动电路的第二端连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接。
实施时，所述第一初始化子电路包括第一初始化晶体管，所述第二初始化子电路包括第二初始化晶体管；所述第一初始化晶体管为双栅晶体管；所述第一初始控制线和所述第二初始控制线为都第n-1行栅线；n为正整数；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第n-1行栅线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述发光元件的第一极连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第n-1行栅线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接。
实施时，所述初始化电路包括第一初始化子电路和第二初始化子电路；
所述第一初始化子电路用于在第一初始控制线输入的第一初始控制信号的控制下，将所述驱动电路的控制端的电位和所述驱动电路的第一端的电位都设置为初始化电压；
所述第二初始化子电路用于在第二初始控制线输入的第二初始控制信号的控制下，控制所述驱动电路的第二端与发光元件的第一极之间连通；所述发光元件的第二极与第二电压端连接；
所述预定状态为关断状态。
实施时，所述第一初始化子电路包括第一初始化晶体管，所述第二初始化子电路包括第二初始化晶体管；所述第一初始化晶体管为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述驱动电路的第一端连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接。
实施时，本发明所述的像素驱动电路还包括储能电路、数据写入电路和补偿控制电路，其中，
所述储能电路用于维持所述驱动电路的控制端的电位；
所述数据写入电路用于在数据写入控制线输入的数据写入控制信号的控制下，控制将数据线上的数据电压写入所述驱动电路的第一端；
所述补偿控制电路用于在补偿控制线输入的补偿控制信号的控制下，控制所述驱动电路的控制端与所述驱动电路的第二端之间连通，以使得所述驱动电路的控制端的电位与所述驱动晶体管的阈值电压相关。
实施时，所述驱动电路包括驱动晶体管；所述驱动晶体管的控制极为所述驱动电路的控制端，所述驱动晶体管的第一极为所述驱动电路的第一端，所述驱动晶体管的第二极为所述驱动电路的第二端；
所述储能电路包括存储电容，所述数据写入电路包括数据写入晶体管，所述补偿控制电路包括补偿控制晶体管；
所述存储电容的第一端与所述驱动晶体管的控制极连接，所述存储电容的第二端与第三电压端连接；所述第三电压端用于输入第三电压；
所述数据写入晶体管的控制极与所述数据写入控制线连接，所述数据写入晶体管的第一极与所述数据线连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极连接；
所述补偿控制晶体管的控制极与所述补偿控制线连接，所述补偿控制晶体管的第一极与所述驱动晶体管的第二极连接，所述补偿控制晶体管的第二极与所述驱动晶体管的控制极连接。
实施时，所述补偿控制晶体管为双栅晶体管。
实施时，本发明所述的像素驱动电路还包括发光控制电路；所述发光控制电路用于在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第二端与发光元件之间连通；n为正整数。
实施时，所述发光控制电路包括发光控制晶体管；
所述发光控制晶体管的控制极与所述第n行发光控制线连接，所述发光控制晶体管的第一极与所述驱动电路的第二端连接，所述发光控制晶体管的第二极与所述发光元件连接。
实施时，本发明所述的像素驱动电路还包括发光控制电路；所述发光控制电路用于在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第二端与发光元件之间连通，并控制所述驱动电路的第一端与第一电压端之间连通；n为正整数。
实施时，所述发光控制电路包括第一发光控制晶体管和第二发光控制晶体管；
所述第一发光控制晶体管的控制极与所述第n行发光控制线连接，所述第一发光控制晶体管的第一极与所述第一电压端连接，所述第一发光控制晶体管的第二极与所述驱动电路的第一端连接；
所述第二发光控制晶体管的控制极与所述第n行发光控制线连接，所述第二发光控制晶体管的第一极与所述驱动电路的第二端连接，所述第二发光控制晶体管的第二极与所述发光元件连接。
实施时，本发明所述的像素驱动电路还包括发光控制电路；所述发光控制电路用于在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第一端与第一电压端之间连通；n为正整数。
实施时，所述发光控制电路包括发光控制晶体管；
所述发光控制晶体管的控制极与所述第n行发光控制线连接，所述发光控制晶体管的第一极与所述第一电压端连接，所述发光控制晶体管的第二极与所述驱动电路的第一端连接。
本发明还提供了一种像素驱动方法，应用于上述的像素驱动电路，显示周期包括初始化阶段，所述像素驱动方法包括：
在初始化阶段，初始化电路通过设置驱动电路的控制端的电位，并通过设置所述驱动电路的第一端的电位和/或所述驱动电路的第二端的电位，以控制所述驱动电路包括的驱动晶体管处于预定状态。
实施时，所述预定状态为关断状态或导通状态。
本发明还提供了一种显示面板，包括显示基板，所述显示面板还包括设置于显示基板上的多行多列上述的像素驱动电路。
本发明还提供了一种显示装置，包括上述的显示面板。
与现有技术相比，本发明所述的像素驱动电路、像素驱动方法、显示面板和显示装置通过在初始化阶段将驱动晶体管包括的驱动晶体管处于预定状态，使得不论前一帧画面显示时间的数据电压对应黑或白，驱动电路包括的驱动晶体管都由导通状态进行数据写入和阈值补偿，可以改善因磁滞效应产生的短期残像问题。
附图说明
图1A是本发明实施例所述的像素驱动电路的结构图；
图1B是本发明另一实施例所述的像素驱动电路的结构图；
图1C是本发明又一实施例所述的像素驱动电路的结构图；
图2是本发明再一实施例所述的像素驱动电路的结构图；
图3是本发明另一实施例所述的像素驱动电路的结构图；
图4是本发明又一实施例所述的像素驱动电路的结构图；
图5是本发明再一实施例所述的像素驱动电路的结构图；
图6是本发明再一实施例所述的像素驱动电路的结构图；
图7是本发明另一实施例所述的像素驱动电路的结构图；
图8是本发明又一实施例所述的像素驱动电路的结构图；
图9是本发明再一实施例所述的像素驱动电路的结构图；
图10是本发明另一实施例所述的像素驱动电路的结构图；
图11是本发明又一实施例所述的像素驱动电路的结构图；
图12是本发明再一实施例所述的像素驱动电路的结构图；
图13是本发明再一实施例所述的像素驱动电路的结构图；
图14是本发明所述的像素驱动电路的第一具体实施例的结构图；
图15是本发明所述的像素驱动电路的第一具体实施例的工作时序图；
图16A-图16D是本发明所述的像素驱动电路的第一具体实施例在各阶段的工作状态示意图；
图17是本发明所述的像素驱动电路的第二具体实施例的结构图；
图18是本发明所述的像素驱动电路的第二具体实施例的工作时序图；
图19A-19C是本发明所述的像素驱动电路的第二具体实施例在各阶段的工作状态示意图；
图20是本发明所述的像素驱动电路的第三具体实施例的结构图；
图21是是相邻下一行同一列像素驱动电路的电路结构图；
图22是本发明所述的像素驱动电路的第三具体实施例的工作时序图；
图23A-图23D是本发明所述的像素驱动电路的第三具体实施例在各阶段的工作状态示意图；
图24是本发明所述的像素驱动电路的第四具体实施例的结构图；
图25是本发明所述的像素驱动电路的第四具体实施例的工作时序图；
图26A-图26D是本发明所述的像素驱动电路的第四具体实施例在各阶段的工作状态示意图；
图27是本发明所述的像素驱动电路的第五具体实施例的结构图；
图28是本发明所述的像素驱动电路的第五具体实施例的工作时序图；
图29A-图29D是本发明所述的像素驱动电路的第五具体实施例在各阶段的工作状态示意图；
图30是本发明所述的像素驱动电路的第六具体实施例的结构图；
图31是本发明所述的像素驱动电路的第六具体实施例的工作时序图；
图32A-图32D是本发明所述的像素驱动电路的第六具体实施例在各阶段的工作状态示意图；
图33是本发明所述的像素驱动电路的第七具体实施例的结构图；
图34是本发明所述的像素驱动电路的第七具体实施例的工作时序图；
图35A-图35C是本发明所述的像素驱动电路的第七具体实施例在各阶段的工作状态示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例所述的像素驱动电路包括驱动电路和初始化电路；
所述初始化电路与驱动电路的控制端连接，并所述初始化电路与所述驱动电路的第一端和/或所述驱动电路的第二端连接，所述初始化电路用于通过设置所述驱动电路的控制端的电位，并通过设置所述驱动电路的第一端的电位和/或所述驱动电路的第二端的电位，以控制所述驱动电路包括的驱动晶体管处于预定状态。
本发明实施例所述的像素驱动电路通过在初始化阶段将驱动晶体管包括的驱动晶体管处于预定状态，使得不论前一帧画面显示时间的数据电压对应黑或白，驱动电路包括的驱动晶体管都由导通状态进行数据写入和阈值补偿，可以改善因磁滞效应产生的短期残像问题。
在具体实施时，所述预定状态可以为导通(On-Bias)状态或关断(OFF-Bias)状态。
在具体实施时，所述驱动电路包括控制端、第一端和第二端；所述驱动电路包括驱动晶体管；
所述控制端为所述驱动晶体管的控制极，所述第一端为所述驱动晶体管的第一极，所述第二端为所述驱动晶体管的第二极。
在本发明实施例中，以各晶体管为薄膜晶体管为例说明，但不以此为限。
如图1A所示，本发明实施例所述的像素驱动电路包括驱动电路11和初始化电路12；
所述初始化电路12分别与驱动电路11的控制端和驱动电路11的第一端连接，用于通过设置所述驱动电路11的控制端的电位，并通过设置所述驱动电路11的第一端的电位，以控制所述驱动电路11包括的驱动晶体管处于预定状态。
在图1A所示的像素驱动电路的实施例中，所述初始化电路12在初始化阶段设置驱动电路11的控制端的电位和驱动电路11的第一端的电位，以使得驱动晶体管处于预定状态。
如图1B所示，本发明实施例所述的像素驱动电路包括驱动电路11和初始化电路12；
所述初始化电路12分别与驱动电路11的控制端和驱动电路11的第二端连接，用于通过设置所述驱动电路11的控制端的电位，并通过设置所述驱动电路11的第二端的电位，以控制所述驱动电路11包括的驱动晶体管处于预定状态。
在图1B所示的像素驱动电路的实施例中，所述初始化电路12在初始化阶段设置驱动电路11的控制端的电位和驱动电路11的第二端的电位，以使得驱动晶体管处于预定状态。
如图1C所示，本发明实施例所述的像素驱动电路包括驱动电路11和初始化电路12；
所述初始化电路12分别与驱动电路11的控制端、驱动电路11的第一端和驱动电路11的第二端连接，用于通过设置所述驱动电路11的控制端的电位，并通过设置所述驱动电路11的第一端的电位和所述驱动电路11的第二端的电位，以控制所述驱动电路11包括的驱动晶体管处于预定状态。
在图1C所示的像素驱动电路的实施例中，所述初始化电路12在初始化阶段设置驱动电路11的控制端的电位、所述驱动电路11的第一端的电位和所述驱动电路11的第二端的电位，以使得驱动晶体管处于预定状态。
在具体实施时，如图2所示，在图1A所示的像素驱动电路的实施例的基础上，所述初始化电路可以包括第一初始化子电路121和第二初始化子电路122；
所述第一初始化子电路121分别与第一初始控制线IL1、所述驱动电路11的控制端和用于输入初始化电压Vint的初始化电压线连接，用于在第一初始控制线IL1输入的第一初始控制信号的控制下，将所述驱动电路11的控制端的电位设置为初始化电压Vint；
所述第二初始化子电路122用于在第二初始控制线IL2输入的第二初始控制信号的控制下，将所述驱动电路11的第一端的电位设置为第一电压V1；
所述预定状态为导通状态。
在具体实施时，所述第一电压V1可以为高电压，但不以此为限。
在具体实施时，在图2所示的实施例中，所述第一初始控制线IL1可以为第n-1行栅线或第n行栅线，n为正整数，本发明实施例所述的像素驱动电路为显示面板上的第n行像素驱动电路；
所述第二初始控制线IL2可以为第n+1行发光控制线、第n-1行栅线，或者，第n+2行栅线，但不以此为限。
本发明如图2所示的像素驱动电路的实施例在工作时，在初始化阶段，在第一初始控制信号的控制下，所述第一初始化子电路121控制所述驱动电路11的控制端的电位设置为初始化电压Vint，在第二初始控制信号的控制下，第二初始化子电路122将所述驱动电路11的第一端的电位设置为第一电压V1，以使得所述驱动电路11包括的驱动晶体管处于导通状态。
在具体实施时，所述第一初始化子电路11还用于在所述第一初始控制信号的控制下，在初始化阶段，将发光元件的第一极的电位置为所述初始化电压，以控制所述发光元件不发光，避免残留于发光元件的第一极的电荷对发光亮度的影响。
具体的，所述第一初始化子电路可以包括第一初始化晶体管，所述第二初始化子电路可以包括第二初始化晶体管；所述第一初始化晶体管可以为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述发光元件的第一极或上一行同一列像素驱动电路中的发光元件的第一极连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与第一电压端连接，所述第二初始化晶体管的第二极与所述驱动电路的第一端连接。
在具体实施时，所述第一初始化晶体管可以为双栅晶体管，当所述第一初始化晶体管的第一栅线和所述第一初始化晶体管的第二栅线接入的第一初始控制信号控制所述第一初始化晶体管导通时，所述第一初始化晶体管的第一极、所述第一初始化晶体管的第二极和所述第一初始化晶体管的第三极之间连通。
在具体实施时，所述第一初始化晶体管为双栅晶体管，以减小漏电流。
如图3所示，在图2所示的像素驱动电路的实施例的基础上，所述第一初始化子电路11包括第一初始化晶体管M1，所述第一初始化晶体管M1为双栅晶体管；
所述第一初始化晶体管M1的第一栅极和所述第一初始化晶体管M1的第二栅极都与所述第一初始控制线IL1连接，所述第一初始化晶体管M1的第一极d1与所述驱动电路11的控制端连接，所述第一初始化晶体管M1的第二极d2与用于输入初始化电压Vint的初始化电压端连接，所述第一初始化晶体管M1的第三极d3与发光元件EL的第一极连接；所述发光元件EL的第二极与第二电压端连接；所述第二电压端用于输入第二电压V2。
在图3所示的实施例中，M1为p型晶体管，但不以此为限，当M1的第一栅极和M1的第二栅极接入低电压信号时，M1导通，以使得M1的第一极d1、M1的第二极d2和M1的第三极d3之间连通。
在图3所示的实施例中，V2可以为低电压，但不以此为限。
在本发明实施例中，所述发光元件可以为有机发光二极管，所述发光元件的第一极可以为所述有机发光二极管的阳极，所述发光元件的第二极可以为所述有机发光二极管的阴极，但不以此为限。
如图4所示，在图1B所示的像素驱动电路的实施例的基础上，所述初始化电路包括第一初始化子电路121和第二初始化子电路122；
所述第一初始化子电路121分别与第一初始控制线IL1、所述驱动电路11的控制端、发光元件EL的第一极和初始化电压线连接，用于在第一初始控制线IL1输入的第一初始控制信号的控制下，将所述驱动电路11的控制端的电位和所述发光元件EL的第一极的电位设置为初始化电压Vint；
所述第二初始化子电路122分别与第二初始控制线IL2、所述驱动电路11的第二端和发光元件EL的第一极连接，用于在第二初始控制线IL2输入的第二初始控制信号的控制下，控制所述驱动电路11的第二端与所述发光元件EL的第一极之间连通，以将所述驱动电路11的第二端的电位设置为所述初始化电压Vint；
所述发光元件EL的第二极与第二电压端连接，所述第二电压端用于输入第二电压V2；
所述预定状态为关断状态。
在具体实施时，在图4所示的实施例中，所述第一初始控制线IL1可以为第n-1行栅线，但不以此为限；所述第二初始控制线IL2可以为第n+1行发光控制线，但不以此为限。
本发明如图4所示的像素驱动电路的实施例在工作时，在初始化阶段，第一初始化子电路11将驱动电路11的控制端的电位设置为Vint，第二初始化子电路12将驱动电路11的第二端的电位也设置为Vinit，以控制驱动晶体管处于关断状态。
在图4所示的实施例中，所述发光元件EL的第二极接入第二电压V2；所述第二电压V2可以为低电压，但不以此为限。
本发明如图4所示的像素驱动电路的实施例在工作时，在初始化阶段，发光元件EL的第一极的电位被置为所述初始化电压Vint，以控制所述发光元件EL不发光，避免残留于发光元件EL的第一极的电荷对发光亮度的影响。
根据一种具体实施方式，所述第一初始化子电路可以包括第一初始化晶体管，所述第二初始化子电路可以包括第二初始化晶体管；所述第一初始化晶体管可以为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述发光元件的第一极连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接。
根据另一种具体实施方式，所述第一初始化子电路可以包括第一初始化晶体管，所述第二初始化子电路可以包括第二初始化晶体管；所述第一初始化晶体管可以为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述驱动电路的第二端连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接。
具体的，所述第一初始化子电路可以包括第一初始化晶体管，所述第二初始化子电路可以包括第二初始化晶体管；所述第一初始化晶体管可以为双栅晶体管；第一初始控制线和第二初始控制线可以都为第n-1行栅线；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第n-1行栅线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述发光元件的第一极连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第n-1行栅线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接。
如图5所示，在图1C所示的像素驱动电路的实施例的基础上，所述初始化电路包括第一初始化子电路121和第二初始化子电路122；
所述第一初始化子电路121分别与第一初始控制线IL1、所述驱动电路11的控制端、所述驱动电路11的第一端和初始化电压线连接，用于在第一初始控制线IL1输入的第一初始控制信号的控制下，将所述驱动电路11的控制端的电位和所述驱动电路11的第一端的电位都设置为初始化电压Vint；
所述第二初始化子电路122分别与第二初始控制线IL2、所述驱动电路11的第二端和发光元件EL的第一极连接，用于在第二初始控制线IL2输入的第二初始控制信号的控制下，控制所述驱动电路11的第二端与发光元件EL的第一极之间连通；所述发光元件EL的第二极与第二电压端连接；所述第二电压端用于输入第二电压V2；
所述预定状态为关断状态。
在图5所示的像素驱动电路的实施例中，IL1可以为第n-1行栅线，IL2可以为第n+1行发光控制线，但不以此为限；所述第二电压V2可以为低电压，但不以此为限。
本发明如图5所示的像素驱动电路在工作时，在初始化阶段，第一初始化子电路121将驱动电路11的控制端的电位和驱动电路11的第一端的电位设置为Vint，第二初始化子电路122控制驱动电路11的第二端与发光元件EL的第一极连接，以使得驱动晶体管处于关断状态。
具体的，所述第一初始化子电路可以包括第一初始化晶体管，所述第二初始化子电路可以包括第二初始化晶体管；所述第一初始化晶体管可以为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述驱动电路的第一端连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接。
在具体实施时，本发明实施例所述的像素驱动电路还可以包括储能电路、数据写入电路和补偿控制电路，其中，
所述储能电路用于维持所述驱动电路的控制端的电位；
所述数据写入电路用于在数据写入控制线输入的数据写入控制信号的控制下，控制将数据线上的数据电压写入所述驱动电路的第一端；
所述补偿控制电路用于在补偿控制线输入的补偿控制信号的控制下，控制所述驱动电路的控制端与所述驱动电路的第二端之间连通，以使得所述驱动电路的控制端的电位与所述驱动晶体管的阈值电压相关。
本发明实施例所述的像素驱动电路通过采用补偿控制电路，在补偿控制信号的控制下，控制驱动电路的控制端与驱动电路的第二端之间连通，以使得驱动电路的控制端的电位与驱动晶体管的阈值电压相关，从而使得在发光阶段驱动晶体管驱动发光元件发光的驱动电流不受所述阈值电压影响。
如图6所示，在本发明如图1A所示的像素驱动电路的实施例的基础上，本发明实施例所述的像素驱动电路还包括储能电路13、数据写入电路14和补偿控制电路15，其中，
所述储能电路13与所述驱动电路11的控制端连接，用于维持所述驱动电路11的控制端的电位；
所述数据写入电路14分别与数据写入控制线DL、数据线Data和所述驱动电路11的第一端连接，用于在数据写入控制线DL输入的数据写入控制信号的控制下，控制将数据线Data上的数据电压写入所述驱动电路11的第一端；
所述补偿控制电路15分别与补偿控制线CL、所述驱动电路11的控制端和所述驱动电路11的第二端之间连接，用于在补偿控制线CL输入的补偿控制信号的控制下，控制所述驱动电路11的控制端与所述驱动电路11的第二端之间连通，以使得所述驱动电路11的控制端的电位与所述驱动晶体管的阈值电压相关。
在具体实施时，所述数据写入控制线DL可以为第n行栅线，但不以此为限；所述补偿控制线CL可以为第n行栅线，但不以此为限。
具体的，所述驱动电路可以包括驱动晶体管；所述驱动晶体管的控制极可以为所述驱动电路的控制端，所述驱动晶体管的第一极可以为所述驱动电路的第一端，所述驱动晶体管的第二极可以为所述驱动电路的第二端；
所述储能电路可以包括存储电容，所述数据写入电路可以包括数据写入晶体管，所述补偿控制电路可以包括补偿控制晶体管；
所述存储电容的第一端与所述驱动晶体管的控制极连接，所述存储电容的第二端与第三电压端连接；所述第三电压端用于输入第三电压；
所述数据写入晶体管的控制极与所述数据写入控制线连接，所述数据写入晶体管的第一极与所述数据线连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极连接；
所述补偿控制晶体管的控制极与所述补偿控制线连接，所述补偿控制晶体管的第一极与所述驱动晶体管的第二极连接，所述补偿控制晶体管的第二极与所述驱动晶体管的控制极连接。
在具体实施时，所述补偿控制晶体管可以为双栅晶体管，以减小漏电流。
具体的，本发明实施例所述的像素驱动电路还可以包括发光控制电路；所述发光控制电路用于在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第二端与发光元件之间连通。
在具体实施时，在发光阶段，发光控制电路在第n行发光控制线输入的发光控制信号的控制下，控制驱动电路的第二端与发光元件之间连通，以使得驱动电路可以驱动发光元件发光。
如图7所示，在图6所示的像素驱动电路的实施例的基础上，本发明实施例所述的像素驱动电路还可以包括发光控制电路16；
所述发光控制电路16分别与第n行发光控制线EM(n)、所述驱动电路11的第二端和所述发光元件EL的第一极连接，用于在第n行发光控制线EM(n)输入的发光控制信号的控制下，控制所述驱动电路11的第二端与发光元件EL的第一极之间连通；
所述发光元件EL的第二极接入低电压ELVSS。
本发明如图7所示的像素驱动电路的实施例在工作时，在发光阶段，发光控制电路16控制驱动电路11的第二端与发光元件EL的第一极之间连通。
具体的，所述发光控制电路可以包括发光控制晶体管；
所述发光控制晶体管的控制极与所述第n行发光控制线连接，所述发光控制晶体管的第一极与所述驱动电路的第二端连接，所述发光控制晶体管的第二极与所述发光元件连接。
在具体实施时，所述第一初始控制线可以为第n-1行栅线，所述第二初始控制线为可以第n+1行发光控制线，所述数据写入控制线可以为第n行栅线，所述补偿控制线可以为第n行栅线。
具体的，本发明实施例所述的像素驱动电路还可以包括发光控制电路；所述发光控制电路用于在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第二端与发光元件之间连通，并控制所述驱动电路的第一端与第一电压端之间连通；n为正整数。
本发明实施例所述的像素驱动电路可以包括发光控制电路，在发光阶段，该发光控制电路控制驱动电路的第二端与发光元件之间连通，并控制驱动电路的第一端与第一电压端之间连通。
如图8所示，在图6所示的像素驱动电路的实施例的基础上，本发明实施例所述的像素驱动电路还可以包括发光控制电路16；
所述发光控制电路16分别与第n行发光控制线EM(n)、所述驱动电路11的第二端、所述发光元件EL的第一极、所述驱动电路11的第一端和用于输入高电压ELVDD的高电压端连接，用于在第n行发光控制线EM(n)输入的发光控制信号的控制下，控制所述驱动电路11的第二端与发光元件EL的第一极之间连通，并控制所述驱动电路11的第一端与所述高电压端之间连通；
所述发光元件EL的第二极接入低电压ELVSS。
在图8所示的实施例中，第一电压端为输入高电压ELVDD的高电压端，第二电压端为输入低电压ELVSS的低电压端，但不以此为限。
具体的，所述发光控制电路可以包括第一发光控制晶体管和第二发光控制晶体管；
所述第一发光控制晶体管的控制极与所述第n行发光控制线连接，所述第一发光控制晶体管的第一极与所述第一电压端连接，所述第一发光控制晶体管的第二极与所述驱动电路的第一端连接；
所述第二发光控制晶体管的控制极与所述第n行发光控制线连接，所述第二发光控制晶体管的第一极与所述驱动电路的第二端连接，所述第二发光控制晶体管的第二极与所述发光元件连接。
在具体实施时，所述第一初始控制线可以为第n-1行栅线，所述第二初始控制线可以为第n-1行栅线，所述数据写入控制线可以为第n行栅线，所述补偿控制线可以为第n行栅线。
如图9所示，在本发明如图4所示的像素驱动电路的实施例的基础上，本发明实施例所述的像素驱动电路还包括储能电路13、数据写入电路14和补偿控制电路15，其中，
所述储能电路13与所述驱动电路11的控制端连接，用于维持所述驱动电路11的控制端的电位；
所述数据写入电路14分别与数据写入控制线DL、数据线Data和所述驱动电路11的第一端连接，用于在数据写入控制线DL输入的数据写入控制信号的控制下，控制将数据线Data上的数据电压写入所述驱动电路11的第一端；
所述补偿控制电路15分别与补偿控制线CL、所述驱动电路11的控制端和所述驱动电路11的第二端之间连接，用于在补偿控制线CL输入的补偿控制信号的控制下，控制所述驱动电路11的控制端与所述驱动电路11的第二端之间连通，以使得所述驱动电路11的控制端的电位与所述驱动晶体管的阈值电压相关。
具体的，本发明实施例所述的像素驱动电路还可以包括发光控制电路；所述发光控制电路用于在第n+1行发光控制线的控制下，控制所述驱动电路的第二端与发光元件之间连通，并在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第一端与第一电压端之间连通。
如图10所示，在图9所示的像素电路的实施例的基础上，本发明实施例所述的像素电路还包括发光控制电路16；
所述发光控制电路16分别与第n行发光控制线EM(n)、所述驱动电路11的第一端和用于输入高电压ELVDD的高电压端连接，用于在第n行发光控制线EM(n)输入的发光控制信号的控制下，控制所述驱动电路11的第一端与所述高电压端之间连通；
所述发光元件EL的第二极接入低电压ELVSS。
在图10所示的实施例中，所述第一电压端为高电压端，第二电压端为低电压端，但不以此为限。
本发明如图10所述的像素电路的实施例在工作时，在发光阶段，EM(n)输入有效电压，以使得驱动电路11的第一端接入ELVDD。
所述有效电压为能够使得控制极接入其的晶体管导通的电压，例如，当该晶体管为p型晶体管时，该有效电压可以为低电压；当该晶体管为n型晶体管时，该有效电压可以为高电压；但不以此为限。
具体的，所述发光控制电路可以包括第一发光控制晶体管；
所述第一发光控制晶体管的控制极与所述第n行发光控制线连接，所述第一发光控制晶体管的第一极与所述第一电压端连接，所述第一发光控制晶体管的第二极与所述驱动电路的第一端连接。
如图11所示，在本发明如图5所示的像素驱动电路的实施例的基础上，本发明实施例所述的像素驱动电路还包括储能电路13、数据写入电路14和补偿控制电路15，其中，
所述储能电路13与所述驱动电路11的控制端连接，用于维持所述驱动电路11的控制端的电位；
所述数据写入电路14分别与数据写入控制线DL、数据线Data和所述驱动电路11的第一端连接，用于在数据写入控制线DL输入的数据写入控制信号的控制下，控制将数据线Data上的数据电压写入所述驱动电路11的第一端；
所述补偿控制电路15分别与补偿控制线CL、所述驱动电路11的控制端和所述驱动电路11的第二端之间连接，用于在补偿控制线CL输入的补偿控制信号的控制下，控制所述驱动电路11的控制端与所述驱动电路11的第二端之间连通，以使得所述驱动电路11的控制端的电位与所述驱动晶体管的阈值电压相关。
如图12所示，在图11所示的像素电路的实施例的基础上，本发明实施例所述的像素电路还包括发光控制电路16；
所述发光控制电路16分别与第n行发光控制线EM(n)、所述驱动电路11的第一端和用于输入高电压ELVDD的高电压端连接，用于在第n行发光控制线EM(n)输入的发光控制信号的控制下，控制所述驱动电路11的第一端与所述高电压端之间连通；
所述发光元件EL的第二极接入低电压ELVSS。
本发明如图12所述的像素电路的实施例在工作时，在发光阶段，EM(n)输入有效电压，以使得驱动电路11的第一端接入ELVDD。2-3
具体的，本发明实施例所述的像素驱动电路还可以包括发光控制电路；所述发光控制电路用于在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件之间连通，并控制所述驱动电路的第一端与第一电压端之间连通。
如图13所示，在本发明图11所示的像素驱动电路的实施例的基础上，本发明实施例所述的像素驱动电路还可以包括发光控制电路16；
所述发光控制电路16分别与第n行发光控制线EM(n)、用于输入高电压ELVDD的高电压端、所述驱动电路11的第一端、所述驱动电路11的第二端和所述发光元件EL的第一极连接，用于在第n行发光控制线EM(n)输入的发光控制信号的控制下，控制所述驱动电路11的第二端与所述发光元件EL的第一极之间连通，并控制所述驱动电路11的第一端与所述高电压端之间连通；
所述发光元件EL的第二极与低电压端连接；所述低电压端用于输入低电压ELVSS。
在图13所示的像素驱动电路的实施例中，第一电压端为高电压端，第二电压端为低电压端，但不以此为限。
本发明如图13所示的像素驱动电路的实施例在工作时，在发光阶段，EM(n)输入有效电压，发光控制电路控制驱动电路11的第一端接入ELVDD，并控制驱动电路11的第二端与EL的第一极之间连通。
具体的，所述发光控制电路可以包括第一发光控制晶体管和第二发光控制晶体管；
所述第一发光控制晶体管的控制极与所述第n行发光控制线连接，所述第一发光控制晶体管的第一极与所述第一电压端连接，所述第一发光控制晶体管的第二极与所述驱动电路的第一端连接；
所述第二发光控制晶体管的控制极与所述第n行发光控制线连接，所述第二发光控制晶体管的第一极与所述驱动电路的第二端连接，所述第二发光控制晶体管的第二极与所述发光元件的第一极连接。
下面通过七个具体实施例来说明本发明所述的像素驱动电路。
如图14所示，本发明所述的像素驱动电路的第一具体实施例包括驱动电路、初始化电路、储能电路、数据写入电路、补偿控制电路和发光控制电路，其中，
所述驱动电路包括驱动晶体管DTFT；所述初始化电路包括第一初始化晶体管M1和第二初始化晶体管M2；
所述储能电路包括存储电容Cst；所述数据写入电路包括数据写入晶体管M3；所述补偿控制电路包括补偿控制晶体管M4；所述发光控制电路包括发光控制晶体管M5；
DTFT的栅极与Cst的第一端连接，DTFT的源极与M2的漏极连接，DTFT的漏极与M5的源极连接；Cst的第二端接入高电压ELVDD；
M1和M4为双栅晶体管；M1是由两个薄膜晶体管串联而形成，M1的第一极为其源极，M1的第三极为该两个薄膜晶体管相互连接的节点，M1的第二极为其漏极；
M1的第一栅极和M1的第二栅极都与第n-1行栅线Gate(n-1)连接，M1的第一极与Cst的第一端连接，M1的第二极接入初始化电压Vint；M1的第三极与有机发光二极管OLED的阳极连接；
M2的栅极与第n+1行发光控制线EM(n+1)连接，M2的源极接入高电压ELVDD，M2的漏极与M3的漏极连接；
M3的栅极与第n行栅线Gate(n)连接，M3的源极与数据线Data连接；
M4的第一栅极和M4的第二栅极都与第n行栅线Gate(n)连接，M4的源极与DTFT的漏极连接，M4的漏极与Cst的第一端连接；
M5的栅极与第n行发光控制线EM(n)连接，M5的源极与DTFT的漏极连接，M5的漏极与OLED的阳极连接；
OLED的阴极接入低电压ELVSS。
在本发明图14所示的像素电路的第一具体实施例中，第二初始化晶体管M2也用于发光控制，在发光阶段，M2打开，以控制M3的漏极接入高电压ELVDD。
在图14所示的像素驱动电路的第一具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限；第一初始控制线为第n-1行栅线Gate(n-1)，第二初始控制线为第n+1行发光控制线EM(n+1)，数据写入控制线为第n行栅线Gate(n)，补偿控制线为第n行栅线Gate(n)。
在图14所示的像素驱动电路的第一具体实施例中，发光元件为有机发光二极管OLED，发光元件的第一极为OLED的阳极，发光元件的第二极为OLED的阴极。
在图14所示的像素驱动电路的第一具体实施例中，第一节点A为与DTFT的栅极连接的节点，第二节点B为与DTFT的源极连接的节点，第三节点C为与DTFT的漏极连接的节点。
如图15所示，本发明如图14所示的像素驱动电路的第一具体实施例在工作时，
在初始化阶段T1，EM(n)输入高电压，EM(n+1)输入低电压，Gate(n-1)输入低电压，Gate(n)输入高电压，如图16A所示，M1和M2打开，Vint写入第一节点A，ELVDD写入第二节点B，使得DTFT处于On-Bias(导通)状态(此时DTFT的栅源电压Vgs＝Vint-ELVDD)，因此DTFT皆由导通状态下进行数据写入及阈值电压补偿，DTFT通过导通重置状态的设置，可以消除DTFT内的电荷，基于以上两点，可以改善因磁滞效应产生的短期残像问题；此时，第三节点C的电位为ELVDD；
在补偿阶段T2，EM(n)输入高电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入低电压，Data输出数据电压Vdata，如图16B所示，M3打开，Vdata写入第二节点B，且M4也处于开启状态，第一节点A的电位会由Vint被充电到Vdata+Vth，Vth为DTFT的阈值电压，因此数据电压Vdata写入且DTFT的阈值电压Vth被锁住；在补偿阶段T2，第三节点C的电位为Vdata+Vth；
在保持阶段T3，EM(n)输入低电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图16C所示，M5打开，以控制第三节点C的电位为ELVSS+Voled，其中，Voled为OLED的开启电压；在所述保持阶段T3，第一节点A的电位维持为Vdata+Vth，第二节点B的电位维持为Vdata；
在发光阶段T4，EM(n)输入低电压，EM(n+1)输入低电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图16D所示，M2和M5打开，第一节点A的电位为Vdata+Vth，第二节点B的电位为ELVDD，最终流过OLED的驱动电流Ioled正比于(Vdata-ELVDD)2，该驱动电流Ioled与Vth无关；
Ioled＝K(Vgs-Vth)2＝K(Vdata-ELVDD)2，其中，K为电流系数。
如图17所示，本发明所述的像素驱动电路的第二具体实施例包括驱动电路、初始化电路、储能电路、数据写入电路、补偿控制电路和发光控制电路，其中，
所述驱动电路包括驱动晶体管DTFT；所述初始化电路包括第一初始化晶体管M1和第二初始化晶体管M6；
所述储能电路包括存储电容Cst；所述数据写入电路包括数据写入晶体管M3；所述补偿控制电路包括补偿控制晶体管M4；所述发光控制电路包括第一发光控制晶体管M2和第二发光控制晶体管M5；
DTFT的栅极与Cst的第一端连接，DTFT的源极与M2的漏极连接，DTFT的漏极与M5的源极连接；Cst的第二端接入高电压ELVDD；
M1和M4为双栅晶体管；M1是由两个薄膜晶体管串联而形成，M1的第一极为其源极，M1的第三极为该两个薄膜晶体管相互连接的节点，M1的第二极为其漏极；
M1的第一栅极和M1的第二栅极都与第n-1行栅线Gate(n-1)连接，M1的第一极与Cst的第一端连接，M1的第二极接入初始化电压Vint；M1的第三极与有机发光二极管OLED的阳极连接；
M2的栅极与第n行发光控制线EM(n)连接，M2的源极接入高电压ELVDD，M2的漏极与M3的漏极连接；
M3的栅极与第n行栅线Gate(n)连接，M3的源极与数据线Data连接；
M4的第一栅极和M4的第二栅极都与第n行栅线Gate(n)连接，M4的源极与DTFT的漏极连接，M4的漏极与Cst的第一端连接；
M5的栅极与第n行发光控制线EM(n)连接，M5的源极与DTFT的漏极连接，M5的漏极与OLED的阳极连接；
M6的栅极与第n-1行栅线Gae(n-1)连接，M6的源极接入ELVDD，M6的漏极与DTFT的源极连接；
OLED的阴极接入低电压ELVSS。
在图17所示的像素驱动电路的第二具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限；第一初始控制线为第n-1行栅线Gate(n-1)，第二初始控制线为第n-1行栅线Gate(n-1)，数据写入控制线为第n行栅线Gate(n)，补偿控制线为第n行栅线Gate(n)。
在图17所示的像素驱动电路的第二具体实施例中，发光元件为有机发光二极管OLED，发光元件的第一极为OLED的阳极，发光元件的第二极为OLED的阴极。
在图17所示的像素驱动电路的第二具体实施例中，第一节点A为与DTFT的栅极连接的节点，第二节点B为与DTFT的源极连接的节点，第三节点C为与DTFT的漏极连接的节点。
如图18所示，本发明如图17所示的像素驱动电路的第二具体实施例在工作时，
在初始化阶段T1，EM(n)输入高电压，Gate(n-1)输入低电压，Gate(n)输入高电压，如图19A所示，M1和M6打开，Vint写入第一节点A，ELVDD写入第二节点B，使得DTFT处于On-Bias(导通)状态(此时DTFT的栅源电压Vgs＝Vint-ELVDD)，因此DTFT皆由导通状态下进行数据写入及阈值电压补偿，DTFT通过导通重置状态的设置，可以消除DTFT内的电荷，基于以上两点，可以改善因磁滞效应产生的短期残像问题；此时，第三节点C的电位为ELVDD；
在补偿阶段T2，EM(n)输入高电压，Gate(n-1)输入高电压，Gate(n)输入低电压，Data输出数据电压Vdata，如图19B所示，M3打开，Vdata写入第二节点B，且M4也处于开启状态，第一节点A的电位会由Vint被充电到Vdata+Vth，Vth为DTFT的阈值电压，因此数据电压Vdata写入且DTFT的阈值电压Vth被锁住；在补偿阶段T2，第三节点C的电位为Vdata+Vth；
在发光阶段T3，EM(n)输入低电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如19C所示，M2和M5打开，第一节点A的电位为Vdata+Vth，第二节点B的电位为ELVDD，最终流过OLED的驱动电流Ioled正比于(Vdata-ELVDD)2，该驱动电流Ioled与Vth无关；
Ioled＝K(Vgs-Vth)2＝K(Vdata-ELVDD)2，其中，K为电流系数。
如图20所示，本发明所述的像素驱动电路的第三具体实施例包括驱动电路、初始化电路、储能电路、数据写入电路、补偿控制电路和发光控制电路，其中，
所述驱动电路包括驱动晶体管DTFT；所述初始化电路包括第一初始化晶体管M1和第二初始化晶体管M2；
所述储能电路包括存储电容Cst；所述数据写入电路包括数据写入晶体管M3；所述补偿控制电路包括补偿控制晶体管M4；所述发光控制电路包括发光控制晶体管M5；
DTFT的栅极与Cst的第一端连接，DTFT的源极与M2的漏极连接，DTFT的漏极与M5的源极连接；Cst的第二端接入高电压ELVDD；
M1和M4为双栅晶体管；M1是由两个薄膜晶体管串联而形成，M1的第一极为其源极，M1的第三极为该两个薄膜晶体管相互连接的，M1的第二极为其漏极；
M1的第一栅极和M1的第二栅极都与第n-1行栅线Gate(n-1)连接，M1的第一极与Cst的第一端连接，M1的第二极接入初始化电压Vint；M1的第三极与相邻上一行同一列像素驱动电路中的有机发光二极管的阳极(图20中未示出该有机发光二极管)连接；
M2的栅极与第n+1行发光控制线EM(n+1)连接，M2的源极接入高电压ELVDD，M2的漏极与M3的漏极连接；
M3的栅极与第n行栅线Gate(n)连接，M3的源极与数据线Data连接；
M4的第一栅极和M4的第二栅极都与第n行栅线Gate(n)连接，M4的源极与DTFT的漏极连接，M4的漏极与Cst的第一端连接；
M5的栅极与第n行发光控制线EM(n)连接，M5的源极与DTFT的漏极连接，M5的漏极与OLED的阳极连接；并OLED的阳极与相邻下一行同一列像素驱动电路中的第一初始化晶体管的第三极连接；
OLED的阴极接入低电压ELVSS。
在实际操作时，因像素版图排布设计的关系，同一像素驱动电路中的第一初始化晶体管M1与有机发光二极管的阳极可能会相距过远，造成连线设计困难。本发明实施例通过将M1的第三极与上一行同一列像素驱动电路中的有机发光二极管的阳极连接，连线上能更容易。
在本发明图20所示的像素电路的第三具体实施例中，第二初始化晶体管M2也用于发光控制，在发光阶段，M2打开，以控制M3的漏极接入高电压ELVDD。
在图20所示的像素驱动电路的第三具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限；第一初始控制线为第n-1行栅线Gate(n-1)，第二初始控制线为第n+1行发光控制线EM(n+1)，数据写入控制线为第n行栅线Gate(n)，补偿控制线为第n行栅线Gate(n)。
在图20所示的像素驱动电路的第三具体实施例中，发光元件为有机发光二极管OLED，发光元件的第一极为OLED的阳极，发光元件的第二极为OLED的阴极。
在图20所示的像素驱动电路的第三具体实施例中，第一节点A为与DTFT的栅极连接的节点，第二节点B为与DTFT的源极连接的节点，第三节点C为与DTFT的漏极连接的节点。
图21是相邻下一行同一列像素驱动电路的电路结构图；如图21所示，所述相邻下一行同一列像素电路包括第一晶体管M11、第二晶体管M12、第三晶体管M13、第四晶体管M14、第五晶体管M15、第六晶体管DTFT1和第一存储电容Cst1；M11是相邻下一行同一列像素电路中的第一初始化晶体管；M11和M14都为双栅晶体管，并M11、M12、M13、M14、M15和DTFT1都为p型晶体管，M11的栅极与第n行栅线Gate(n+1)连接，M12的栅极与第n+2行发光控制线EM(n+2)连接，M13的栅极与第n+1行栅线Gate(n+1)连接，M14的栅极与第n+1行栅线Gate(n+1)连接，M15的栅极与第n+1行发光控制线EM(n+1)连接；在图21中，标号为为OLED11的为该相邻下一行同一列像素驱动电路中的有机发光二极管；M11的第三极与图20中的OLED的阳极连接。
如图22所示，本发明如图20所示的像素驱动电路的第三具体实施例在工作时，
在初始化阶段T1，EM(n)输入高电压，EM(n+1)输入低电压，Gate(n-1)输入低电压，Gate(n)输入高电压，如图23A所示，M1和M2打开，Vint写入第一节点A，ELVDD写入第二节点B，使得DTFT处于On-Bias(导通)状态(此时DTFT的栅源电压Vgs＝Vint-ELVDD)，因此DTFT皆由导通状态下进行数据写入及阈值电压补偿，DTFT通过导通重置状态的设置，可以消除DTFT内的电荷，基于以上两点，可以改善因磁滞效应产生的短期残像问题；此时，第三节点C的电位为ELVDD；
在补偿阶段T2，EM(n)输入高电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入低电压，如图23B所示，M3打开，Vdata写入第二节点B，且M4也处于开启状态，第一节点A的电位会由Vint被充电到Vdata+Vth，Vth为DTFT的阈值电压，因此数据电压Vdata写入且DTFT的阈值电压Vth被锁住；在补偿阶段T2，第三节点C的电位为Vdata+Vth；并在补偿阶段T2，由于Gate(n)输入低电压，因此相邻下一行同一列像素驱动电路中的M11打开，使得OLED的阳极接入Vint，使得OLED不发光；
在保持阶段T3，EM(n)输入低电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图23C所示，M5打开，以控制第三节点C的电位为ELVSS+Voled，其中，Voled为OLED的开启电压；在所述保持阶段T3，第一节点A的电位维持为Vdata+Vth，第二节点B的电位维持为Vdata；
在发光阶段T4，EM(n)输入低电压，EM(n+1)输入低电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图23D所示，M2和M5打开，第一节点A的电位为Vdata+Vth，第二节点B的电位为ELVDD，最终流过OLED的驱动电流Ioled正比于(Vdata-ELVDD)2，该驱动电流Ioled与Vth无关；
Ioled＝K(Vgs-Vth)2＝K(Vdata-ELVDD)2，其中，K为电流系数。
如图24所示，本发明所述的像素驱动电路的第四具体实施例包括驱动电路、初始化电路、储能电路、数据写入电路、补偿控制电路和发光控制电路，其中，
所述驱动电路包括驱动晶体管DTFT；所述初始化电路包括第一初始化晶体管M1和第二初始化晶体管M5；
所述储能电路包括存储电容Cst；所述数据写入电路包括数据写入晶体管M3；所述补偿控制电路包括补偿控制晶体管M4；所述发光控制电路包括发光控制晶体管M2；
DTFT的栅极与Cst的第一端连接，DTFT的源极与M2的漏极连接，DTFT的漏极与M5的源极连接；Cst的第二端接入高电压ELVDD；
M1和M4为双栅晶体管；M1是由两个薄膜晶体管串联而形成，M1的第一极为其源极，M1的第三极为该两个薄膜晶体管相互连接的节点，M1的第二极为其漏极；
M1的第一栅极和M1的第二栅极都与第n-1行栅线Gate(n-1)连接，M1的第一极与Cst的第一端连接，M1的第二极与初始化电压线连接；M1的第三极与有机发光二极管OLED的阳极连接；所述初始化电压线用于输入初始化电压Vint；
M2的栅极与第n行发光控制线EM(n)连接，M2的源极与高电压端连接，M2的漏极与M3的漏极连接；所述高电压端用于输入高电压ELVDD；
M3的栅极与第n行栅线Gate(n)连接，M3的源极与数据线Data连接；
M4的第一栅极和M4的第二栅极都与第n行栅线Gate(n)连接，M4的源极与DTFT的漏极连接，M4的漏极与Cst的第一端连接；
M5的栅极与第n+1行发光控制线EM(n+1)连接，M5的源极与DTFT的漏极连接，M5的漏极与OLED的阳极连接；
OLED的阴极接入低电压ELVSS。
在图24所示的像素驱动电路的第四具体实施例中，所述第二初始化晶体管M5也用于发光控制，在发光阶段，M5打开，以控制DTFT的漏极与OLED的阳极之间连通。
在图24所示的像素驱动电路的第四具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限；第一初始控制线为第n-1行栅线Gate(n-1)，第二初始控制线为第n+1行发光控制线EM(n+1)，数据写入控制线为第n行栅线Gate(n)，补偿控制线为第n行栅线Gate(n)。
在图24所示的像素驱动电路的第四具体实施例中，发光元件为有机发光二极管OLED，发光元件的第一极为OLED的阳极，发光元件的第二极为OLED的阴极。
在图24所示的像素驱动电路的第四具体实施例中，第一节点A为与DTFT的栅极连接的节点，第二节点B为与DTFT的源极连接的节点，第三节点C为与DTFT的漏极连接的节点。
如图25所示，本发明如图24所示的像素驱动电路的第四具体实施例在工作时，
在初始化阶段T1，EM(n)输入高电压，EM(n+1)输入低电压，Gate(n-1)输入低电压，Gate(n)输入高电压，如图26A所示，M1和M5打开，Vint写入第一节点A和第三节点C，且第二节点B处于悬空(floating)状态，因此第二节点B的电位会由高电压端向初始电压线放电而变小，直至第二节点B的电位变为Vint-Vth(Vth为DTFT的阈值电压)，DTFT关闭，将DTFT置于处于Off-Bias(关断)状态，因此DTFT皆由关断状态下进行数据写入及阈值电压补偿，DTFT通过关断重置状态的设置，可以消除DTFT内的电荷，基于以上两点，可以改善因磁滞效应产生的短期残像问题；
在补偿阶段T2，EM(n)输入高电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入低电压，Data输出数据电压Vdata，如图26B所示，M3打开，Vdata写入第二节点B，且M4也处于开启状态，第一节点A的电位会由Vint被充电到Vdata+Vth，Vth为DTFT的阈值电压，因此数据电压Vdata写入且DTFT的阈值电压Vth被锁住；在补偿阶段T2，第三节点C的电位为Vdata+Vth；
在保持阶段T3，EM(n)输入低电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图26C所示，M2打开，以控制第二节点B的电位为ELVDD；在所述保持阶段T3，第一节点A的电位维持为Vdata+Vth，第三节点B的电位维持为Vdata+Vth；
在发光阶段T4，EM(n)输入低电压，EM(n+1)输入低电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图26D所示，M2和M5打开，第一节点A的电位为Vdata+Vth，第二节点B的电位为ELVDD，最终流过OLED的驱动电流Ioled正比于(Vdata-ELVDD)2，该驱动电流Ioled与Vth无关；
Ioled＝K(Vgs-Vth)2＝K(Vdata-ELVDD)2，其中，K为电流系数。
如图27所示，本发明所述的像素驱动电路的第五具体实施例包括驱动电路、初始化电路、储能电路、数据写入电路、补偿控制电路和发光控制电路，其中，
所述驱动电路包括驱动晶体管DTFT；所述初始化电路包括第一初始化晶体管M1和第二初始化晶体管M5；
所述储能电路包括存储电容Cst；所述数据写入电路包括数据写入晶体管M3；所述补偿控制电路包括补偿控制晶体管M4；所述发光控制电路包括发光控制晶体管M2；
DTFT的栅极与Cst的第一端连接，DTFT的源极与M2的漏极连接，DTFT的漏极与M5的源极连接；Cst的第二端接入高电压ELVDD；
M1和M4为双栅晶体管；M1是由两个薄膜晶体管串联而形成，M1的第一极为其源极，M1的第三极为该两个薄膜晶体管相互连接的节点，M1的第二极为其漏极；
M1的第一栅极和M1的第二栅极都与第n-1行栅线Gate(n-1)连接，M1的第一极与Cst的第一端连接，M1的第二极与初始化电压线连接；M1的第三极与DTFT的漏极连接；所述初始化电压线用于输入初始化电压Vint；
M2的栅极与第n行发光控制线EM(n)连接，M2的源极与高电压端连接，M2的漏极与M3的漏极连接；所述高电压端用于输入高电压ELVDD；
M3的栅极与第n行栅线Gate(n)连接，M3的源极与数据线Data连接；
M4的第一栅极和M4的第二栅极都与第n行栅线Gate(n)连接，M4的源极与DTFT的漏极连接，M4的漏极与Cst的第一端连接；
M5的栅极与第n+1行发光控制线EM(n+1)连接，M5的源极与DTFT的漏极连接，M5的漏极与OLED的阳极连接；
OLED的阴极接入低电压ELVSS。
在图27所示的像素驱动电路的第五具体实施例中，所述第二初始化晶体管M5也用于发光控制，在发光阶段，M5打开，以控制DTFT的漏极与OLED的阳极之间连通。
在图27所示的像素驱动电路的第五具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限；第一初始控制线为第n-1行栅线Gate(n-1)，第二初始控制线为第n+1行发光控制线EM(n+1)，数据写入控制线为第n行栅线Gate(n)，补偿控制线为第n行栅线Gate(n)。
在图27所示的像素驱动电路的第五具体实施例中，发光元件为有机发光二极管OLED，发光元件的第一极为OLED的阳极，发光元件的第二极为OLED的阴极。
在图27所示的像素驱动电路的第五具体实施例中，第一节点A为与DTFT的栅极连接的节点，第二节点B为与DTFT的源极连接的节点，第三节点C为与DTFT的漏极连接的节点。
如图28所示，本发明如图27所示的像素驱动电路的第五具体实施例在工作时，
在初始化阶段T1，EM(n)输入高电压，EM(n+1)输入低电压，Gate(n-1)输入低电压，Gate(n)输入高电压，如图29A所示，M1和M5打开，Vint写入第一节点A和第三节点C，且第二节点B处于悬空(floating)状态，因此第二节点B的电位会由高电压端向初始电压线放电而变小，直至第二节点B的电位变为Vint-Vth(Vth为DTFT的阈值电压)，DTFT关闭，将DTFT置于处于Off-Bias(关断)状态，因此DTFT皆由关断状态下进行数据写入及阈值电压补偿，DTFT通过关断重置状态的设置，可以消除DTFT内的电荷，基于以上两点，可以改善因磁滞效应产生的短期残像问题；
在补偿阶段T2，EM(n)输入高电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入低电压，Data输出数据电压Vdata，如图29B所示，M3打开，Vdata写入第二节点B，且M4也处于开启状态，第一节点A的电位会由Vint被充电到Vdata+Vth，Vth为DTFT的阈值电压，因此数据电压Vdata写入且DTFT的阈值电压Vth被锁住；在补偿阶段T2，第三节点C的电位为Vdata+Vth；
在保持阶段T3，EM(n)输入低电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图29C所示，M2打开，以控制第二节点B的电位为ELVDD；在所述保持阶段T3，第一节点A的电位维持为Vdata+Vth，第三节点B的电位维持为Vdata+Vth；
在发光阶段T4，EM(n)输入低电压，EM(n+1)输入低电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图29D所示，M2和M5打开，第一节点A的电位为Vdata+Vth，第二节点B的电位为ELVDD，最终流过OLED的驱动电流Ioled正比于(Vdata-ELVDD)2，该驱动电流Ioled与Vth无关；
Ioled＝K(Vgs-Vth)2＝K(Vdata-ELVDD)2，其中，K为电流系数。
如图30所示，本发明所述的像素驱动电路的第六具体实施例包括驱动电路、初始化电路、储能电路、数据写入电路、补偿控制电路和发光控制电路，其中，
所述驱动电路包括驱动晶体管DTFT；所述初始化电路包括第一初始化晶体管M1和第二初始化晶体管M5；
所述储能电路包括存储电容Cst；所述数据写入电路包括数据写入晶体管M3；所述补偿控制电路包括补偿控制晶体管M4；所述发光控制电路包括发光控制晶体管M2；
DTFT的栅极与Cst的第一端连接，DTFT的源极与M2的漏极连接，DTFT的漏极与M5的源极连接；Cst的第二端接入高电压ELVDD；
M1和M4为双栅晶体管；M1是由两个薄膜晶体管串联而形成，M1的第一极为其源极，M1的第三极为该两个薄膜晶体管相互连接的节点，M1的第二极为其漏极；
M1的第一栅极和M1的第二栅极都与第n-1行栅线Gate(n-1)连接，M1的第一极与Cst的第一端连接，M1的第二极与初始化电压线连接；M1的第三极与DTFT的源极连接；所述初始化电压线用于输入初始化电压Vint；
M2的栅极与第n行发光控制线EM(n)连接，M2的源极与高电压端连接，M2的漏极与M3的漏极连接；所述高电压端用于输入高电压ELVDD；
M3的栅极与第n行栅线Gate(n)连接，M3的源极与数据线Data连接；
M4的第一栅极和M4的第二栅极都与第n行栅线Gate(n)连接，M4的源极与DTFT的漏极连接，M4的漏极与Cst的第一端连接；
M5的栅极与第n+1行发光控制线EM(n+1)连接，M5的源极与DTFT的漏极连接，M5的漏极与OLED的阳极连接；
OLED的阴极接入低电压ELVSS。
在图30所示的像素驱动电路的第六具体实施例中，所述第二初始化晶体管M5也用于发光控制，在发光阶段，M5打开，以控制DTFT的漏极与OLED的阳极之间连通。
在图30所示的像素驱动电路的第六具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限；第一初始控制线为第n-1行栅线Gate(n-1)，第二初始控制线为第n+1行发光控制线EM(n+1)，数据写入控制线为第n行栅线Gate(n)，补偿控制线为第n行栅线Gate(n)。
在图30所示的像素驱动电路的第六具体实施例中，发光元件为有机发光二极管OLED，发光元件的第一极为OLED的阳极，发光元件的第二极为OLED的阴极。
在图30所示的像素驱动电路的第六具体实施例中，第一节点A为与DTFT的栅极连接的节点，第二节点B为与DTFT的源极连接的节点，第三节点C为与DTFT的漏极连接的节点。
如图31所示，本发明如图30所示的像素驱动电路的第六具体实施例在工作时，
在初始化阶段T1，EM(n)输入高电压，EM(n+1)输入低电压，Gate(n-1)输入低电压，Gate(n)输入高电压，如图32A所示，M1和M5打开，Vint写入第一节点A和第二节点B，且第三节点C与OLED的阳极之间连通，因此第二节点C的电位为ELVSS+Voled(Voled为OLED的开启电压)，DTFT关闭，将DTFT置于处于Off-Bias(关断)状态，因此DTFT皆由关断状态下进行数据写入及阈值电压补偿，DTFT通过关断重置状态的设置，可以消除DTFT内的电荷，基于以上两点，可以改善因磁滞效应产生的短期残像问题；
在补偿阶段T2，EM(n)输入高电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入低电压，Data输出数据电压Vdata，如图32B所示，M3打开，Vdata写入第二节点B，且M4也处于开启状态，第一节点A的电位会由Vint被充电到Vdata+Vth，Vth为DTFT的阈值电压，因此数据电压Vdata写入且DTFT的阈值电压Vth被锁住；在补偿阶段T2，第三节点C的电位为Vdata+Vth；
在保持阶段T3，EM(n)输入低电压，EM(n+1)输入高电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图32C所示，M2打开，以控制第二节点B的电位为ELVDD；在所述保持阶段T3，第一节点A的电位维持为Vdata+Vth，第三节点B的电位维持为Vdata+Vth；
在发光阶段T4，EM(n)输入低电压，EM(n+1)输入低电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图32D所示，M2和M5打开，第一节点A的电位为Vdata+Vth，第二节点B的电位为ELVDD，最终流过OLED的驱动电流Ioled正比于(Vdata-ELVDD)2，该驱动电流Ioled与Vth无关；
Ioled＝K(Vgs-Vth)2＝K(Vdata-ELVDD)2，其中，K为电流系数。
如图33所示，本发明所述的像素驱动电路的第七具体实施例包括驱动电路、初始化电路、储能电路、数据写入电路、补偿控制电路和发光控制电路，其中，
所述驱动电路包括驱动晶体管DTFT；所述初始化电路包括第一初始化晶体管M1和第二初始化晶体管M6；
所述储能电路包括存储电容Cst；所述数据写入电路包括数据写入晶体管M3；所述补偿控制电路包括补偿控制晶体管M4；所述发光控制电路包括第一发光控制晶体管M2和第二发光控制晶体管M5；
DTFT的栅极与Cst的第一端连接，DTFT的源极与M2的漏极连接，DTFT的漏极与M5的源极连接；Cst的第二端接入高电压ELVDD；
M1和M4为双栅晶体管；M1是由两个薄膜晶体管串联而形成，M1的第一极为其源极，M1的第三极为该两个薄膜晶体管相互连接的节点，M1的第二极为其漏极；
M1的第一栅极和M1的第二栅极都与第n-1行栅线Gate(n-1)连接，M1的第一极与Cst的第一端连接，M1的第二极与初始化电压线连接；M1的第三极与有机发光二极管OLED的阳极连接；所述初始化电压线用于输入初始化电压Vint；
M2的栅极与第n行发光控制线EM(n)连接，M2的源极与高电压端连接，M2的漏极与M3的漏极连接；所述高电压端用于输入高电压ELVDD；
M3的栅极与第n行栅线Gate(n)连接，M3的源极与数据线Data连接；
M4的第一栅极和M4的第二栅极都与第n行栅线Gate(n)连接，M4的源极与DTFT的漏极连接，M4的漏极与Cst的第一端连接；
M5的栅极与第n行发光控制线EM(n)连接，M5的源极与DTFT的漏极连接，M5的漏极与OLED的阳极连接；
M6的栅极与第n-1行栅线连接，M6的源极与DTFT的漏极连接，M6的漏极与OLED的阳极连接；
OLED的阴极接入低电压ELVSS。
在图33所示的像素驱动电路的第七具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限；第一初始控制线为第n-1行栅线Gate(n-1)，第二初始控制线为第n-1行栅线Gate(n-1)，数据写入控制线为第n行栅线Gate(n)，补偿控制线为第n行栅线Gate(n)。
在图33所示的像素驱动电路的第七具体实施例中，发光元件为有机发光二极管OLED，发光元件的第一极为OLED的阳极，发光元件的第二极为OLED的阴极。
在图33所示的像素驱动电路的第七具体实施例中，第一节点A为与DTFT的栅极连接的节点，第二节点B为与DTFT的源极连接的节点，第三节点C为与DTFT的漏极连接的节点。
如图34所示，本发明如图33所示的像素驱动电路的第七具体实施例在工作时，
在初始化阶段T1，EM(n)输入高电压，Gate(n-1)输入低电压，Gate(n)输入高电压，如图35A所示，M1和M6打开，Vint写入第一节点A和第三节点C，且第二节点B处于悬空(floating)状态，因此第二节点B的电位会由高电压端向初始电压线放电而变小，直至第二节点B的电位变为Vint-Vth(Vth为DTFT的阈值电压)，DTFT关闭，将DTFT置于处于Off-Bias(关断)状态，因此DTFT皆由关断状态下进行数据写入及阈值电压补偿，DTFT通过关断重置状态的设置，可以消除DTFT内的电荷，基于以上两点，可以改善因磁滞效应产生的短期残像问题；并在所述初始化阶段T1，M1打开，以将OLED的阳极接入Vint，使得OLED不发光；
在补偿阶段T2，EM(n)输入高电压，Gate(n-1)输入高电压，Gate(n)输入低电压，Data输出数据电压Vdata，如图35B所示，M3打开，Vdata写入第二节点B，且M4也处于开启状态，第一节点A的电位会由Vint被充电到Vdata+Vth，Vth为DTFT的阈值电压，因此数据电压Vdata写入且DTFT的阈值电压Vth被锁住；在补偿阶段T2，第三节点C的电位为Vdata+Vth；
在发光阶段T3，EM(n)输入低电压，Gate(n-1)输入高电压，Gate(n)输入高电压，如图35C所示，M2和M5打开，第一节点A的电位为Vdata+Vth，第二节点B的电位为ELVDD，最终流过OLED的驱动电流Ioled正比于(Vdata-ELVDD)2，该驱动电流Ioled与Vth无关；
Ioled＝K(Vgs-Vth)2＝K(Vdata-ELVDD)2，其中，K为电流系数。
本发明实施例像素驱动方法，应用于上述的像素驱动电路，显示周期包括初始化阶段，所述像素驱动方法包括：
在初始化阶段，初始化电路通过设置驱动电路的控制端的电位，并通过设置所述驱动电路的第一端的电位和/或所述驱动电路的第二端的电位，以控制所述驱动电路包括的驱动晶体管处于预定状态。
具体的，所述预定状态可以为关断状态或导通状态。
本发明实施例所述的显示面板，包括显示基板，所述显示面板还包括设置于显示基板上的多行多列上述的像素驱动电路。
本发明实施例所述的显示装置包括上述的显示面板。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (13)

1.一种像素驱动电路，其特征在于，包括驱动电路和初始化电路；
所述初始化电路与驱动电路的控制端连接，所述初始化电路还与所述驱动电路的第一端和/或所述驱动电路的第二端连接，所述初始化电路用于通过设置所述驱动电路的控制端的电位，并通过设置所述驱动电路的第一端的电位和/或所述驱动电路的第二端的电位，以控制所述驱动电路包括的驱动晶体管处于预定状态；
所述预定状态为关断状态；
所述初始化电路包括第一初始化子电路和第二初始化子电路；
所述第一初始化子电路用于在第一初始控制线输入的第一初始控制信号的控制下，将所述驱动电路的控制端的电位和发光元件的第一极的电位设置为初始化电压；
所述第二初始化子电路用于在第二初始控制线输入的第二初始控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通，以将所述驱动电路的第二端的电位设置为所述初始化电压；
所述第一初始化子电路包括第一初始化晶体管，所述第二初始化子电路包括第二初始化晶体管；所述第一初始化晶体管为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述发光元件的第一极连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接；或者，
所述第一初始化子电路包括第一初始化晶体管，所述第二初始化子电路包括第二初始化晶体管；所述第一初始化晶体管为双栅晶体管；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第一初始控制线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述驱动电路的第二端连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第二初始控制线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接；或者，
所述第一初始化子电路包括第一初始化晶体管，所述第二初始化子电路包括第二初始化晶体管；所述第一初始化晶体管为双栅晶体管；所述第一初始控制线和所述第二初始控制线为都第n-1行栅线；n为正整数；
所述第一初始化晶体管的第一栅极和所述第一初始化晶体管的第二栅极都与所述第n-1行栅线连接，所述第一初始化晶体管的第一极与所述驱动电路的控制端连接，所述第一初始化晶体管的第二极与初始化电压端连接，所述第一初始化晶体管的第三极与所述发光元件的第一极连接；所述初始化电压端用于提供所述初始化电压；所述发光元件的第二极与第二电压端连接；
所述第二初始化晶体管的控制极与所述第n-1行栅线连接，所述第二初始化晶体管的第一极与所述驱动电路的第二端连接，所述第二初始化晶体管的第二极与所述发光元件的第一极连接。
2.如权利要求1所述的像素驱动电路，其特征在于，还包括储能电路、数据写入电路和补偿控制电路，其中，
所述储能电路用于维持所述驱动电路的控制端的电位；
所述数据写入电路用于在数据写入控制线输入的数据写入控制信号的控制下，控制将数据线上的数据电压写入所述驱动电路的第一端；
所述补偿控制电路用于在补偿控制线输入的补偿控制信号的控制下，控制所述驱动电路的控制端与所述驱动电路的第二端之间连通，以使得所述驱动电路的控制端的电位与所述驱动晶体管的阈值电压相关。
3.如权利要求2所述的像素驱动电路，其特征在于，所述驱动电路包括驱动晶体管；所述驱动晶体管的控制极为所述驱动电路的控制端，所述驱动晶体管的第一极为所述驱动电路的第一端，所述驱动晶体管的第二极为所述驱动电路的第二端；
所述储能电路包括存储电容，所述数据写入电路包括数据写入晶体管，所述补偿控制电路包括补偿控制晶体管；
所述存储电容的第一端与所述驱动晶体管的控制极连接，所述存储电容的第二端与第三电压端连接；所述第三电压端用于输入第三电压；
所述数据写入晶体管的控制极与所述数据写入控制线连接，所述数据写入晶体管的第一极与所述数据线连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极连接；
所述补偿控制晶体管的控制极与所述补偿控制线连接，所述补偿控制晶体管的第一极与所述驱动晶体管的第二极连接，所述补偿控制晶体管的第二极与所述驱动晶体管的控制极连接。
4.如权利要求3所述的像素驱动电路，其特征在于，所述补偿控制晶体管为双栅晶体管。
5.如权利要求2所述的像素驱动电路，其特征在于，还包括发光控制电路；所述发光控制电路用于在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第二端与发光元件之间连通；n为正整数。
6.如权利要求5所述的像素驱动电路，其特征在于，
所述发光控制电路包括发光控制晶体管；
所述发光控制晶体管的控制极与所述第n行发光控制线连接，所述发光控制晶体管的第一极与所述驱动电路的第二端连接，所述发光控制晶体管的第二极与所述发光元件连接。
7.如权利要求2所述的像素驱动电路，其特征在于，还包括发光控制电路；所述发光控制电路用于在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第二端与发光元件之间连通，并控制所述驱动电路的第一端与第一电压端之间连通；n为正整数。
8.如权利要求7所述的像素驱动电路，其特征在于，
所述发光控制电路包括第一发光控制晶体管和第二发光控制晶体管；
所述第一发光控制晶体管的控制极与所述第n行发光控制线连接，所述第一发光控制晶体管的第一极与所述第一电压端连接，所述第一发光控制晶体管的第二极与所述驱动电路的第一端连接；
所述第二发光控制晶体管的控制极与所述第n行发光控制线连接，所述第二发光控制晶体管的第一极与所述驱动电路的第二端连接，所述第二发光控制晶体管的第二极与所述发光元件连接。
9.如权利要求2所述的像素驱动电路，其特征在于，还包括发光控制电路；所述发光控制电路用于在第n行发光控制线输入的发光控制信号的控制下，控制所述驱动电路的第一端与第一电压端之间连通；n为正整数。
10.如权利要求9所述的像素驱动电路，其特征在于，
所述发光控制电路包括发光控制晶体管；
所述发光控制晶体管的控制极与所述第n行发光控制线连接，所述发光控制晶体管的第一极与所述第一电压端连接，所述发光控制晶体管的第二极与所述驱动电路的第一端连接。
11.一种像素驱动方法，应用于如权利要求1至10中任一权利要求所述的像素驱动电路，其特征在于，显示周期包括初始化阶段，所述像素驱动方法包括：
在初始化阶段，初始化电路通过设置驱动电路的控制端的电位，并通过设置所述驱动电路的第一端的电位和/或所述驱动电路的第二端的电位，以控制所述驱动电路包括的驱动晶体管处于预定状态；
所述预定状态为关断状态。
12.一种显示面板，包括显示基板，其特征在于，所述显示面板还包括设置于显示基板上的多行多列如权利要求1至10中任一权利要求所述的像素驱动电路。
13.一种显示装置，其特征在于，包括如权利要求12所述的显示面板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817165B (zh) * 2019-03-08 2021-04-20 京东方科技集团股份有限公司 像素驱动电路、像素驱动方法、显示面板和显示装置
CN110648631A (zh) * 2019-09-30 2020-01-03 昆山国显光电有限公司 像素电路、方法、显示面板及装置
CN112419982A (zh) * 2020-11-11 2021-02-26 Oppo广东移动通信有限公司 一种像素补偿电路、显示面板及电子设备
CN115176304A (zh) * 2020-11-30 2022-10-11 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
GB2614684A (en) * 2021-04-01 2023-07-12 Boe Technology Group Co Ltd Pixel driving circuit, driving method therefor, and display panel
CN114514573B (zh) * 2021-07-30 2022-08-09 京东方科技集团股份有限公司 像素电路、驱动方法和显示装置
CN113851082B (zh) * 2021-08-05 2022-07-29 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
CN114023266B (zh) * 2021-10-29 2022-12-09 维信诺科技股份有限公司 像素电路、显示面板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107256695A (zh) * 2017-07-31 2017-10-17 上海天马有机发光显示技术有限公司 像素电路、其驱动方法、显示面板及显示装置
CN107316613A (zh) * 2017-07-31 2017-11-03 上海天马有机发光显示技术有限公司 像素电路、其驱动方法、有机发光显示面板及显示装置
CN107452334A (zh) * 2017-08-30 2017-12-08 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板及其驱动方法、显示装置
CN109102778A (zh) * 2018-11-15 2018-12-28 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102346997B (zh) * 2010-08-04 2014-07-16 群康科技(深圳)有限公司 像素结构及显示器的驱动方法
CN104575377A (zh) * 2014-12-22 2015-04-29 昆山国显光电有限公司 像素电路及其驱动方法和有源矩阵有机发光显示器
KR102351667B1 (ko) * 2015-08-07 2022-01-14 삼성디스플레이 주식회사 유기 발광 표시 장치
CN107452339B (zh) * 2017-07-31 2019-08-09 上海天马有机发光显示技术有限公司 像素电路、其驱动方法、有机发光显示面板及显示装置
CN107452331B (zh) * 2017-08-25 2023-12-05 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示装置
CN107767819A (zh) * 2017-09-28 2018-03-06 京东方科技集团股份有限公司 像素驱动电路及方法、显示装置
CN109817165B (zh) * 2019-03-08 2021-04-20 京东方科技集团股份有限公司 像素驱动电路、像素驱动方法、显示面板和显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107256695A (zh) * 2017-07-31 2017-10-17 上海天马有机发光显示技术有限公司 像素电路、其驱动方法、显示面板及显示装置
CN107316613A (zh) * 2017-07-31 2017-11-03 上海天马有机发光显示技术有限公司 像素电路、其驱动方法、有机发光显示面板及显示装置
CN107452334A (zh) * 2017-08-30 2017-12-08 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板及其驱动方法、显示装置
CN109102778A (zh) * 2018-11-15 2018-12-28 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示装置

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