CN109802664B - 一种射频开关及控制与驱动电路 - Google Patents

Abstract

本发明公开了一种射频开关及控制与驱动电路，包括：逻辑译码模块，用于将开关选择信号译码为m位译码输出；m个通路控制与驱动模块，分别连接一位译码输出，以将输入的1位译码输出转换为射频串并联通路的栅极和体区控制及驱动电压；m个射频串并联通路，用于在对应的栅极和体区控制及驱动电压的控制下将射频信号在天线ANT与射频端RFj间传输，本发明可优化逻辑控制，改善布局布线，改善数字干扰及噪声对射频性能影响，同时减少电平位移器占用面积，降低成本。

Description

一种射频开关及控制与驱动电路

技术领域

本发明涉及射频开关技术领域，特别是涉及一种射频开关及控制与驱动电路。

背景技术

射频开关设计的数字逻辑控制及电平驱动易对射频部分产生数字干扰及噪声影响，同时占用一定芯片面积，因此一般需要优化设计。

如图1所示，现有射频开关(SPmT，单刀m掷)包括逻辑译码模块10、多个通路控制及驱动模块20和多个射频串并联通路30组成。其中，逻辑译码模块10，用于将开关选择信号译码为4m位译码输出；通路控制及驱动模块20由4个电平位移器(Levelshift)组成，用于将输入的4位译码输出转换为串联开关支路和并联开关支路的栅极和体区控制及驱动电压，共m个；射频串并联通路30由串联和并联的开关支路组成，用于在栅极和体区控制及驱动电压的控制下将射频信号在天线ANT与RFj间传输，j＝1,2,……,m。

具体地，射频串并联通路30中的开关支路如图2所示，开关支路包括栅极电压公共控制模块31、开关模块32、体区电压公共控制模块33。其中，栅极电压控制模块31由电阻Rgc组成，用于将控制开关模块32导通或关断的栅极电压VG传输至开关模块32；开关模块32由多个级联的射频开关单元32i组成，用于在栅极电压VG的控制下将射频信号RFin连接或不连接至RFout，具体来说，每个射频开关单元32i由栅极偏置电路、开关电路和体区驱动电路组成，i＝1,2,……,n，栅极偏置电路由栅极偏置电阻Rgi组成，用于将栅极电压VG传输至开关管Mi的栅极，开关电路由NMOS开关管Mi以及通路电阻Rdsi组成，用于传输或关断射频链路，体区驱动电路由体区偏置电阻Rbi组成，用于将体区电压VB传输至开关管Mi的体区；体区电压公共控制模块33由电阻Rbc组成，用于将控制开关模块32导通或关断的体区电压VB传输至开关模块32。

栅极电压VG经电阻Rgc连接至栅极偏置电阻Rgi的公共端，栅极偏置电阻Rgi的另一端连接至开关管Mi的栅极；体区电压VB经电阻Rbc连接至体区偏置电阻Rbi的公共端，体区偏置电阻Rbi的另一端连接至开关管Mi的体区；射频输入信号RFin连接至开关管M1的漏极，开关管Mi依次级联，即开关管Mi的源极连接至开关管M(i+1)的漏极，i＝1,2,……,n-1，开关管Mn的源极即为射频输出信号RFout，通路电阻Rdsi并联在开关管Mi的漏极和源极间。

由于，现有技术中串并联开关支路需要4位逻辑控制，4个电平位移器(levelshift)驱动，SPmT需要4m位逻辑输出控制，4m个电平位移器(levelshift)驱动，逻辑控制复杂，数字干扰及噪声影响相对较大，同时电平位移器(levelshift)数量较多占用较大数字面积。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种射频开关及控制与驱动电路，以优化逻辑控制，改善其布局布线，改善数字干扰及噪声对射频性能影响,同时减少电平位移器占用面积，降低成本。

为达上述及其它目的，本发明提出一种射频开关及控制与驱动电路，包括：

逻辑译码模块，用于将开关选择信号译码为m位译码输出；

m个通路控制与驱动模块，分别连接一位译码输出，以将输入的1位译码输出转换为射频串并联通路的栅极和体区控制及驱动电压；

m个射频串并联通路，用于在对应的栅极和体区控制及驱动电压的控制下将射频信号在天线ANT与射频端RFj间传输。

优选地，每个射频串并联通路包括一串联开关支路和并联开关支路，每个通路控制与驱动模块将1位译码输出转换为该串联开关支路和并联开关支路的栅极及体区控制及驱动电压。

优选地，所述通路控制与驱动模块包括5个输入端和4个输出端，所述5个输入端为控制电压VCT输入端、逻辑控制使能信号EN、正电源AVDD、负电源AVSS和地GND，所述4个输出端为串联开关支路栅极电压SeriesG、串联开关支路体区电压SeriesB、并联开关支路栅极电压ShuntG和并联开关支路体区电压ShuntB。

优选地，所述逻辑译码模块的m位输出分别连接至m个通路控制与驱动模块的控制电压VCT输入端，第j个通路控制与驱动模块的输出即串联开关支路栅极电压SeriesG、串联开关支路体区电压SeriesB、并联开关支路栅极电压ShuntG、并联开关支路体区电压ShuntB分别连接至第j个射频串并联通路的串联开关支路的栅极电压输入端、串联开关支路的体区电压输入端、并联开关支路的栅极电压输入端和并联开关支路的体区电压输入端，天线ANT分为多路分别连接至每个射频串并联通路的串联开关支路KSj的第二射频端RF_B，并联开关支路KPj的第二射频端RF_B接地，串联开关支路KSj的第一射频端RF_A和并联开关支路KPj的第一射频端RF_A连接在一起组成第j路射频端RFj。

优选地，所述通路控制与驱动模块包括：

通路控制逻辑电路，用于将控制电压VCT转为多个逻辑输出；

体区电压产生电路，用于将所述通路控制逻辑电路输出的逻辑输出转换为串联开关支路体区电压SeriesB和并联开关支路体区电压ShuntB；

体区电压锁存电路，用于将串联开关支路体区电压SeriesB和并联开关支路体区电压ShuntB锁存保持；

栅极电压产生电路，用于将所述通路控制逻辑电路输出的逻辑输出转换为串联开关支路栅极电压SeriesG和并联开关支路栅极电压ShuntG。

优选地，所述通路控制逻辑电路包括第一反相器Inv1、第二反相器Inv2、第一与非门Nand1和第二与非门Nand2，控制电压VCT连接至所述第一反相器Inv1的输入端，第一反相器Inv1的输出端连接至第二反相器Inv2的输入端、第二与非门Nand2的一输入端以及所述体区电压产生电路，第二反相器Inv2的输出端连接至第一与非门Nand1的一输入端以及所述体区电压产生电路，逻辑控制使能信号EN连接至第一与非门Nand1的另一输入端和第二与非门Nand2的另一输入端，第一与非门Nand1与第二与非门Nand2的输出端连接至所述栅极电压产生电路。

优选地，所述体区电压产生电路包括第三PMOS管Mp3、第四PMOS管Mp4、第三NMOS管Mn3、第四NMOS管Mn4、第三低通滤波器LPF3和第四低通滤波器LPF4，第三PMOS管Mp3源极和衬底接第一反相器Inv1的输出端，第四PMOS管Mp4的源极和衬底接第二反相器Inv2的输出端，第三PMOS管Mp3、第三NMOS管Mn3的栅极接地，第三PMOS管Mp3的漏极接第三NMOS管Mn3的漏极，第三NMOS管Mn3的源极和衬底连接至第三低通滤波器LPF3的输入端以及体区电压锁存电路、栅极电压产生电路，第三低通滤波器LPF3的输出即并联开关支路体区电压ShuntB，第四PMOS管Mp4的漏极接第四NMOS管Mn4的漏极，第四NMOS管Mn4的源极和衬底连接至第四低通滤波器LPF4的输入端以及体区电压锁存电路、栅极电压产生电路，第四低通滤波器LPF4的输出即串联开关支路体区电压SeiresB。

优选地，所述体区电压锁存电路包括第五反相器Inv5和第六反相器Inv6，第五反相器Inv5的输入端和第六反相器Inv6的输出端接所述第三NMOS管Mn3的源极和衬底，第六反相器Inv6的输入端和第五反相器Inv5的输出端接第四NMOS管Mn4的源极和衬底。

优选地，所述第五反相器Inv5和第六反相器Inv6的电源正端接地，第五反相器Inv5和第六反相器Inv6的电源负端接负电源AVSS。

优选地，所述栅极电压产生电路包括第一PMOS管Mp1、第二PMOS管Mp2、第一NMOS管Mn1、第二NMOS管Mn2、第七反相器Inv7、第八反相器Inv8、第一低通滤波器LPF1和第二低通滤波器LPF2，第一与非门Nand1的输出端连接至第一PMOS管Mp1的栅极，第二与非门Nand2的输出端连接至第二PMOS管Mp2的栅极，第一PMOS管Mp1的漏极连接至第七反相器Inv7的电源正端，第七反相器Inv7的输入端接地，第七反相器Inv7的输出端连接至第一低通滤波器LPF1的输入端，第一低通滤波器LPF1的输出端即串联开关支路栅极电压SeriesG，第七反相器Inv7的电源负端连接至第一NMOS管Mn1的漏极，第二PMOS管Mp2的漏极连接至第八反相器Inv8的电源正端，第八反相器Inv8的输入端接地，第八反相器Inv8的输出端连接至第二低通滤波器LPF2的输入端，第二低通滤波器LPF2的输出端即并联开关支路栅极电压ShuntG，第八反相器Inv8的电源负端连接至第二NMOS管Mn2的漏极，第一NMOS管Mn1、第二NMOS管Mn2的源极和衬底接负电源AVSS，第一NMOS管Mn1的栅极接所述第三NMOS管Mn3的源极和衬底，第二NMOS管Mn2的栅极接所述第四NMOS管Mn4的源极和衬底。

与现有技术相比，本发明一种射频开关及控制与驱动电路通过由一位逻辑控制产生串并联开关支路的栅极及体区的四个控制状态，且兼具驱动能力，对四个控制状态进行电平转换驱动，达到优化逻辑控制，改善其布局布线，进而改善数字干扰及噪声对射频性能影响的目的，同时，本发明还能够节省电平位移器占用面积，降低成本。

附图说明

图1为现有技术中射频开关的结构示意图；

图2为现有技术中开关支路的具体电路结构图；

图3为本发明一种射频开关及控制与驱动电路的电路结构图；

图4a为本发明具体实施例中通路控制及驱动模块的拓扑结构图；

图4b为本发明具体实施例中通路控制及驱动模块的电路结构图；

图5为本发明的仿真结果图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图3为本发明一种射频开关及控制与驱动电路的电路结构图。如图3所示，本发明一种射频开关及控制与驱动电路，包括：逻辑译码模块10、多个通路控制及驱动模块20和多个射频串并联通路30。

其中，逻辑译码模块10，用于将开关选择信号译码为m位(对SPmT开关，单刀m掷)译码输出；通路控制及驱动模块20由通路控制逻辑电路21、体区电压产生电路22、体区电压锁存电路23和栅极电压产生电路24组成，用于将输入的1位译码输出转换为串联开关支路和并联开关支路的栅极和体区控制及驱动电压，共m个；射频串并联通路30由串联开关支路KS1和并联开关支路KP1组成，用于在栅极和体区控制及驱动电压的控制下将射频信号在天线ANT与RFj间传输，j＝1,2,……,m。

如图3所示，逻辑译码模块10的m位输出分别连接至m个通路控制及驱动模块20的控制电压VCT输入端，第j个通路控制及驱动模块20的输出即串联开关支路栅极电压SeriesG、串联开关支路体区电压SeriesB、并联开关支路栅极电压ShuntG、并联开关支路体区电压ShuntB分别连接至第j个射频串并联通路30的串联开关支路的栅极电压输入端、串联开关支路的体区电压输入端、并联开关支路的栅极电压输入端和并联开关支路的体区电压输入端，天线ANT分为多路分别连接至每个射频串并联通路的串联开关支路KSj的第二射频端RF_B，并联开关支路KPj的第二射频端RF_B接地，串联开关支路KSj的第一射频端RF_A和并联开关支路KPj的第一射频端RF_A连接在一起组成第j路射频端RFj，j＝1,2,……,m。

通路控制及驱动模块20的拓扑结构如图4a所示，包含5个输入端：控制电压VCT输入端、逻辑控制使能信号EN、正电源AVDD、负电源AVSS和地GND，以及4个输出端：串联开关支路栅极电压SeriesG、串联开关支路体区电压SeriesB、并联开关支路栅极电压ShuntG和并联开关支路体区电压ShuntB输出端，其具体电路如图4b所示。具体地，通路控制及驱动模块20进一步包括：

通路控制逻辑电路21由第一反相器Inv1、第二反相器Inv2、第一与非门Nand1和第二与非门Nand2组成，用于将转为多个逻辑输出；

体区电压产生电路22由第三PMOS管Mp3、第四PMOS管Mp4、第三NMOS管Mn3、第四NMOS管Mn4、第三低通滤波器LPF3和第四低通滤波器LPF4组成，用于将通路控制逻辑电路21输出的逻辑输出转换为串联开关支路体区电压SeriesB和并联开关支路体区电压ShuntB；

体区电压锁存电路23由第五反相器Inv5和第六反相器Inv6组成，用于将串联开关支路体区电压SeriesB和并联开关支路体区电压ShuntB锁存保持；

栅极电压产生电路24由第一PMOS管Mp1、第二PMOS管Mp2、第一NMOS管Mn1、第二NMOS管Mn2、第七反相器Inv7、第八反相器Inv8、第一低通滤波器LPF1和第二低通滤波器LPF2组成，用于将通路控制逻辑电路21输出的逻辑输出转换为串联开关支路栅极电压SeriesG和并联开关支路栅极电压ShuntG。

控制电压VCT连接至第一反相器Inv1的输入端，第一反相器Inv1的输出端连接至第二反相器Inv2的输入端、第三PMOS管Mp3的源极和衬底以及第二与非门Nand2的一输入端，第二反相器Inv2的输出端连接至第四PMOS管Mp4的源极和衬底以及第一与非门Nand1的一输入端，逻辑控制使能信号EN连接至第一与非门Nand1的另一输入端和第二与非门Nand2的另一输入端，第一反相器Inv1、第二反相器Inv2、第一与非门Nand1、第二与非门Nand2的电源正端连接正电源AVDD，第一反相器Inv1、第二反相器Inv2、第一与非门Nand1、第二与非门Nand2的电源负端接地；

第一与非门Nand1的输出端连接至第一PMOS管Mp1的栅极，第二与非门Nand2的输出端连接至第二PMOS管Mp2的栅极，第一PMOS管Mp1的漏极连接至第七反相器Inv7的电源正端，第七反相器Inv7的输入端接地，第七反相器Inv7的输出端连接至第一低通滤波器LPF1的输入端，第一低通滤波器LPF1的输出端即串联开关支路栅极电压SeriesG，第七反相器Inv7的电源负端连接至第一NMOS管Mn1的漏极，第二PMOS管Mp2的漏极连接至第八反相器Inv8的电源正端，第八反相器Inv8的输入端接地，第八反相器Inv8的输出端连接至第二低通滤波器LPF2的输入端，第二低通滤波器LPF2的输出端即并联开关支路栅极电压ShuntG，第八反相器Inv8的电源负端连接至第二NMOS管Mn2的漏极，第一NMOS管Mn1、第二NMOS管Mn2的源极和衬底接负电源AVSS；

第三PMOS管Mp3、第三NMOS管Mn3的栅极接地，第三PMOS管Mp3的漏极接第三NMOS管Mn3的漏极，第三NMOS管Mn3的源极和衬底连接至第三低通滤波器LPF3的输入端、第五反相器Inv5的输入端和第六反相器Inv6的输出端以及第一NMOS管Mn1的栅极，第三低通滤波器LPF3的输出即并联开关支路体区电压ShuntB，第四PMOS管Mp4的漏极接第四NMOS管Mn4的漏极，第四NMOS管Mn4的源极和衬底连接至第四低通滤波器LPF4的输入端、第六反相器Inv6的输入端和第五反相器Inv5的输出端以及第二NMOS管Mn2的栅极，第四低通滤波器LPF4的输出即串联开关支路体区电压SeiresB；

第五反相器Inv5和第六反相器Inv6的电源正端接地，第五反相器Inv5和第六反相器Inv6的电源负端接负电源AVSS。

通路控制及驱动模块的工作原理如下：

当控制电压VCT＝0时，第一反相器Inv1的输出为Vdd，第二反相器Inv2的输出为0，第三PMOS管Mp3导通而第四PMOS管Mp4截止，在逻辑控制使能信号EN为高时，第二与非门Nand2输出0V而第一与非门Nand1输出Vdd，第一PMOS管Mp1截止而第二PMOS管Mp2导通；第三PMOS管Mp3输出的高压经第三NMOS管Mn3的分布电容耦合至第五反相器Inv5的输入端，由于第五反相器Inv5和第六反相器Inv6的正负电源分别为0和AVSS(－Vdd)，第五反相器Inv5输出负压，该负压会导致第四NMOS管Mn4逐步导通，同时使得第六反相器Inv6的输出输出0V，第五反相器Inv5与第六反相器Inv6首尾相连形成正反馈，从而第六反相器Inv6输出锁定在0V而第五反相器Inv5输出锁定在-Vdd，经过第三滤波器LPF3滤波后，得到并联开关支路体区电压ShuntB＝0，经过第四滤波器LPF4滤波后，得到串联开关支路体区电压SeriesB＝-Vdd；第六反相器Inv6输出的0V使得第一NMOS管Mn1导通，从而第七反相器Inv7的下拉管导通使得输出为低即-Vdd，经第一低通滤波器LPF1滤波后得到串联开关支路栅极电压SeriesG＝-Vdd，第五反相器Inv5输出的-Vdd使得第二NMOS管Mn2截止，从而第八反相器Inv8的上拉管导通使得输出为高即+Vdd，经第二低通滤波器LPF2滤波后得到并联开关支路栅极电压ShuntG＝Vdd。

同理，当控制电压VCT＝1时，SeriesG＝Vdd，SeriesB＝0，ShuntG＝-Vdd，ShuntB＝-Vdd。

图5为本发明的仿真结果图。从仿真图可以看出，当

Vdd＝2.5V时：

VCT＝0时：SeriesG＝-2.5V，SeriesB＝-2.5V，ShuntG＝2.5V，ShuntB＝0V

VCT＝1时：SeriesG＝2.5V，SeriesB＝0V，ShuntG＝-2.5V，ShuntB＝-2.5V

本发明可以实现由一位逻辑控制产生串并联开关支路的栅极及体区的四个控制状态的目的。

综上所述，本发明一种射频开关及控制与驱动电路通过由一位逻辑控制产生串并联开关支路的栅极及体区的四个控制状态，且兼具驱动能力，对四个控制状态进行电平转换驱动，达到优化逻辑控制，改善其布局布线，进而改善数字干扰及噪声对射频性能影响的目的，同时，本发明还能够节省电平位移器占用面积，降低成本。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (8)

1.一种射频开关及控制与驱动电路，包括：

逻辑译码模块，用于将开关选择信号译码为m位译码输出，其中，所述逻辑译码模块的m位输出分别连接至m个通路控制与驱动模块的控制电压VCT输入端，第j个通路控制与驱动模块的输出即串联开关支路栅极电压SeriesG、串联开关支路体区电压SeriesB、并联开关支路栅极电压ShuntG、并联开关支路体区电压ShuntB分别连接至第j个射频串并联通路的串联开关支路的栅极电压输入端、串联开关支路的体区电压输入端、并联开关支路的栅极电压输入端和并联开关支路的体区电压输入端，天线ANT分为多路分别连接至每个射频串并联通路的串联开关支路KSj的第二射频端RF_B，并联开关支路KPj的第二射频端RF_B接地，串联开关支路KSj的第一射频端RF_A和并联开关支路KPj的第一射频端RF_A连接在一起组成第j路射频端RFj；

m个通路控制与驱动模块，分别连接一位译码输出，以将输入的1位译码输出转换为射频串并联通路的栅极和体区控制及驱动电压，其中，每个通路控制与驱动模块包括4个输出端和5个输入端，所述4个输出端为串联开关支路栅极电压SeriesG、串联开关支路体区电压SeriesB、并联开关支路栅极电压ShuntG和并联开关支路体区电压ShuntB，所述5个输入端为控制电压VCT输入端、逻辑控制使能信号EN、正电源AVDD、负电源AVSS和地GND；

m个射频串并联通路，用于在对应的栅极和体区控制及驱动电压的控制下将射频信号在天线ANT与射频端RFj间传输。

2.如权利要求1所述的一种射频开关及控制与驱动电路，其特征在于：每个射频串并联通路包括一串联开关支路和并联开关支路，每个通路控制与驱动模块将1位译码输出转换为该串联开关支路和并联开关支路的栅极和体区控制及驱动电压。

3.如权利要求2所述的一种射频开关及控制与驱动电路，其特征在于，所述通路控制与驱动模块包括：

通路控制逻辑电路，用于将控制电压VCT转为多个逻辑输出；

体区电压产生电路，用于将所述通路控制逻辑电路输出的逻辑输出转换为串联开关支路体区电压SeriesB和并联开关支路体区电压ShuntB；

体区电压锁存电路，用于将串联开关支路体区电压SeriesB和并联开关支路体区电压ShuntB锁存保持；

栅极电压产生电路，用于将所述通路控制逻辑电路输出的逻辑输出转换为串联开关支路栅极电压SeriesG和并联开关支路栅极电压ShuntG。

4.如权利要求3所述的一种射频开关及控制与驱动电路，其特征在于：所述通路控制逻辑电路包括第一反相器Inv1、第二反相器Inv2、第一与非门Nand1和第二与非门Nand2，控制电压VCT连接至所述第一反相器Inv1的输入端，第一反相器Inv1的输出端连接至第二反相器Inv2的输入端、第二与非门Nand2的一输入端以及所述体区电压产生电路，第二反相器Inv2的输出端连接至第一与非门Nand1的一输入端以及所述体区电压产生电路，逻辑控制使能信号EN连接至第一与非门Nand1的另一输入端和第二与非门Nand2的另一输入端，第一与非门Nand1与第二与非门Nand2的输出端连接至所述栅极电压产生电路。

5.如权利要求4所述的一种射频开关及控制与驱动电路，其特征在于：所述体区电压产生电路包括第三PMOS管Mp3、第四PMOS管Mp4、第三NMOS管Mn3、第四NMOS管Mn4、第三低通滤波器LPF3和第四低通滤波器LPF4，第三PMOS管Mp3源极和衬底接第一反相器Inv1的输出端，第四PMOS管Mp4的源极和衬底接第二反相器Inv2的输出端，第三PMOS管Mp3、第三NMOS管Mn3的栅极接地，第三PMOS管Mp3的漏极接第三NMOS管Mn3的漏极，第三NMOS管Mn3的源极和衬底连接至第三低通滤波器LPF3的输入端以及体区电压锁存电路、栅极电压产生电路，第三低通滤波器LPF3的输出即并联开关支路体区电压ShuntB，第四PMOS管Mp4的漏极接第四NMOS管Mn4的漏极，第四NMOS管Mn4的源极和衬底连接至第四低通滤波器LPF4的输入端以及体区电压锁存电路、栅极电压产生电路，第四低通滤波器LPF4的输出即串联开关支路体区电压SeiresB。

6.如权利要求5所述的一种射频开关及控制与驱动电路，其特征在于：所述体区电压锁存电路包括第五反相器Inv5和第六反相器Inv6，第五反相器Inv5的输入端和第六反相器Inv6的输出端接所述第三NMOS管Mn3的源极和衬底，第六反相器Inv6的输入端和第五反相器Inv5的输出端接第四NMOS管Mn4的源极和衬底。

7.如权利要求6所述的一种射频开关及控制与驱动电路，其特征在于：所述第五反相器Inv5和第六反相器Inv6的电源正端接地，第五反相器Inv5和第六反相器Inv6的电源负端接负电源AVSS。

8.如权利要求7所述的一种射频开关及控制与驱动电路，其特征在于：所述栅极电压产生电路包括第一PMOS管Mp1、第二PMOS管Mp2、第一NMOS管Mn1、第二NMOS管Mn2、第七反相器Inv7、第八反相器Inv8、第一低通滤波器LPF1和第二低通滤波器LPF2，第一与非门Nand1的输出端连接至第一PMOS管Mp1的栅极，第二与非门Nand2的输出端连接至第二PMOS管Mp2的栅极，第一PMOS管Mp1的漏极连接至第七反相器Inv7的电源正端，第七反相器Inv7的输入端接地，第七反相器Inv7的输出端连接至第一低通滤波器LPF1的输入端，第一低通滤波器LPF1的输出端即串联开关支路栅极电压SeriesG，第七反相器Inv7的电源负端连接至第一NMOS管Mn1的漏极，第二PMOS管Mp2的漏极连接至第八反相器Inv8的电源正端，第八反相器Inv8的输入端接地，第八反相器Inv8的输出端连接至第二低通滤波器LPF2的输入端，第二低通滤波器LPF2的输出端即并联开关支路栅极电压ShuntG，第八反相器Inv8的电源负端连接至第二NMOS管Mn2的漏极，第一NMOS管Mn1、第二NMOS管Mn2的源极和衬底接负电源AVSS，第一NMOS管Mn1的栅极接所述第三NMOS管Mn3的源极和衬底，第二NMOS管Mn2的栅极接所述第四NMOS管Mn4的源极和衬底。

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