CN109786386A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种制造半导体装置的方法，包括以下步骤。衬底具有虚设区域及存储器单元区域。在存储器单元区域的衬底上方形成多个第一堆叠结构。在虚设区域中的衬底上方形成至少一个第二堆叠结构。在衬底上方形成导电层，以覆盖第一堆叠结构及至少一个第二堆叠结构。对导电层执行平坦化工艺，以暴露第一堆叠结构及至少一个第二堆叠结构的顶表面。图案化导电层，以在相邻的两个第一堆叠结构之间形成擦除栅极，以及在相邻的两个第一堆叠结构外部形成第一选择栅极及第二选择栅极。

Description

半导体装置及其制造方法
技术领域
本发明实施例涉及一种半导体装置及其制造方法。
背景技术
由于半导体业界为追求更高装置密度、更高性能以及更低成本已进展为纳米技术工艺节点，因此在减少构形变化及降低光刻操作的数量上面临挑战。
发明内容
本发明实施例提供一种制造半导体装置的方法，包括以下步骤。衬底具有虚设区域及存储器单元区域。在存储器单元区域的衬底上方形成多个第一堆叠结构。在虚设区域中的衬底上方形成至少一个第二堆叠结构。在衬底上方形成导电层，以覆盖第一堆叠结构及至少一个第二堆叠结构。对导电层执行平坦化工艺，以暴露第一堆叠结构及至少一个第二堆叠结构的顶表面。图案化导电层，以在相邻的两个第一堆叠结构之间形成擦除栅极，以及在相邻的两个第一堆叠结构外部形成第一选择栅极及第二选择栅极。
本发明实施例提供一种半导体装置包括衬底、多个存储器单元以及至少一个虚设栅极结构。衬底具有虚设区域及存储器单元区域。多个存储器单元位于存储器单元区域中的衬底上方。每个存储器单元包括衬底上的相邻的两个堆叠结构、两个选择栅极以及擦除栅极。两个选择栅极分别位于两个堆叠结构外部。擦除栅极位于相邻的两个堆叠结构之间。擦除栅极具有位于擦除栅极的最高顶表面与最低顶表面之间的台阶。至少一个虚设栅极结构位于虚设区域中的衬底上方。
本发明实施例提供另一种制造具有存储器的半导体装置的方法包括以下步骤。在衬底上方形成多个堆叠结构。每个堆叠结构从下到上包括第一介电层、第一导电层、第二介电层、第二导电层以及顶盖层。每个堆叠结构更包括间隔件，其位于第一导电层的侧壁、第二介电层的侧壁、第二导电层的侧壁以及顶盖层的侧壁上方且覆盖第一介电层。在衬底上方共形地形成第三导电层，以覆盖多个堆叠结构及第一介电层。对第三导电层执行平坦化工艺，以暴露堆叠结构的顶表面。在执行平坦化工艺之后，图案化第三导电层，以在相邻的两个堆叠结构外部形成两个选择栅极，并在相邻的两个堆叠结构之间形成擦除栅极。
附图说明
根据结合附图阅读的以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。
图1A至图1L是示出根据本公开的一个实施例的制造包括存储器的半导体装置的连续工艺的横截面视图。
图2是根据本公开的另一实施例的包括存储器的半导体装置的俯视图。
具体实施方式
应理解，以下揭示内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文描述组件及布置的具体实施例或实例以简化本公开。当然，这些只是实例且并不意欲为限制性的。举例来说，元件的尺寸并不限于所揭示的范围或值，但可取决于处理条件及/或装置的所需性质。此外，在以下描述中，第一特征在第二特征上方或上的形成可包括第一特征与第二特征直接接触所形成的实施例，并且还可包括形成额外特征以插入第一特征与第二特征之间，从而使得第一特征与第二特征可以不直接接触的实施例。为简单及清楚起见，各种特征可按不同比例任意拉伸。
此外，为易于描述如图式中所示的一个元件或特征与另一元件或特征的关系，可在本文中使用诸如“在…下面(beneath)”、“在…下方(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”等空间上相对的术语。除图中所描绘的取向之外，空间上相对的术语意图涵盖在使用或操作中的装置的不同取向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样地可相应地进行解释。此外，术语“由…制成”可意味着“包括”或“由…组成”中的任一个。
在本实施例中，半导体装置包括非易失性存储器(non-volatile memory；NVM)单元及外围电路(例如逻辑电路)。外围电路还可包括动态随机存取存储器(dynamic randomaccess memories；DRAM)、静态随机存取存储器(static random access memories；SRAM)，或其组合。NVM单元通常需要其中堆叠有多个层(例如多晶硅层)的堆叠结构，而外围逻辑电路通常包括具有单个多晶硅层的场效应晶体管(field effect transistors；FET)。由于结构差异，当例如图案化NVM单元及外围逻辑电路上方的导电层以分别形成字线及栅极电极时，NVM单元区域与外围逻辑电路区域之间的导电层存在高度差。此高度差可能影响导电层上的其它蚀刻工艺的性能。
图1A至图1L是示出根据本公开的一个实施例的制造包括存储器的半导体装置的连续工艺的横截面视图。应理解，额外操作可在图1A至图1L所示的工艺之前、期间及之后提供，且对于方法的额外实施例来说，可替换或去除下文所述的一些操作。
参考图1A，提供衬底100。在一些实施例中，衬底100为例如p型硅衬底，其中掺杂剂浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其它实施例中，衬底为n型硅衬底，其中掺杂剂浓度在约1×1015cm-3至约1×1018cm-3的范围内。或者，衬底可包括另一元素半导体，例如锗；化合物半导体，包括IV-IV族化合物半导体(例如，SiC及SiGe)、III-V族化合物半导体(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GalnAs、GalnP及/或GalnAsP)；或其组合。在一实施例中，衬底是绝缘体上硅(silicon-on-insulator；SOI)衬底的硅层。
参考图1A，多个隔离结构101形成于衬底100中。举例而言，隔离结构101为浅沟槽隔离(shallow trench isolations；SIT)。在一些实施例中，隔离结构101可由以下步骤形成。掩模层(未绘示)形成于衬底100上，且通过光刻操作及蚀刻操作来图案化掩模层。随后，通过使用图案化掩模层作为蚀刻掩模，蚀刻衬底100以形成沟槽。在一些实施例中，沟槽的深度在约250纳米(nm)至约350纳米的范围内。沟槽由绝缘材料或介电材料(例如氧化硅)填充，且接着执行平坦化操作(例如CMP或回蚀工艺)，以去除绝缘材料层的上部部分，由此形成隔离结构101。
衬底100未经蚀刻且在俯视图中由隔离结构101包围或分隔开的区域被称为有源区。如图1A中所示，在一些实施例中，衬底100包括虚设区域DR、逻辑区域LR以及存储器单元区域MR。虚设区域DR、逻辑区域LR以及存储器单元区域MR可通过隔离结构101分隔开。在一些实施例中，存储器单元区域MR包括非易失性存储器(NVM)单元，例如快闪存储器单元，且逻辑区域LR可包括逻辑电路(例如晶体管)、易失性存储器单元(例如DRAM、SRAM等等)或其组合。基本上，虚设区域DR被称作存储器单元区域MR及逻辑区域LR之外的其它区域。在一些替代实施例中，可基于产品的设计及需求来调整虚设区域DR、逻辑区域LR以及存储器单元区域MR的数量及配置。
在形成隔离结构101之后，在衬底100上方依次形成第一介电层102、第一导电层104、第二介电层106、第二导电层108以及顶盖层110。在一些实施例中，在存储器单元区域MR中，第一介电层102待用作存储器单元的隧穿介电层；第一导电层104待用作存储器单元的浮置栅极；且第二导电层108待用作存储器单元的控制栅极。
在一些实施例中，被用于存储器单元的隧穿氧化层的第一介电层102由氧化硅制成。在一些实施例中，第一介电层102的厚度在约1纳米至约50纳米的范围内。第一介电层102可由热氧化或化学气相沉积(chemical vapor deposition；CVD)形成。
在一些实施例中，第一导电层104为多晶硅。在其它实施例中，第一导电层是用以作为栅极电极的任何合适金属或金属氮化物。第一导电层104可由CVD形成。在一些实施例中，沉积的第一导电层104的厚度在约20纳米至约200纳米的范围内。在一些实施例中，第一导电层104的厚度通过平坦化操作减小，所述操作例如化学机械抛光(chemical-mechanical polishing；CMP)或回蚀方法。在一些实施例中，在平坦化操作之后，第一导电层104的厚度在约10纳米至约50纳米的范围内。在一些实施例中，第一导电层104为多晶硅，且适当地掺杂有p型掺杂剂(例如硼)或n型掺杂剂(例如磷)。在一些其它实施例中，第一导电层104为非晶硅层。
在一些实施例中，第二介电层106包括氧化硅层、氮化硅层或包括氧化硅及氮化硅的多层结构。在一实施例中，氧化硅-氮化硅-氧化硅(oxide-silicon nitride-siliconoxide；ONO)层被用作第二介电层106。在一些实施例中，第二介电层的厚度在约1纳米至约100纳米的范围内。第二介电层106可由CVD、物理气相沉积(physical vapor deposition；PVD)或原子层沉积(atomic layer deposition；ALD)形成。
在一些实施例中，第二导电层108可为由CVD形成的多晶硅层，且第二导电层108的厚度在约10纳米至约100纳米的范围内。在一些其它实施例中，第二导电层108为多晶硅，且适当地掺杂有p型掺杂剂(例如硼)或n型掺杂剂(例如磷)。
在一些实施例中，顶盖层110由通过CVD形成的氧化硅或氮化硅制成，且其厚度在约100纳米至约250纳米的范围内。在一些实施例中，顶盖层110包括一层或多层。举例而言，顶盖层110为包括按顺序由氧化硅、氮化硅以及氧化硅制成的ONO三层的复合结构。在一些实施例中，复合结构的每个层的厚度可彼此相同或不同。
接着，执行包括光刻及蚀刻的图案化操作，图案化顶盖层110、第二导电层108以及第二介电层106，如图1B中所示。
在顶盖层110、第二导电层108以及第二介电层106的图案化操作之后，在顶盖层110、第二导电层108以及第二介电层106的相对侧上形成第一间隔件112，如图1C所示。在一些实施例中，第一间隔件112由合适介电材料的一层或多层制成。在整个衬底100上方例如通过CVD形成介电材料的一个或多个毯覆层，且接着执行各向异性蚀刻，由此形成第一间隔件112。在一些实施例中，第一间隔件112的厚度在约10纳米至约50纳米的范围内。尽管图1C中示出的第一间隔件112为单层，但不应限制本公开的各种实施例。在一些替代实施例中，第一间隔件112包括由两个氧化硅层包夹的氮化硅层的ONO膜(未示出)。在一些其它实施例中，第一间隔件112由氮化硅或氮氧化硅的单层制成。
在形成第一间隔件112之后，使用第一间隔件112及图案化的顶盖层110作为掩模层执行干式蚀刻以图案化第一导电层104，如图1D中所示。在此情况下，如图1D中所示，图案化的第一多晶硅层104的宽度大于图案化的第二导电层108的宽度。
此外，形成第二间隔件114，如图1E中所示，且在存储器单元区域MR中的衬底100上形成擦除栅极介电层118，如图1F中所示。在一些实施例中，第二间隔件114由合适介电材料的一层或多层制成。在一实施例中，第二间隔件114由通过CVD形成的氧化硅制成。擦除栅极介电层118由氧化硅制成。在一些实施例中，形成氧化硅层，且接着图案化氧化硅层，以在擦除栅极区域去除氧化硅层，且接着执行湿式氧化，由此形成擦除栅极介电层118。在一些实施例中，还形成用作选择栅极(例如字线)的栅极介电层。在一些实施例中，第一介电层102保留为栅极介电层。在某些实施例中，薄化待用作选择栅极的栅极介电层的第一介电层102的暴露部分。也就是说，第一介电层102包括第一导电层104下方的第一介电层102a以及外露于第一导电层104的第一介电层102b。第一介电层102a的第一厚度及第一介电层102b的第二厚度彼此不同。在一些实施例中，第一介电层102a的第一厚度大于或小于第一介电层102b的第二厚度。在一些替代实施例中，第一导电层104下方的第一介电层102a的第一厚度及外露于第一导电层104的第一介电层102b的第二厚度相同。
通过前述操作，形成堆叠结构S1、堆叠结构S2以及堆叠结构S3，如图1F中所示。详细地说，堆叠结构S1、堆叠结构S2以及堆叠结构S3中的每一个从下到上依次包括第一介电层102、第一导电层104、第二介电层106、第二导电层108以及顶盖层110。堆叠结构S1、堆叠结构S2以及堆叠结构S3中的每一个更包括第二介电层106的侧壁、第二导电层108的侧壁以及顶盖层110的侧壁上方的第一间隔件112，以及第一间隔件112及第一导电层104上方的第二间隔件114。在一些实施例中，相邻的两个堆叠结构S1及堆叠结构S2为存储器单元区域MR中的衬底100上方的一对存储器单元，而堆叠结构S3为虚设区域DR中的衬底100上方的虚设栅极结构。在一些实施例中，虚设栅极结构(例如堆叠结构S3)及一对存储器单元(例如堆叠结构S1及堆叠结构S2)同时形成。在一些实施例中，相邻的两个堆叠结构S1及堆叠结构S2之间的距离D1在约200纳米至约400纳米的范围内。
在形成擦除栅极介电层118之后，执行离子注入工艺以在擦除栅极介电层118下方的衬底100中形成掺杂区域116。在一些实施例中，掺杂区域116为共同源极区域。掺杂区域116可掺杂有p型掺杂剂或n型掺杂剂。在一些实施例中，衬底100或衬底100中的阱(未绘示)为p型衬底或p阱，n型掺杂剂(例如磷)可掺杂于衬底100或阱中以形成掺杂区域116。在一些其它实施例中，衬底或衬底100中的阱为n型衬底或n阱，p型掺杂剂(例如硼)可掺杂于衬底100或阱中以形成掺杂区域116。
随后，如图1G中所示，在图1F的结构上方形成第三导电层120。也就是说，形成第三导电层120以覆盖堆叠结构S1、堆叠结构S2以及堆叠结构S3、第一介电层102以及擦除栅极介电层118。在一些实施例中，第三导电层120包括多晶硅层，例如掺杂多晶硅层或未掺杂多晶硅层。第三导电层120可通过与第一导电层104或第二导电层106相同的工艺形成。在一些实施例中，通过CVD共形地形成第三导电层120，如图1G中所示。也就是说，第三导电层120具有凹槽121，其位于堆叠结构S1与堆叠结构S2之间且在擦除栅极介电层118上方。在一些实施例中，凹槽121的深度D2在约50纳米至约100纳米的范围内。另一方面，在一些实施例中，在逻辑区域LR中的第三导电层120的顶表面120L与堆叠结构S2上方的第三导电层120的最顶部表面120U之间的平坦表面处所测量的高度差H1在约200纳米至约300纳米的范围内。如图1G中所示，逻辑区域LR中的第三导电层120的顶表面120L低于擦除栅极介电层118上方的第三导电层120的顶表面120E。
随后，如图1H中所示，执行平坦化工艺以去除第三导电层120的上部部分，从而暴露堆叠结构S1、堆叠结构S2以及堆叠结构S3的顶表面110U。在一些实施例中，平坦化工艺包括化学机械抛光(CMP)工艺。在一些实施例中，还去除顶盖层110的上部部分、第一间隔件112的上部部分以及第二间隔件114的上部部分，以确保完全去除堆叠结构S1、堆叠结构S2以及堆叠结构S3上方的第三导电层120。在此情况下，如图1H中所示，堆叠结构S1的顶表面110U、堆叠结构S2的顶表面110U以及堆叠结构S3的顶表面110U和堆叠结构S1、堆叠结构S2以及堆叠结构S3周围的第三导电层120的最顶部表面120U'为共面的。通过平坦化工艺，擦除栅极124形成于堆叠结构S1与堆叠结构S2之间。如图1H中所示，台阶123存在于擦除栅极124的最高顶表面124U与最低顶表面124L之间。在一些实施例中，台阶123的台阶高度H2在1纳米至50纳米的范围内。
应注意，虚设区域DR中的衬底100上方的堆叠结构S3(例如虚设栅极)能够减小CMP工艺的负载效应(loading effect)。CMP工艺的负载效应是由于存储器单元区域MR与存储器单元区域MR以外的其它区域之间的图案密度的差异而产生。也就是说，举例而言，如图2中所示，堆叠结构S1、堆叠结构S2以及堆叠结构S3投射到衬底100上的总面积与衬底100的面积的比率可增加到10％到90％的范围。因此，在本发明的实施例中，与仅在衬底100上方形成堆叠结构S1及堆叠结构S2相比较，图2的CMP工艺的负载效应可相对降低。
堆叠结构S3配置在堆叠结构S1与堆叠结构S2周围。在一些实施例中，堆叠结构S3配置在堆叠结构S1及堆叠结构S2的末端周围以及堆叠结构S1及堆叠结构S2旁边，但不限于此。在一些实施例中，堆叠结构S3均匀分布。在一些其它实施例中，堆叠结构S3不均匀地分布。
在一些实施例中，堆叠结构S3具有相同图案。在一些其它实施例中，堆叠结构S3具有不同图案。堆叠结构S3的一个或多个图案可与堆叠结构S1或/和堆叠结构S2的图案相同或不同。
在一些实施例中，如图2中所示，堆叠结构S1及堆叠结构S2可为横向延伸的条带图案。然而，本发明的实施例不限于此。在一些替代实施例中，堆叠结构S1及堆叠结构S2可为彼此分隔开的岛状图案。类似地，尽管图2中的堆叠结构S3示出为彼此分隔开的多个岛状图案，但不应限制本公开的各种实施例。在一些替代实施例中，堆叠结构S3可为条带图案，网状图案或其组合。
参考图1H及图1I，光阻图案122随后形成于图1H的结构上方。使用光阻图案122作为蚀刻掩模，将未被光阻图案122覆盖的第三导电层120图案化(例如通过蚀刻)，以去除部分第三导电层120，由此分别在堆叠结构S1、堆叠结构S2外部形成选择栅极126(例如字线)，如图1I所示。同时，在一些实施例中，如图1I所示，还在图案化第三导电层120的过程期间形成逻辑栅极128。在一些实施例中，在图案化第三导电层120期间，去除虚设区域DR中的衬底100上方的第三导电层120，以暴露第一介电层102的顶表面。
参考图1J，去除光阻图案122。在一些实施例中，逻辑栅极128的高度低于堆叠结构S1、堆叠结构S2以及堆叠结构S3的高度。尽管图1J中仅示出一个逻辑栅极128，但不应限制本公开的各种实施例。在一些替代实施例中，可基于产品的设计及需求来调节逻辑栅极128的数量及配置。
在形成选择栅极126之后，如图1I及图1J中所示，一对存储器单元MC形成于存储器单元区域MR中的衬底100上方。详细地说，所述一对存储器单元MC包括相邻的两个堆叠结构S1及堆叠结构S2，堆叠结构S1与堆叠结构S2之间的擦除栅极124，以及分别位于堆叠结构S1、堆叠结构S2的相对侧壁上方的选择栅极126。堆叠结构S1及堆叠结构S2中的每一个从下到上依次包括用作隧穿介电层的第一介电层102(下文被称作隧穿介电层102)、用作浮置栅极的第一导电层104(下文被称作浮置栅极104)、用作栅极间介电层的第二介电层106(下文被称作栅极间介电层106)、用作控制栅极的第二导电层108(下文被称作控制栅极108)以及顶盖层110。所述一对存储器单元MC更包括栅极间介电层106、控制栅极108以及顶盖层110的侧壁上方的第一间隔件112，以及第一间隔件112及浮置栅极104上方的第二间隔件114。第一间隔件112及第二间隔件114用来使浮置栅极104(或控制栅极108)与擦除栅极124电气隔离，以及使浮置栅极104(或控制栅极108)与选择栅极126电气隔离。
参考图1I及图1J，在去除光阻图案122之后，在堆叠结构S3的相对侧壁、逻辑栅极128的相对侧壁以及选择栅极126的相对侧壁上方形成第三间隔件130。在一些实施例中，第三间隔件130由合适介电材料的一层或多层制成，所述介电材料例如氧化硅、氮化硅、氮氧化硅或其组合。第三间隔件130可由与第一间隔件112、第二间隔件114相同的工艺形成。因此，本文中省略其细节。在一些实施例中，如图1J所示，第三间隔件130的高度与第二间隔件114的高度相同。也就是说，第三间隔件130与第二间隔件114处于相同水平。换句话说，第三间隔件130的最高水平、第一间隔件112的最高水平以及第二间隔件114的最高水平是相同的。在一些其它实施例中，第三间隔件130的最顶部与第二间隔件114的最顶部之间的高度差小于约100纳米。第三间隔件130的最顶部与第二间隔件114的最顶部之间的高度差在约30纳米至约100纳米的范围内。
在一些实施例中，如图1J中所示，在形成第三间隔件130期间，去除未被第三间隔件130覆盖的部分第三介电层102，以暴露衬底100的顶表面。
在形成第三间隔件130之后，如图1K中所示，对存储器单元区域MR中的暴露衬底100执行离子注入工艺，以在存储器单元区域MR中的衬底100中形成掺杂区域132。详细地说，掺杂区域132形成于所述一对存储器单元MC的相对侧处的衬底100中。在一些实施例中，掺杂区域132被称作位线。掺杂区域132可掺杂有p型掺杂剂或n型掺杂剂。在一些实施例中，衬底100或衬底100中的阱为p型衬底或p阱，且n型掺杂剂(例如磷)可掺杂于衬底100或阱中以形成掺杂区域132。在一些其它实施例中，衬底100或衬底100中的阱为n型衬底或n阱，p型掺杂剂(例如硼)可掺杂于衬底100或阱中以形成掺杂区域132。掺杂区域132及掺杂区域116具有相同的导电类型掺杂剂。
在一些实施例中，如图1K中所示，掺杂区域134形成于逻辑区域LR中的衬底100中。详细地说，掺杂区域134形成于逻辑栅极结构LG(包括栅极介电层102及栅极介电层102上方的逻辑栅极128)的相对侧处的衬底100中。在一些实施例中，掺杂区域134被称作源极及/或漏极区域(S/D区域)。掺杂区域134可掺杂有p型掺杂剂或n型掺杂剂。在一些实施例中，衬底100或衬底100中的阱为p型衬底或p阱，n型掺杂剂(例如磷)可掺杂于衬底100或阱中以形成掺杂区域134。在一些其它实施例中，衬底100或衬底100中的阱为n型衬底或n阱，且p型掺杂剂(例如硼)可掺杂于衬底100或阱中以形成掺杂区域134。
在一些实施例中，掺杂区域132及掺杂区域134同时形成。然而，本发明的实施例不限于此。在一些替代实施例中，掺杂区域134在形成掺杂区域132之前形成，或掺杂区域134在形成掺杂区域132之后形成。在一些实施例中，执行离子注入工艺以形成掺杂区域132及掺杂区域134，而光阻图案(未绘示)覆盖虚设区域DR中的衬底100，以防止掺杂剂注入虚设区域DR中的衬底100中。换句话说，掺杂区域未形成于堆叠结构S3旁边的虚设区域DR中。
参考图1L，在形成掺杂区域132及掺杂区域134之后，层间介电(interlayerdielectric；ILD)层136形成于衬底100上方。在一些实施例中，形成ILD材料层以覆盖堆叠结构S3、逻辑栅极结构LG、所述一对存储器单元MC以及衬底100，且接着执行例如CMP的平坦化操作，以形成ILD层136。在一些实施例中，ILD层136包括介电材料，所述介电材料例如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(borophosphosilicate glass；BPSG)、旋涂式玻璃(spin-on glass；SOG)、氟化二氧化硅玻璃(fluorinated silica glass；FSG)、碳掺杂氧化硅(例如SiCOH)、聚酰亚胺及/或其组合。在一些其它实施例中，ILD层136包括低k介电材料。应注意，低k介电材料通常为介电常数低于3.9的介电材料。低k介电材料的实例包括BLACK(加利福尼亚州圣克拉拉的应用材料公司(Applied Materials of Santa Clara,Calif.))、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶形氟化碳、聚对二甲苯基(Parylene)、双苯并环丁烯(bis-benzocyclobutenes；BCB)、Flare、(密歇根州米德兰陶氏化学公司(Dow Chemical,Midland,Mich.))、氢硅倍半氧烷(hydrogen silsesquioxane；HSQ)或氟化氧化硅(fluorinated silicon oxide；SiOF)及/或其组合。应理解，ILD层136可包括一或多种介电材料及/或一或多个介电层。在一些实施例中，ILD层136通过CVD、HDPCVD、SACVD、旋涂或其它合适方法沉积为合适厚度。
在形成ILD层136之后，在ILD层136中形成接触结构138，以电性连接至逻辑栅极128，且在ILD层136中形成接触结构140，以电性连接至掺杂区域132。在一些实施例中，接触结构138及接触结构140包括导电材料，例如金属、多晶硅、硅化物或其组合。金属可包括W、Cu、Al或其组合。在一些实施例中，接触结构138及接触结构140的形成包括以下工艺。掩模层(未绘示)形成于ILD层136上方，且通过光刻操作及蚀刻操作来图案化掩模层。随后，通过使用图案化掩模层作为蚀刻掩模，蚀刻ILD层136以形成穿过ILD层136的接触孔(未绘示)。使用例如W的导电材料填充接触孔，且接着执行例如CMP或回蚀工艺的平坦化操作，以去除ILD层136的顶表面上方的导电材料的上部部分，由此形成接触结构138及接触结构140。在一些实施例中，在形成导电材料之前，接触结构138更包括阻挡层或胶合层，例如钛、钽、氮化钛、氮化钽或其组合。
如图1L中所示，在一些实施例中，在形成ILD层136之前，多个硅化物层142形成于掺杂区域132及掺杂区域134、两个选择栅极126、擦除栅极124上方以及逻辑栅极128上方。在一些实施例中，硅化物层142包括硅化镍(nickel silicide；NiSi)、硅化钴(cobaltsilicide；CoSi)、硅化钛(titanium silicide；TiSi)、硅化钨(tungsten silicide；WSi)、硅化钼(molybdenum silicide；MoSi)、硅化铂(platinum silicide；PtSi)、硅化钯(palladium silicide；PdSi)或其组合。在一些实施例中，硅化物层142通过执行包括以下步骤的自对准硅化物(self-aligned silicide or salicide))工艺形成。形成金属层(未绘示)以至少覆盖掺杂区域132及掺杂区域134以及逻辑栅极128。其后，执行退火工艺，以使金属层与和其接触的掺杂区域132、掺杂区域134以及逻辑栅极128反应，以形成硅化物层142。随后去除未反应的金属层。
如图1L中所示，在形成接触结构138及接触结构140之后，半导体装置10便形成了。详细地说，半导体装置10包括衬底100、虚设区域DR中的虚设栅极结构DG、逻辑区域LR中的逻辑栅极结构LG以及存储器单元区域MR中的存储器单元MC。每个存储器单元包括相邻的两个堆叠结构S1及堆叠结构S2、两个选择栅极126以及擦除栅极124。两个选择栅极126分别位于两个堆叠结构S1及堆叠结构S2外部。擦除栅极124位于相邻的两个堆叠结构S1及堆叠结构S2之间。在一些实施例中，如图1L中所示，第二宽度W2大于第一宽度W1。在一些其它实施例中，第二宽度W2比第一宽度W1大两倍。举例而言，两个选择栅极126中的一个的第一宽度W1在约170纳米至约210纳米的范围内，而擦除栅极124的第二宽度W2在约290纳米至约360纳米的范围内。
如图1L中所示，选择栅极126的顶表面实质上为平坦的。在一些其它实施例中，选择栅极126的顶表面在截面视图中具有条形表面或平表面。在一些其它实施例中，选择栅极126中的一个的最高顶表面与最低顶表面之间的差小于10纳米。换句话说，在一些实施例中，选择栅极126中的一个的顶表面及擦除栅极124的最高顶表面124U为实质上共面的。台阶高度H2存在于擦除栅极124的最高顶表面124U与最低顶表面124L之间，以使在截面视图中擦除栅极124的顶表面为U形表面。在一些实施例中，台阶高度H2的范围为1纳米至50纳米。换句话说，在一些实施例中，擦除栅极124的最高顶表面124U与最低顶表面124L之间的台阶高度H2大于选择栅极126中的一个的最高顶表面与最低顶表面之间的高度差。
在一些实施例中，由于擦除栅极124的顶表面具有U形表面，因此形成于擦除栅极124的顶表面上方的硅化物层142也具有U形表面。类似地，由于选择栅极126的顶表面具有条形表面或平表面，因此形成于选择栅极126的顶表面上方的硅化物层142在截面视图中也具有条形表面或平表面。
在一些实施例中，如图1L中所示，选择栅极126通过硅化物层142电性连接至ILD层136上方的互连件(未绘示)。然而，虚设栅极结构DG是电性浮置。也就是说，虚设栅极结构DG未电性连接至任何外部电路。
根据本公开的一些实施例提供一种制造半导体装置的方法包括以下步骤。提供包括虚设区域及存储器单元区域的衬底。在存储器单元区域的衬底上方形成多个第一堆叠结构。在虚设区域中的衬底上方形成至少一个第二堆叠结构。在衬底上方形成导电层，以覆盖第一堆叠结构及至少一个第二堆叠结构。对导电层执行平坦化工艺，以暴露第一堆叠结构的顶表面及至少一个第二堆叠结构的顶表面。图案化导电层，以在相邻的两个第一堆叠结构之间形成擦除栅极，并在相邻的两个第一堆叠结构外部形成第一选择栅极及第二选择栅极。
在一些实施例中，平坦化工艺包括化学机械抛光工艺。在一些实施例中，相邻的两个第一堆叠结构形成有包括：第一浮置栅极及第二浮置栅极，其中擦除栅极形成于第一浮置栅极与第二浮置栅极之间，且第一选择栅极及第二选择栅极分别形成于第一浮置栅极及第二浮置栅极外部；以及第一控制栅极及第二控制栅极，分别形成于第一浮置栅极及第二浮置栅极上方。在一些实施例中，擦除栅极具有台阶，其位于擦除栅极的最高顶表面与最低顶表面之间。在一些实施例中，虚设栅极结构的数目为多个，且多个虚设栅极结构位于多个第一堆叠结构周围。在一些实施例中，多个虚设栅极结构及多个第一堆叠结构同时形成。在一些实施例中，多个第一堆叠结构及多个虚设栅极结构投射到衬底上的总面积与衬底的面积的比率在10％与90％之间。在一些实施例中，图案化导电层更包括在逻辑区域中的衬底上形成至少一个逻辑栅极。在一些实施例中，图案化导电层更包括去除虚设区域中的衬底上方的导电层。
根据本公开的替代实施例，一种半导体装置包括衬底、多个存储器单元以及至少一个虚设栅极结构。衬底具有虚设区域及存储器单元区域。存储器单元位于存储器单元区域中的衬底上方。每个存储器单元包括衬底上的相邻的两个堆叠结构、两个选择栅极以及擦除栅极。两个选择栅极分别位于两个堆叠结构外部。擦除栅极位于相邻的两个堆叠结构之间。台阶高度存在于擦除栅极的最高顶表面与最低顶表面之间。至少一个虚设栅极结构位于虚设区域中的衬底上方。
在一些实施例中，擦除栅极的顶表面包括U形表面。在一些实施例中，两个选择栅极的顶表面包括平坦表面。在一些实施例中，各堆叠结构从下到上包括隧穿介电层、浮置栅极、栅极间介电层以及控制栅极。在一些实施例中，上述的半导体装置更包括：第一间隔件，位于控制栅极的侧壁处及栅极间介电层的侧壁处；以及第二间隔件，位于第一间隔件的侧壁处及浮置栅极的侧壁处。在一些实施例中，上述的半导体装置更包括至少一个逻辑栅极结构，其位于逻辑区域中的衬底上方。在一些实施例中，至少一个逻辑栅极结构的高度低于至少一个虚设栅极的高度、低于选择栅极的高度，以及低于擦除栅极的高度。在一些实施例中，至少一个虚设栅极结构及堆叠结构投射到衬底上的总面积与衬底的面积的比率在10％到90％的范围内。
根据本公开的另外替代实施例，一种制造具有存储器的半导体装置的方法包括以下步骤。在衬底上方形成多个堆叠结构。每个堆叠结构从下到上包括第一介电层、第一导电层、第二介电层、第二导电层以及顶盖层。每个堆叠结构更包括间隔件，所述间隔件位于第一导电层的侧壁、第二介电层的侧壁、第二导电层的侧壁以及顶盖层的侧壁上方且覆盖第一介电层。在衬底上方共形地形成第三导电层，以覆盖堆叠结构。对第三导电层执行平坦化工艺，以暴露堆叠结构的顶表面。在执行平坦化工艺之后，图案化第三导电层，以在相邻的两个堆叠结构外部以及第一介电层上形成两个选择栅极，并在相邻的两个堆叠结构之间形成擦除栅极。
在一些实施例中，上述的制造半导体装置的方法更包括以下步骤。在共形地形成第三导电层之前，在相邻的两个堆叠结构之间的衬底上形成擦除栅极介电层，并在相邻的两个堆叠结构之间的衬底中形成第一掺杂区域；在两个选择栅极的侧壁处及第一介电层上形成另外两个间隔件；以及在另外两个间隔件旁边的在衬底中形成两个第二掺杂区域。在一些实施例中，上述的制造半导体装置的方法更包括：在衬底上方及多个堆叠结构周围形成多个虚设栅极结构，其中多个虚设栅极结构及多个堆叠结构同时形成。
前文概述若干实施例的特征以使本领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应了解，其可以易于使用本公开作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或获得相同优势的其它方法和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神及范围，且其可在不脱离本公开的精神及范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种制造半导体装置的方法，包括：
提供具有虚设区域及存储器单元区域的衬底；
在所述存储器单元区域中的所述衬底上方形成多个第一堆叠结构；
在所述虚设区域中的所述衬底上方形成至少一个第二堆叠结构，其中所述至少一个第二堆叠结构包括虚设栅极结构；
在所述衬底上方形成导电层，以覆盖所述第一堆叠结构及所述至少一个第二堆叠结构；
对所述导电层执行平坦化工艺，以暴露所述第一堆叠结构的顶表面及所述至少一个第二堆叠结构的顶表面；以及
图案化所述导电层，以在相邻的两个第一堆叠结构之间形成擦除栅极，并在所述相邻的两个第一堆叠结构外部形成第一选择栅极及第二选择栅极。
2.根据权利要求1所述的制造半导体装置的方法，其中所述擦除栅极具有台阶，其位于所述擦除栅极的最高顶表面与最低顶表面之间。
3.根据权利要求1所述的制造半导体装置的方法，其中所述图案化所述导电层更包括在逻辑区域中的所述衬底上形成至少一个逻辑栅极。
4.根据权利要求1所述的制造半导体装置的方法，其中所述图案化所述导电层更包括去除所述虚设区域中的所述衬底上方的所述导电层。
5.一种半导体装置，包括：
衬底，具有存储器单元区域及虚设区域；
多个存储器单元，位于所述存储器单元区域中的所述衬底上方，其中各所述存储器单元包括：
相邻的两个堆叠结构，位于所述衬底上；
两个选择栅极，分别位于所述两个堆叠结构外部；以及
擦除栅极，位于相邻的两个堆叠结构之间，其中所述擦除栅极具有位于所述擦除栅极的最高顶表面与最低顶表面之间的台阶；以及
至少一个虚设栅极结构，位于所述虚设区域中的所述衬底上方。
6.根据权利要求5所述的半导体装置，更包括至少一个逻辑栅极结构，所述逻辑栅极结构位于逻辑区域中的所述衬底上方。
7.根据权利要求6所述的半导体装置，其中所述至少一个逻辑栅极结构的高度低于所述至少一个虚设栅极的高度、低于所述选择栅极的高度，以及低于所述擦除栅极的高度。
8.根据权利要求5所述的半导体装置，其中所述至少一个虚设栅极结构及所述堆叠结构投射到所述衬底上的总面积与所述衬底的面积的比率在10％到90％的范围内。
9.一种制造半导体装置的方法，包括：
在衬底上方形成多个堆叠结构，各所述堆叠结构从下到上包括第一介电层、第一导电层、第二介电层、第二导电层以及顶盖层，各所述堆叠结构更包括间隔件，其位于所述第一导电层的侧壁、所述第二介电层的侧壁、所述第二导电层的侧壁以及所述顶盖层的侧壁上方，且覆盖所述第一介电层；
在所述衬底上方共形地形成第三导电层，以覆盖所述多个堆叠结构及所述第一介电层；
对所述第三导电层执行平坦化工艺，以暴露所述多个堆叠结构的顶表面；以及
在执行所述平坦化工艺之后，图案化所述第三导电层，以在所述第一介电层上以及相邻的两个堆叠结构外部形成两个选择栅极，并在所述相邻的两个堆叠结构之间形成擦除栅极。
10.根据权利要求9所述的制造半导体装置的方法，更包括在所述衬底上方及所述多个堆叠结构周围形成多个虚设栅极结构，其中所述多个虚设栅极结构及所述多个堆叠结构同时形成。
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