CN109768058B - 互补金属氧化物半导体传感器及其形成方法 - Google Patents

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陈益弘
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Abstract

本发明实施例提供一种互补金属氧化物半导体传感器及其形成方法。互补金属氧化物半导体传感器包括半导体衬底、介电层、互连、接合垫以及虚设图案。半导体衬底具有像素区和电路区。介电层被所述电路区中的所述半导体衬底环绕。互连设置在所述电路区中的所述介电层上。接合垫设置在所述电路区中的所述介电层中且电连接至所述互连。虚设图案设置在所述电路区中的所述介电层中且环绕所述接合垫。

Description

互补金属氧化物半导体传感器及其形成方法
技术领域
本发明实施例涉及一种互补金属氧化物半导体传感器及其形成方法。
背景技术
图像传感器广泛应用于数码相机、手机、安防摄像机、医疗、汽车等应用领域。用于制造图像传感器(特别是用于制造互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS))图像传感器)的技术继续快速发展。举例来说，高分辨率和低功率消耗的要求促使了图像传感器的进一步微型化和集成化。
发明内容
根据本发明的实施例，一种互补金属氧化物半导体传感器，包括半导体衬底、介电层、互连、接合垫以及虚设图案。半导体衬底具有像素区和电路区。介电层被所述电路区中的所述半导体衬底环绕。互连设置在所述电路区中的所述介电层上。接合垫设置在所述电路区中的所述介电层中且电连接至所述互连。虚设图案设置在所述电路区中的所述介电层中且环绕所述接合垫。
根据本发明的实施例，一种互补金属氧化物半导体传感器，包括图案化的半导体衬底、图案化的介电层、互连、接合垫以及虚设图案。所述图案化的介电层由所述图案化的半导体衬底暴露且所述图案化的介电层在其第一表面处具有至少一个沟槽。互连设置在与所述图案化的介电层的所述第一表面相对的第二表面上。接合垫设置在所述图案化的介电层的所述第一表面上且电连接至所述互连。虚设图案设置在所述沟槽内，并设置在所述接合垫旁。
根据本发明的实施例，一种形成互补金属氧化物半导体传感器的方法，包括以下步骤。提供具有像素区和电路区的半导体衬底。在所述电路区中的所述半导体衬底上形成介电图案。在所述半导体衬底上形成介电层以覆盖所述介电图案。在所述电路区中的所述介电层上形成互连。去除所述半导体衬底的部分，以形成第一开口，所述第一开口暴露所述介电图案。去除所述介电图案，以在所述第一开口中的所述介电层中形成沟槽，所述沟槽不穿透所述介电层。在所述第一开口中的所述介电层中形成接合垫，以电连接至所述互连。在所述沟槽中形成位于所述接合垫旁的虚设图案。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据本发明的一些实施例的形成CMOS传感器的方法的流程图；
图2A至图2E是示出根据本发明的一些实施例的形成CMOS传感器的方法的示意性横截面图；以及
图3是示出根据本发明的一些实施例的CMOS传感器的虚设图案和接合垫的示意性上视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在执行限制。举例来说，以下说明中将第一特征形成在第二特征“上方”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、从而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或设置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下面(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地执行解释。
图1是根据本发明的一些实施例的形成CMOS传感器的方法的流程图。图2A至图2E是示出根据本发明的一些实施例的形成CMOS传感器的方法的示意性横截面图。图3是示出根据本发明的一些实施例的CMOS传感器的虚设图案和接合垫的示意性上视图。
参考图1和图2A，在步骤S210中，提供半导体衬底110，并且介电图案120、介电层122和互连130顺序地设置在半导体衬底110上方。半导体衬底110包括第一表面110a和与第一表面110a相对的第二表面110b。举例来说，在一些实施例中，第一表面110a是前侧，第二表面110b是后侧。半导体衬底110具有像素区112和在像素区112旁的电路区114。举例来说，像素区112也是有源区，并且包括多个图像传感单元和相位检测单元。在一些实施例中，图像传感单元和相位检测单元是通过对半导体衬底110的第一表面110a进行离子注入而形成的。举例来说，图像传感单元和相位检测单元是光电二极管，其中每个光电二极管可以包括至少一个p型掺杂区、至少一个n型掺杂区以及在p型掺杂区和n型掺杂区之间形成的pn结。具体而言，当半导体衬底110是p型衬底时，诸如磷(P)或砷(As)的n型掺杂剂可以掺杂到像素区112中以形成n型阱，以及像素区112中所形成的pn结能够执行图像感测功能和相位检测功能。类似地，当半导体衬底110是n型衬底时，诸如BF2的硼之类的p型掺杂剂可以被掺杂到像素区112中以形成p型阱，以及像素区112中所形成的pn结能够执行图像感测功能和相位检测功能。这里省略了用于形成n型掺杂区(阱)或p型掺杂区(阱)的离子注入工艺的详细描述。在一些替代实施例中，图像传感单元和相位检测单元可以是能够执行图像传感和相位检测功能的其他光电组件。当反偏压施加到图像传感单元和相位检测单元的pn结时，pn结对入射光线敏感。由图像传感单元和相位检测单元接收或检测到的光线被转换成光电流，使得产生代表光电流强度的模拟信号。电路区114被指定用于接收和处理源自图像传感单元和相位检测单元的信号。电路区114例如包括导线和与非/或非门。
半导体衬底110的材料包括合适的元素半导体，例如硅、金刚石或锗；合适的化合物半导体，例如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，例如硅锗碳化物、磷砷化镓或磷化镓铟。在一些实施例中，半导体衬底110可以包括掺杂有磷或砷等p型掺杂剂的硅。在一些实施例中，半导体衬底110具有约1.5μm至约3μm的厚度。
在一些实施例中，在第一表面110a处的半导体衬底110中形成绝缘体116。换句话说，绝缘体116形成为嵌入在半导体衬底110中。在一些实施例中，绝缘体116是浅沟槽隔离(shallow trench isolation，STI)结构。然而，本发明不限于此。绝缘体116(即STI结构)的形成工艺可以通过以下步骤获得。举例来说，首先，通过光刻/刻蚀工艺或其他合适的图案化工艺在半导体衬底110中形成具有预定深度的浅沟槽，以形成图案化的半导体衬底110。接下来，将介电层沉积在沟槽中。随后，移除(例如，抛光、蚀刻或其组合)介电层的部分以形成绝缘体116(即STI结构)。绝缘体116(即STI结构)的材料包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或其组合。在一些替代实施例中，在电路区114的半导体衬底110上形成各种半导体组件，例如n型金属氧化物半导体(MOS)晶体管或/和p型金属氧化物半导体晶体管。
在一些实施例中，介电图案120形成在电路区114中的半导体衬底110的第一表面110a上方。举例来说，介电图案120形成为环绕绝缘体116。在一些实施例中，介电图案120呈环形。环形可以是矩形、圆形、椭圆形或其他合适的形状。介电图案120的材料具有类似于半导体衬底110的刻蚀选择性。在一些实施例中，介电图案120的材料包括诸如多晶硅的硅基材料。介电图案120可以由化学气相沉积(chemical vapor deposition，CVD)形成，例如低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)、等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)、高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDPCVD)或原子层化学气相沉积(atomic layer chemical vapor deposition，ALCVD)或其他合适的方法。
在形成介电图案120之后，介电层122形成在半导体衬底110的第一表面110a上方以覆盖电路区114中的介电图案120。在一些实施例中，介电层122形成在像素区112和电路区114两者中。在一些实施例中，介电层122的材料具有不同于介电图案120和半导体衬底110的蚀刻特性。介电层122的材料可以是低k介电材料(具有小于3.0的k值)，例如旋涂无机介电材料、旋涂有机介电材料、多孔无机介电材料、多孔有机介电材料、有机聚合物或有机硅玻璃。举例来说，SiLK(k＝2.7)或聚烯丙基醚(polyallyl ether，PAE)系材料的FLARE(k＝2.8)、黑钻石(Black Diamond，k＝3.0～2.4)、FSG(SiOF系材料)、HSQ(氢倍半硅氧烷(hydrogen silsesquioxane)，k＝2.8～3.0)、MSQ(甲基倍半硅氧烷(methylsilsesquioxane)，k＝2.5～2.7)、多孔HSQ或多孔MSQ材料。介电层122可以通过诸如LPCVD、PECVD、HDPCVD或ALCVD的CVD、旋涂或其他合适的方法形成。
互连130形成在电路区114中的介电层122上方。举例来说，在一些实施例中，互连130可以是多层互连，并且包括导电结构132、136、140。在一些实施例中，导电结构132形成在介电层122上方和之内。在一些实施例中，具有介层孔和沟槽的双大马士革工艺结构由一系列光刻和各向异性刻蚀形成。接下来，通过电化学镀覆(electrochemical plating，ECP)或无电电镀将导电材料层镀在介电层122上。然后，通过化学机械抛光(chemicalmechanical polishing，CMP)将导电材料层平坦化以形成包括导电层132b和接触件132a的导电结构132。在一些实施例中，导电结构132电连接至半导体组件中的至少一个。然后，通过诸如LPCVD、PECVD、HDPCVD或ALCVD的CVD或旋涂在介电层122上形成介电层134。介电层134的材料可以与介电层122的材料相同或不同。使用一系列光刻和各向异性刻蚀在介电层134中形成双大马士革工艺结构。将导电材料层镀在介电层134上，接着平坦化导电材料层，以形成通过接触件136a连接到导电层132b的导电层136b。随后，通过CVD或旋涂沉积介电材料在介电层134上形成介电层138。使用一系列光刻和各向异性刻蚀在介电层138中形成双大马士革工艺结构。将导电材料层电镀在介电层138上，然后平坦化导电材料层，以形成通过接触件140a连接到导电层136b的导电层140b。因此，包括接触件132a、导电层132b、接触件136a、导电层136b、接触件140a和导电层140b的多层互连130镶嵌在介电层122、134、138中。介电层134、138的材料可以是低k介电材料(具有小于3.0的k值)，例如旋涂无机介电材料、旋涂有机介电材料、多孔无机介电材料、多孔有机介电材料、有机聚合物或有机硅玻璃。举例来说，SiLK(k＝2.7)或聚烯丙基醚(polyallyl ether，PAE)系材料的FLARE(k＝2.8)、黑钻石(Black Diamond，k＝3.0～2.4)、FSG(SiOF系材料)、HSQ(氢倍半硅氧烷(hydrogensilsesquioxane)，k＝2.8～3.0)、MSQ(甲基倍半硅氧烷(methyl silsesquioxane)，k＝2.5～2.7)、多孔HSQ或多孔MSQ材料。介电层134、138可以通过诸如LPCVD、PECVD、HDPCVD或ALCVD的CVD、旋涂或其他合适的方法形成。举例来说，在一些实施例中，在互连130上形成钝化层141。
参考图1、图2B和图2C，在步骤S220和S230中，通过去除半导体衬底110的部分在电路区114中的半导体衬底110中形成开口146，并且通过去除介电图案120在介电层122中形成沟槽148，以形成图案化的介电层122。在一些实施例中，如图2B所示，翻转图2A的结构，并且在半导体衬底110的第二表面110b上方形成光刻胶层144。光刻胶层144被图案化并且在绝缘体116和介电图案120上方具有开口144a。举例来说，开口144a的侧壁大体上与介电图案120的外侧壁对齐。光刻胶层144由包括光刻胶旋涂、软烘烤、曝光、显影和硬烘烤的光刻形成。在一些实施例中，介电层142a、142b可以形成在光刻胶层144和半导体衬底110之间。因此，光刻胶层144形成在介电层142b上，并且光刻胶层144的开口暴露在绝缘体116和介电图案120上方的介电层142b的一部分。介电层142a、142b的材料具有不同于介电图案120但类似于半导体衬底110的蚀刻特性。介电层142a、142b可以通过诸如LPCVD、PECVD、HDPCVD或ALCVD的CVD或其他合适的方法形成。
如图2C所示，在一些实施例中，通过使用光刻胶层144作为刻蚀掩模，通过刻蚀工艺去除半导体衬底110的部分和介电层142a、142b的部分，直到绝缘体116的顶面被暴露。另外，由于介电图案120的材料具有类似于半导体衬底110的蚀刻选择性，所以在半导体衬底110和介电层142a、142b的部分去除工艺期间，介电图案120同时被移除以在介电层122中形成沟槽148。换句话说，开口146在边缘处具有沟槽148。举例来说，在一些实施例中，半导体衬底110的部分和介电图案120的部分可以用背侧切割线(back side scribe line，BSSL)刻蚀工艺或其他刻蚀工艺去除。在一些替代实施例中，可以通过不同于去除半导体衬底110和介电层142a、142b的蚀刻工艺去除介电图案120。由于沟槽148是通过去除整个介电图案120形成的，因此沟槽148的轮廓对应于介电图案120的轮廓，并且沟槽148的深度对应于介电图案120的厚度。举例来说，在一些实施例中，沟槽148围绕绝缘体116并呈环形。环形可以是矩形、圆形、椭圆形或其他合适的形状。沟槽148形成在介电层122中，但不穿透介电层122。沟槽148设置在介电层122的表面122a处，并且互连130设置在与介电层122的表面122a相对的表面122b处。换句话说，沟槽148和互连130设置在介电层122的相对表面122a、122b处。
开口146的侧壁与沟槽148的侧壁(即外侧壁)对齐，并且沟槽148和由沟槽148围绕的绝缘体116通过开口146暴露。举例来说，开口146具有约50至150μm的尺寸，并且沟槽148具有约0.5至1μm的尺寸。沟槽148的深度约为介电层122的厚度的20-30％。举例来说，沟槽148的深度约为800-1500埃，并且介电层122的厚度约为1000-3200埃。开口146的边缘的深度大致等于介电层142a、142b、半导体衬底110和介电图案120的总厚度。举例来说，用于半导体衬底110和介电图案120的蚀刻气体可能包括溴化氢(HBr)和氧气。之后，如图2D所示，光刻胶层144可以通过例如抗蚀剂剥离工艺或抗蚀剂灰化工艺来去除。
参考图1、图2D和图2E，在步骤S240和S250中，在开口146的部分中形成接合垫152以电连接至互连130，并且在接合垫152旁的沟槽148中形成虚设图案154。在一些实施例中，如图2D所示，绝缘体116和介电层122的部分被去除以形成暴露互连130的部分的至少一个开口149。然后，导电层150共形地形成在半导体衬底110上方的介电层142b上以及绝缘体116的顶面和包括沟槽148的介电层122的顶面上。另外，导电层150填充在沟槽148和开口149中。形成导电层150的方法包括物理气相沉积(physical vapor deposition，PVD)或使用包括诸如铜(Cu)、铝(Al)或铝铜合金的材料的靶进行溅射或其他合适方法。在一些替代实施例中，导电层150还可以包括晶种层、阻挡层或其组合或其多层。
之后，如图2E所示，通过使用介电层142b作为蚀刻停止层，去除开口146外部和绝缘体116的外部分116a上方的导电层150的部分。因此，导电层150在开口146中被分成两部分，即接合垫152和虚设图案154，且接合垫152和虚设图案154被绝缘体116的外部分116a和设置在外部分116a下方的介电层122分离。举例来说，去除导电层150的部分的方法包括各向异性刻蚀工艺。设置在介电层142b和绝缘体116的外部分116a上方的导电层150的部分被垂直地移除。接合垫152和虚设图案154彼此隔开一距离，此距离等于绝缘体116的外部分116a的宽度。相对于介电层122的第二表面122b，虚设图案154的顶面高于接合垫152的顶面。举例来说，在一些实施例中，虚设图案154的顶面与半导体衬底110的顶面大体上共平面。虚设图案154通过以诸如垂直方向的方向设置在虚设图案154和互连130之间的介电层122与互连130绝缘。虚设图案154通过以诸如水平方向的方向设置在虚设图案154和接合垫152之间的介电层122和绝缘体116与接合垫152绝缘。在一些实施例中，接合垫152设置在贯穿半导体衬底110的开口146中，因此半导体衬底110不设置在接合垫152和互连130之间。虚设图案154和互连130之间的介电层122的厚度小于介于接合垫152和互连130之间的介电层122的厚度。虚设图案154的材料和接合垫152的材料相同。虚设图案154填满沟槽148，因此虚设图案154也具有如图3所示的环形。环形可以是矩形、圆形、椭圆或其他合适的形状。另外，插入沟槽148中的虚设图案154具有与插销相似的形状。
举例来说，在一些替代实施例中，例如焊球、微凸块、控制塌陷芯片连接(C4)凸块或其组合的导电材料可稍后贴合到接合垫152上以电连接至互连130。在一些替代实施例中，CMOS图像传感器还可以包括在半导体衬底110上的第一平坦化层、在像素区中第一平坦化层上的滤色器以及在第一平坦化层和滤色器上的第二平坦化层。CMOS图像传感器还可以包括在第二平坦化层上的微透镜，其中微透镜与滤色器大体上对齐。举例来说，CMOS图像传感器可能是NIR(近红外(near-infrared))CMOS。
在一些实施例中，接合垫被虚设图案环绕，且虚设图案以水平方向等方向设置在半导体衬底与接合垫之间。在一些实施例中，虚设图案形成于介电层的沟槽中，并且接触半导体衬底的侧壁和绝缘体的侧壁以及绝缘体下方的介电层的侧壁。换句话说，虚设图案设置在半导体衬底的侧壁与绝缘体及绝缘体下的介电层的侧壁之间的空间中，并且虚设图案进一步插入到沟槽中。因此，虚设图案大体上被固定在半导体衬底与绝缘体之间以及半导体衬底与绝缘体下方的介电层中。因此，防止接合垫从半导体衬底的侧壁上剥落。
在一实施例中，提供一种互补金属氧化物半导体传感器，包括半导体衬底、介电层、互连、接合垫以及虚设图案。半导体衬底具有像素区和电路区。介电层被所述电路区中的所述半导体衬底环绕。互连设置在所述电路区中的所述介电层上。接合垫设置在所述电路区中的所述介电层中且电连接至所述互连。虚设图案设置在所述电路区中的所述介电层中且环绕所述接合垫。
在一些实施例中，所述半导体衬底不设置在所述接合垫和所述互连之间。
在一些实施例中，所述接合垫和所述虚设图案被所述半导体衬底环绕。
在一些实施例中，所述虚设图案设置在所述半导体衬底和所述接合垫之间。
在一些实施例中，所述虚设图案为环形。
在一些实施例中，所述虚设图案的材料与所述接合垫的材料相同。
在一些实施例中，所述接合垫与所述虚设图案相距一定距离。
在一实施例中，提供一种互补金属氧化物半导体传感器，包括图案化的半导体衬底、图案化的介电层、互连、接合垫以及虚设图案。所述图案化的介电层由所述图案化的半导体衬底暴露且所述图案化的介电层在其第一表面处具有至少一个沟槽。互连设置在与所述图案化的介电层的所述第一表面相对的第二表面上。接合垫设置在所述图案化的介电层的所述第一表面上且电连接至所述互连。虚设图案设置在所述沟槽内，并设置在所述接合垫旁。
在一些实施例中，所述互补金属氧化物半导体传感器还包括绝缘体，其中所述绝缘体设置在所述接合垫和所述图案化的介电层之间。
在一些实施例中，所述虚设图案设置在所述半导体衬底的侧壁及所述绝缘体的侧壁之间且与所述半导体衬底的侧壁及所述绝缘体的侧壁接触。
在一些实施例中，相对于所述第二表面，所述虚设图案的顶面高于所述接合垫的顶面。
在一些实施例中，所述虚设图案与所述互连之间的所述图案化的介电层的厚度小于所述接合垫与所述互连之间的所述图案化介电层的厚度。
在一些实施例中，所述沟槽不穿透所述图案化的介电层。
在一些实施例中，所述虚设图案的材料与所述接合垫的材料相同。
在一实施例中，提供一种形成互补金属氧化物半导体传感器的方法，包括以下步骤。提供具有像素区和电路区的半导体衬底。在所述电路区中的所述半导体衬底上形成介电图案。在所述半导体衬底上形成介电层以覆盖所述介电图案。在所述电路区中的所述介电层上形成互连。去除所述半导体衬底的部分，以形成第一开口，所述第一开口暴露所述介电图案。去除所述介电图案，以在所述第一开口中的所述介电层中形成沟槽，所述沟槽不穿透所述介电层。在所述第一开口中的所述介电层中形成接合垫，以电连接至所述互连。在所述沟槽中形成位于所述接合垫旁的虚设图案。
在一些实施例中，所述半导体衬底的所述部分和所述介电图案被同时去除。
在一些实施例中，所述方法还包括在所述介电层中形成至少一个第二开口，以在形成所述接合垫之前暴露所述互连的部分，其中所述接合垫通过所述至少一个第二开口电连接至所述互连。
在一些实施例中，形成所述接合垫和所述虚设图案包括：在所述半导体衬底上共形地形成导电层；以及去除所述导电层的部分，以形成彼此分离的所述接合垫和所述虚设图案，其中所述接合垫和所述虚设图案不会延伸到所述第一开口外。
在一些实施例中，去除所述导电层的部分的方法包括各向异性刻蚀工艺。
在一些实施例中，所述第一开口的侧壁与所述沟槽的侧壁对齐。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应知，他们可容易地使用本公开作为设计或修改其他过程及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。

Claims (38)

1.一种互补金属氧化物半导体传感器，其特征在于，包括：
半导体衬底，具有像素区和电路区；
介电层，被所述电路区中的所述半导体衬底环绕；
互连，设置在所述电路区中的所述介电层上；
接合垫，设置在所述电路区中的所述介电层中且电连接至所述互连；以及
虚设图案，设置在所述电路区中的所述介电层中且环绕所述接合垫，其中所述虚设图案的顶表面高于所述接合垫的顶表面。
2.根据权利要求1所述的互补金属氧化物半导体传感器，其中所述半导体衬底不设置在所述接合垫和所述互连之间。
3.根据权利要求1所述的互补金属氧化物半导体传感器，其中所述接合垫和所述虚设图案被所述半导体衬底环绕。
4.根据权利要求1所述的互补金属氧化物半导体传感器，其中所述虚设图案设置在所述半导体衬底和所述接合垫之间。
5.根据权利要求1所述的互补金属氧化物半导体传感器，其中所述虚设图案为环形。
6.根据权利要求1所述的互补金属氧化物半导体传感器，其中所述虚设图案的材料与所述接合垫的材料相同。
7.根据权利要求1所述的互补金属氧化物半导体传感器，其中所述接合垫与所述虚设图案相距一距离。
8.根据权利要求1所述的互补金属氧化物半导体传感器，其中所述半导体衬底与所述虚设图案接触。
9.一种互补金属氧化物半导体传感器，其特征在于，包括：
图案化的半导体衬底；
图案化的介电层，其中所述图案化的介电层由所述图案化的半导体衬底暴露且所述图案化的介电层在其第一表面处具有至少一个沟槽；
互连，设置在与所述图案化的介电层的所述第一表面相对的第二表面上；
接合垫，设置在所述图案化的介电层的所述第一表面上且电连接至所述互连；以及
虚设图案，设置在所述至少一个沟槽内，并设置在所述接合垫旁，其中所述虚设图案与所述互连之间的所述图案化的介电层的厚度小于所述接合垫与所述互连之间的所述图案化的 介电层的厚度。
10.根据权利要求9所述的互补金属氧化物半导体传感器，还包括绝缘体，其中所述绝缘体设置在所述接合垫和所述图案化的介电层之间。
11.根据权利要求10所述的互补金属氧化物半导体传感器，其中所述虚设图案设置在所述半导体衬底的侧壁及所述绝缘体的侧壁之间且与所述半导体衬底的侧壁及所述绝缘体的侧壁接触。
12.根据权利要求9所述的互补金属氧化物半导体传感器，其中相对于所述第二表面，所述虚设图案的顶面高于所述接合垫的顶面。
13.根据权利要求9所述的互补金属氧化物半导体传感器，其中所述沟槽不穿透所述图案化的介电层。
14.根据权利要求9所述的互补金属氧化物半导体传感器，其中所述虚设图案的材料与所述接合垫的材料相同。
15.一种形成互补金属氧化物半导体传感器的方法，其特征在于，包括：
提供具有像素区和电路区的半导体衬底；
在所述电路区中的所述半导体衬底上形成介电图案；
在所述半导体衬底上形成介电层以覆盖所述介电图案；
在所述电路区中的所述介电层上形成互连；
去除所述半导体衬底的部分，以形成第一开口，所述第一开口暴露所述介电图案；
去除所述介电图案，以在所述第一开口中的所述介电层中形成沟槽，所述沟槽不穿透所述介电层；
在所述第一开口中的所述介电层中形成接合垫，以电连接至所述互连；以及
在所述沟槽中形成位于所述接合垫旁的虚设图案，其中所述虚设图案的顶表面高于所述接合垫的顶表面。
16.根据权利要求15所述的方法，其中所述半导体衬底的所述部分和所述介电图案被同时去除。
17.根据权利要求15所述的方法，还包括在所述介电层中形成至少一个第二开口，以在形成所述接合垫之前暴露所述互连的部分，其中所述接合垫通过所述至少一个第二开口电连接至所述互连。
18.根据权利要求15所述的方法，其中形成所述接合垫和所述虚设图案包括：
在所述半导体衬底上共形地形成导电层；以及
去除所述导电层的部分，以形成彼此分离的所述接合垫和所述虚设图案，其中所述接合垫和所述虚设图案不会延伸到所述第一开口外。
19.根据权利要求18所述的方法，其中去除所述导电层的部分的方法包括各向异性刻蚀工艺。
20.根据权利要求15所述的方法，其中所述第一开口的侧壁与所述沟槽的侧壁对齐。
21.一种互补金属氧化物半导体传感器，其特征在于，包括：
半导体衬底，具有像素区和电路区，所述半导体衬底包括分别位在所述电路区中的第一部分与第二部分；
位于所述第一部分与所述第二部分之间的多个介电图案,其中所述多个介电图案的顶表面低于所述第一部分与所述第二部分的顶表面；
第一导电元件,位于所述多个介电图案下方；
第二导电元件,插入所述多个介电图案之间以电连接至所述第一导电元件；以及
虚设图案,位于所述多个介电图案与所述第一部分之间且位于所述多个介电图案与所述第二部分之间。
22.根据权利要求21所述的互补金属氧化物半导体传感器，其中所述第一部分与所述第二部分环绕所述多个介电图案与所述第二导电元件。
23.根据权利要求21所述的互补金属氧化物半导体传感器，其中所述第二导电元件的顶表面低于所述第一部分与所述第二部分的所述顶表面。
24.根据权利要求21所述的互补金属氧化物半导体传感器，其中所述第二导电元件覆盖所述多个介电图案的所述顶表面的部分以及插入所述多个介电图案之间的间隙中。
25.根据权利要求21所述的互补金属氧化物半导体传感器，其中所述虚设图案的材料与所述第二导电元件的材料相同。
26.一种互补金属氧化物半导体传感器，其特征在于，包括：
第一半导体材料和第二半导体材料，分别位在电路区中；
多个介电图案,位于所述第一半导体材料和所述第二半导体材料之间,其中所述多个介电图案的顶表面低于所述第一半导体材料与所述第二半导体材料的顶表面；
导电结构,位于所述多个介电图案下方；
接合垫，位于所述多个介电图案之间以电连接至所述导电结构；以及
虚设图案，位于所述多个介电图案与所述第一半导体材料之间且位于所述多个介电图案与所述第二半导体材料之间。
27.根据权利要求26所述的互补金属氧化物半导体传感器，其中所述虚设图案的顶表面与所述第一半导体材料的所述顶表面共平面。
28.根据权利要求26所述的互补金属氧化物半导体传感器，其中所述接合垫的顶表面低于所述第一半导体材料的所述顶表面。
29.根据权利要求26所述的互补金属氧化物半导体传感器，其中所述虚设图案接触所述第一半导体材料与所述多个介电图案。
30.根据权利要求26所述的互补金属氧化物半导体传感器，其中所述虚设图案为环形。
31.根据权利要求26所述的互补金属氧化物半导体传感器，其中所述虚设图案的材料与所述接合垫的材料相同。
32.一种形成互补金属氧化物半导体传感器的方法，其特征在于，包括：
在半导体衬底的电路区中形成绝缘层；
在所述半导体衬底上形成牺牲图案以环绕所述绝缘层；
形成介电层以覆盖所述牺牲图案和所述绝缘层；
在所述介电层上形成互连；
在所述半导体衬底中形成第一开口以暴露所述绝缘层与所述牺牲图案，所述半导体衬底通过所述第一开口分成第一半导体材料和第二半导体材料；
去除所述牺牲图案，以形成环绕所述绝缘层的沟槽；
图案化所述介电层,以在所述第一半导体材料和所述第二半导体材料之间形成多个介电图案,其中所述多个介电图案的顶表面低于所述第一半导体材料与所述第二半导体材料的顶表面；
形成穿透所述绝缘层且位于所述多个介电图案之间的接合垫，以电连接至所述互连；以及
在所述沟槽中形成虚设图案，所述虚设图案位于所述多个介电图案与所述第一半导体材料之间且位于所述多个介电图案与所述第二半导体材料之间。
33.根据权利要求32所述的方法，其中所述绝缘层内埋在所述半导体衬底中,以及所述绝缘层的顶表面与所述半导体衬底的顶表面共平面。
34.根据权利要求32所述的方法，在形成所述接合垫之前，还包括在所述绝缘层与所述绝缘层下方的所述介电层中形成至少一个第二开口，以暴露所述互连，其中所述接合垫形成于所述至少一个第二开口中以电连接至所述互连。
35.根据权利要求34所述的方法，其中形成所述接合垫与所述虚设图案包括：
在所述第一开口上共形地形成导电层,其中所述导电层填入所述沟槽与所述至少一个第二开口中；以及
移除所述导电层的部分，以于所述沟槽中形成所述虚设图案以及于所述至少一个第二开口中形成所述接合垫。
36.根据权利要求32所述的方法，其中所述牺牲图案形成在所述绝缘层上且未覆盖所述绝缘层。
37.根据权利要求32所述的方法，其中所述牺牲图案的侧壁与所述绝缘层的侧壁对齐。
38.根据权利要求32所述的方法，其中通过去除所述半导体衬底的部分形成所述第一开口。
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