CN109727973B - 阵列基板的制备方法、阵列基板 - Google Patents

Abstract

本发明提供一种阵列基板的制备方法、阵列基板，属于显示技术领域。本发明的阵列基板的制备方法包括：在基底上形成多层导电层；其中，形成每层所述导电层的步骤包括：通过构图工艺形成包括导电图案和防静电图案的图形，所述导电图案与所述防静电图案电连接；不同层中的所述防静电图案电连接。

Description

阵列基板的制备方法、阵列基板

技术领域

本发明属于显示技术领域，具体涉及一种阵列基板的制备方法、阵列基板。

背景技术

阵列基板是显示装置的重要组成部分，阵列基板通常包括衬底基板以及形成于衬底基板上的多层导电结构。

现有技术中，在阵列基板的制备阶段，各导电结构膜层之间大都处于相互绝缘状态，各层导电结构中的电荷累积无法释放，导致易出现ESD(Electro-Static discharge；静电释放)现象，会影响阵列基板的产品良率。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种能够有效避免静电释放现象，降低阵列基板的不良发生率的阵列基板的制备方法。

解决本发明技术问题所采用的技术方案是一种阵列基板的制备方法，其特征在于，包括：

在基底上形成多层导电层；其中，

形成每层所述导电层的步骤包括：

通过构图工艺形成包括导电图案和防静电图案的图形，所述导电图案与所述防静电图案电连接；

不同层中的所述防静电图案电连接。

优选的，所述多层导电层包括第一导电层、第二导电层和第三导电层；

所述在基底上形成多层导电层的步骤包括：

在基底上形成所述第一导电层；所述第一导电层包括第一导电图案和与所述第一导电图案电连接的第一防静电图案；

在形成有所述第一导电层的所述基底上形成第一绝缘层；

在所述第一绝缘层对应所述第一防静电图案的第一区域形成第一过孔；

在形成有所述第一绝缘层的所述基底上分别形成第二导电层和第三导电层；所述第二导电层包括第二导电图案和与所述第二导电图案电连接的第二防静电图案；所述第三导电层包括第三导电图案和与所述第三导电图案电连接的第三防静电图案；

其中，所述第二防静电图案与所述第三防静电图案电连接，所述第三防静电图案通过所述第一过孔与所述第一防静电图案电连接。

进一步优选的，所述第一导电图案包括栅极；

所述第二导电图案包括像素电极；

所述第三导电图案包括源极、漏极。

进一步优选的，所述第三导电图案通过第一连接电极与所述第二防静电图案电连接；

所述第一连接电极与所述第二导电图案、所述第二防静电图案通过一次构图工艺形成。

进一步优选的，所述阵列基板的制备方法还包括：

在形成有所述第二导电层、所述第三导电层的基底上形成第二绝缘层；

在所述第二绝缘层对应所述第二防静电图案的位置形成第二过孔，在所述第二绝缘层对应所述第一连接电极的位置形成第三过孔；

去除所述第二过孔中裸露的所述第二防静电图案，以使所述第二防静电图案与所述第二导电图案断开电连接；去除所述第三过孔中裸露的所述第一连接电极，以使所述第三防静电图案与所述第三导电图案断开电连接。

进一步优选的，所述阵列基板的制备方法还包括：

在所述形成具有所述第二过孔、所述第三过孔的所述第二绝缘层的基底上形成第四导电材料；

去除部分所述第四导电材料，以形成第四导电图案。

进一步优选的，所述第一连接电极、所述第二防静电图案与所述第四导电材料的材料相同；

所述去除所述第三过孔中裸露的所述第一连接电极和所述第二过孔中裸露的所述第二防静电图案的步骤与所述去除部分所述第四导电材料，以形成第四导电图案的步骤采用一次构图工艺形成。

优选的，所述第一导电层中包括多个第一导电图案，多个所述第一导电图案与所述第一防静电图案电连接；

所述阵列基板的制备方法还包括：

在所述第一绝缘层对应所述第一防静电图案的第二区域形成第四过孔；去除所述第四过孔中裸露的所述第一防静电图案，以使多个所述第一导电图案之间断开电连接。

优选的，所述在形成有所述第一导电层的所述基底上形成第一绝缘层的步骤与所述在形成有所述第一绝缘层的所述基底上分别形成第二导电层和第三导电层的步骤之间，还包括：

在形成有所述第一绝缘层的基底上形成半导体层的图案。

解决本发明技术问题所采用的技术方案是一种阵列基板，包括：

基底；

设置于所述基底上的多层导电层；每层所述导电层中包括导电图案和防静电图案，所述导电图案与所述防静电图案电连接；不同层中的所述防静电图案电连接。

附图说明

图1为本发明的实施例1的阵列基板的制备方法中形成第一导电层的示意图；

图2为本发明的实施例1的阵列基板的制备方法中形成第二导电层的示意图；

图3为本发明的实施例1的阵列基板的制备方法中形成第一过孔的示意图；

图4为本发明的实施例1的阵列基板的制备方法中形成第三导电层的示意图；

图5为本发明的实施例1的阵列基板的制备方法中形成第二过孔和第三过孔的示意图；

图6为本发明的实施例1的阵列基板的制备方法中去除第二过孔中裸露的第二防静电图案和第三过孔中裸露的第一连接电极的示意图；

图7为本发明的实施例2的阵列基板的制备方法中形成第一导电层的示意图；

图8为本发明的实施例2的阵列基板的制备方法中形成第二导电层的示意图；

图9为本发明的实施例2的阵列基板的制备方法中形成第一过孔和第四过孔的示意图；

图10为本发明的实施例2的阵列基板的制备方法中形成第三导电层的示意图；

图11为本发明的实施例2的阵列基板的制备方法中形成第二过孔和第三过孔的示意图；

图12为本发明的实施例2的阵列基板的制备方法中去除第二过孔中裸露的第二防静电图案和第三过孔中裸露的第一连接电极的示意图；

其中附图标记为：11、第一导电图案；12、第一防静电图案；21、第二导电图案；22、第二防静电图案；31、第三导电图案；32、第三防静电图案；4、第一连接电极；51、第一过孔；52、第二过孔；53、第三过孔；54、第四过孔。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

实施例1：

如图1至图6所示，本实施例提供一种阵列基板的制备方法，包括：在基底上形成多层导电层的步骤。

其中，形成每层导电层的步骤可包括：通过构图工艺形成包括导电图案和防静电图案的图形，导电图案与防静电图案电连接，且不同层中的防静电图案电连接。

即，本实施例中，每层导电层包括导电图案和防静电图案。其中，不同导电层中的导电图案可以分别为薄膜晶体管的栅极、源极、漏极、像素电极、公共电极等结构。

本实施例中，在制备阵列基板时，将同一导电层中的导电图案与防静电图案电连接，并将不同层中的防静电图案电连接。基于此种设置方式，当某一导电层中有静电荷积累时，可以通过防静电单元将这些静电荷分布到不同导电层中，从而使得不同导电层之间的电势差相同，即不同导电层之间没有电压，进而避免静电释放现象的发生，提高阵列基板的制备良率。

可以理解的是，防静电图案也由导电材料构成。且防静电图案可以与导电图案通过一次构图工艺形成，从而不会增加制备工艺的复杂程度。

在此需要说明的是，在阵列基板的实际应用过程中，部分层结构之间可能需要断开电连接，此时可通过在阵列基板上形成过孔，将去除至少部分防静电图案的材料，以将防静电图案与导电图案断开电连接，从而不影响阵列基板的正常工作。

为了对本实施例进行更为具体、清楚地说明，下面主要以制备阵列的薄膜晶体管，且该薄膜晶体管为HADS结构为例进行说明。该阵列基板的制备方法具体包括以下步骤：

S11、在基底上形成第一导电层；第一导电层包括第一导电图案11和与第一导电图案11电连接的第一防静电图案12。

其中，第一导电图案11可为薄膜晶体管的栅极、与栅极连接的栅线，第一防静电图案12为与第一导电图案11电连接的、由导电材料构成的图案。第一防静电图案12可位于基底中相邻显示单元之间的间隔区，也可位于基底边缘的走线区。

具体的，如图1所示，本步骤中可通过溅射、热蒸发、化学气相沉积等方式在基底上形成金属膜层，并通过一次构图工艺形成包括第一导电图案11和第一防静电图案12的图形。

S12、在形成有第一导电层的基底上形成第一绝缘层。

本步骤中，可通过等离子体增强化学气相沉积方式、低压化学气相沉积方式、大气压化学气相沉积方式或电子回旋谐振化学气相沉积方式或溅射方式在基底上形成第一绝缘层(栅绝缘层；图1至6中未示出)，该第一绝缘层覆盖第一导电层。

优选的，本实施例中，在形成第一绝缘层之后，还包括：在基底上形成半导体层的图案的步骤，即形成薄膜晶体管的有源层的步骤。具体的，可先在基底上形成非晶硅膜，对非晶硅膜进行晶化以后形成多晶硅膜，并对多晶硅膜进行掺杂，采用一次构图工艺，形成包括有源层的图形。

S13、如图2所示，在形成有第一绝缘层的基底上形成第二导电层；第二导电层包括第二导电图案21和与第二导电图案21电连接的第二防静电图案22。

其中，第二导电图案21可为像素电极，第二防静电图案22为与第二导电图案21电连接的、由导电材料构成的图案。与第一防静电图案12类似的，第二防静电图案22也可位于基底中相邻显示单元之间的间隔区，或者位于基底边缘的走线区。且第二防静电图案22也可与第二导电图案21通过一次构图工艺形成。优选的，第二导电层的材料为ITO(IndiumTin Oxides；氧化铟锡)。

S14、如图3所示，在第一绝缘层对应第一防静电图案12的第一区域形成第一过孔51。

其中，第一区域指第一绝缘层对应第一防静电图案12的部分区域。具体的，本步骤中可通过刻蚀工艺去除第一绝缘层对应第一防静电图案12的部分区域的材料，形成贯穿第一绝缘层的第一过孔51，以使后续形成的导电层能够通过该第一过孔51与第一防静电图案12电连接，从而实现与第一导电层的电连接。

S15、如图4所示，在形成有第一绝缘层的基底上形成第三导电层；第三导电层包括第三导电图案31和与第三导电图案31电连接的第三防静电图案32。第二防静电图案22与第三防静电图案32电连接，第三防静电图案32通过第一过孔51与第一防静电图案12电连接。

其中，第三导电图案31可为薄膜晶体管的源极、漏极。源极和漏极分别与第三防静电图案32电连接。优选的，第三导电层的材料可为金、铜、银、铂等金属材料。

本实施例所制备的阵列基板中，第二导电层与第三导电层之间没有设置绝缘层，第二防静电图案22可与第三防静电图案32在基底上的正投影部分重叠，从而实现二者的电连接，也即实现第二导电层与第三导电层的电连接。同时，第三防静电图案32还通过第一过孔51与第一防静电图案12电连接，即第一导电层与第三导电层电连接，从而实现第一导电层、第二导电层、第三导电层三者之间的电连接，进而可以避免ESD现象的发生。

其中可以理解的是，当第二导电层与第三导电层之间设置有绝缘层结构时，可在绝缘层上对应第二防静电图案22的部分位置及对应第一过孔51的位置形成过孔，以使第三防静电图案32可与第二防静电图案22电连接，以及第三防静电图案32可与第一防静电图案12电连接。

本实施例中，对第二导电层与第三导电层的制备先后顺序不做限制，既可先制备像素电极(也即第二导电层)，再制备薄膜晶体管的源极、漏极(也即第三导电层)，也可先制备薄膜晶体管的源极、漏极，再制备像素电极，只要满足第二导电层与第三导电层的电连接即可。

优选的，第三导电图案31通过第一连接电极4与第三防静电图案32电连接；第一连接电极4与第二导电图案21、第二防静电图案22通过一次构图工艺形成。

具体的，如图2所示，本实施例中，可在制备第二导电层的时，在预设的第三导电图案31与第三防静电图案32的连接处，同时形成第一连接电极4的图案。在后续在形成第三导电层时，第三导电图案31和第三防静电图案32可设置于第一连接电极4的两端，二者通过第一连接电极4连接。同时，在制备第二导电层时，第二导电图案21可与第二防静电图案22直接连接(为一体成型结构)。

通过上述设置，在后续断开第二导电图案21与第二防静电图案22的电连接、第三导电图案31与第三防静电图案32的电连接时，可经过一次刻蚀工艺，同时去除第一连接电极4和部分第二防静电图案22即可，而无需更换刻蚀液，从而能够简化阵列基板的制备工艺。

至此，阵列基板上薄膜晶体管的各层结构制备基本完成。而为了不影响阵列基板的正常使用，需要后续断开第一导电层(具体为第一导电图案11)、第二导电层(具体为第二导电图案21)、第三导电层(具体为第三导电图案31)之间的电连接。具体的，可通过断开第二导电图案21与第二防静电图案22的电连接、断开第三导电图案31与第三防静电图案32的电连接来实现。

此时，本实施例的阵列基板的制备方法中还包括以下步骤：

S16、在形成有第二导电层、第三导电层的基底上形成第二绝缘层(钝化层；图1-6中未示出)，并如图5所示，在第二绝缘层对应第二防静电图案22的位置形成第二过孔52，在第二绝缘层对应第一连接电极4的位置形成第三过孔53。

S17、去除第二过孔52中裸露的第二防静电图案22，以使第二防静电图案22与第二导电图案21断开电连接；去除第三过孔53中裸露的第一连接电极4，以使第三防静电图案32与第三导电图案31断开电连接。

如图6所示，本实施例中，可通过刻蚀工艺去除第二过孔52中裸露的第二防静电图案22和第三过孔53中裸露的第一连接电极4，从而断开第一导电层、第二导电层、第三导电层三者之间的电连接。

其中可以理解的是，第二过孔52的开口形状、面积，第三过孔53的开口形状、面积应该根据实际情况(包括对应的导电图案、防静电图案的形状、尺寸)进行设置，以保证在去除第二过孔52所裸露的第一连接电极4、去除第三过孔53所裸露的第一防静电图案12后，第二防静电图案22与第二导电图案21的电连接能够断开，第三防静电图案32与第三导电图案31的电连接能够断开。

优选的，本实施例中，步骤S7之后还包括以下步骤：

S18、在形成具有第二过孔52、第三过孔53的第二绝缘层的基底上形成第四导电材料；去除部分第四导电材料，以形成第四导电图案。

其中，第四导电图案可为阵列基板的公共电极，其材料优选为ITO。

优选的，当第一连接电极4与第二防静电图案22采用一次构图工艺形成，且第一连接电极4、第三防静电图案32与第四导电材料的材料相同时，去除第二过孔52中裸露的第一连接电极4和第三过孔53中裸露的第三防静电图案32的步骤，与去除部分第四导电材料以形成第四导电图案的步骤可采用一次构图工艺形成。即由于第一连接电极4、第三防静电图案32、第四导电材料三者的材料相同，可在刻蚀形成第四导电图案的同时，刻蚀去除第二过孔52中裸露的第一连接电极4和第三过孔53中裸露的第三防静电图案32，从而简化阵列基板的制备工艺。

至此完成对阵列基板的制备。

在此需要说明的是，本实施例中仅以HADS结构产品进行举例说明，但并不构成对本发明的限制。例如，本实施例提供过的制备方法也可用于ADS结构产品的制备，相应调整层结构的制备顺序即可，本实施例中不再详述。

实施例2：

如图7-12所示，本实施例提供一种阵列基板的制备方法，该制备方法与实施例1中提供的阵列基板的制备方法基本相同。

特别的是，本实施例中，阵列基板的至少部分导电层中包括多个导电图案，且多个导电图案与同层导电层中的防静电图案电连接。具体的，本实施例中以第一导电层中包括多个第一导电图案11，且第一导电图案11为栅极，第三导电层中包括多个第三导电图案31，且第三导电图案31为源极、漏极为例进行说明。

本实施例的制备方法在实施例1的基础上还包括以下步骤：

S21、如图6所示，在基底上形成第一导电层；第一导电层包括多个第一导电图案11，多个导电图案与第一防静电图案12电连接。

当同一导电层中具有多个导电图案时，多个导电图案之间是绝缘的。本实施例中，通过将第一防静电图案12实现第一导电层中的多个第一导电图案11电极之间的电连接，从而可以避免同层导电图案之间产生静电释放现象。

其中，多个第一导电图案11与第一防静电图案12为一体结构，可通过一次构图工艺形成。具体的，第一导电层的材料可为金、铜、银、铂等金属材料。

S22、在形成有第一导电层的基底上形成第一绝缘层(图7-12中未示出)。

S23、如图8所示，在形成有第一绝缘层的基底上形成第二导电层；第二导电层包括第二导电图案21和与第二导电图案21电连接的第二防静电图案22。

其中，第二导电图案21可为像素电极，其材料可为ITO。第二防静电图案22为与第二导电图案21电连接的由导电材料构成的图案。

S24、如图9所示，在第一绝缘层对应第一防静电图案12的第一区域形成第一过孔51，对应第一防静电图案12的第二区域形成第四过孔54。

其中，第一区域和第二区域分别指第一绝缘层对应第一防静电图案12的不同区域。第二区域相对第一区域更靠近第一导电图案11，当去除对应第二区域的第一防静电图案12时，第一导电图案11与第一防静电图案12电连接会断开。本步骤中，可通过刻蚀工艺去除第一绝缘层的部分材料，形成贯穿第一绝缘层的第一过孔51和第四过孔54，从而使得对应第一区域和第二区域的第一防静电图案12裸露出来。

S25、如图10所示，在形成有第一绝缘层的基底上形成第三导电层；第三导电层包括多个第三导电图案31和与第三导电图案31电连接的第三防静电图案32。第二防静电图案22与第三防静电图案32电连接，第三防静电图案32通过第一过孔51与第一防静电图案12电连接。

第三导电图案31为薄膜晶体管的源极、漏极。多个第三导电图案31通过第三防静电图案实现电连接，从而可以避免同层导电图案之间产生静电释放现象。其中，第三导电层的材料与第一导电层的材料相同，都可为金、铜、银、铂等金属材料。

具体的，本步骤中可在形成有第二导电层的基底上形成第三导电材料层，并通过刻蚀工艺去除部分第三导电材料层，以形成第三导电图案31和第三防静电图案32。

优选的，本实施例中，在通过刻蚀工艺形成第三导电图案31和第三防静电图案32的同时，还可同时刻蚀去除第四过孔54中裸露的第一防静电图案12，以使各第一导电图案11与第一防静电图案12断开电连接，从而避免影响薄膜晶体管的性能。其中，当第三导电图案31与第一防静电图案12的材料相同时，无需更换刻蚀液即可直接刻蚀去除第四过孔54中裸露的第一防静电图案12，不会增加阵列基板制备工艺的复杂程度。

优选的，本实施例中，第三导电层中，第三导电图案31与第三防静电图案32通过第一连接电极4实现电连接。进一步优选的，第一连接电极4的材料为ITO。与实施例1相同的，该第一连接电极4可在制备第二导电层时形成。

S26、在形成有第二导电层、第三导电层的基底上形成第二绝缘层(钝化层；图7-12中未示出)，并如图11所示，在第二绝缘层对应第二防静电图案22的位置形成第二过孔52，在第二绝缘层对应第一连接电极4的位置形成第三过孔53。

S27、如图12所示，去除第二过孔52中裸露的第二防静电图案22，以使第二防静电图案22与第二导电图案21断开电连接；去除第三过孔53中裸露的第一连接电极4，以使第三防静电图案32与第三导电图案31断开电连接。

本步骤中，通过去除第二过孔52中裸露的第二防静电图案22和第三过孔53中裸露的第一连接电极4，使第二导电层与第三导电层的电连接断开，且由于第三防静电图案32与第三导电图案31的电连接断开，故第一导电层与第三导电图案31的电连接也断开，也即第一导电图案11、第二导电图案21、第三导电图案31之间的电连接断开。同时，本步骤中，多个第三导电图案31与第三防静电图案32也断开电连接，从而不会对阵列基板的正常使用造成影响。

S28、在形成具有第二过孔52、第三过孔53的第二绝缘层的基底上形成第四导电材料；去除部分第四导电材料，以形成第四导电图案。

上述制备方法中，制备各绝缘层、各导电层的具体步骤可参考实施例1，在此不再赘述。

本实施例所提供的制备方法不仅限于HADS结构产品的制备，可用于ADS结构产品的制备，相应调整层结构的制备顺序即可，本实施例中不再详述。

本实施例所提供的制备方法并不局限于HADS结构产品的制备，其还可以用以ADS结构产品的制备。其中，在制备ADS结构产品时，各层结构的制备顺序可能需要调整，在此不做赘述。

本实施例中，通过在同层导电层中利用防静电图案实现多个导电图案的电连接，从而避免阵列基板制备过程中可能出现的静电释放现象。并且在后续其它导电层的制备过程中，可将防静电图案与导电图案的电连接断开，从而不会影响阵列基板的正常工作。

实施例3：

本实施例提供一种阵列基板，其可根据实施例1或实施例2提供的制备方法制备而成。该阵列基板包括：基底和设置于基底上的多层导电层；每层导电层中包括导电图案和防静电图案，导电图案与防静电图案电连接；不同层中的防静电图案电连接。

由于本实施例提供的阵列基板在制备过程中不易发生静电释放现象，故该阵列基板的良率较高，性能较好。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (8)

1.一种阵列基板的制备方法，其特征在于，包括：

在基底上形成多层导电层；其中，

形成每层所述导电层的步骤包括：

通过构图工艺形成包括导电图案和防静电图案的图形，所述导电图案与所述防静电图案电连接；

不同层中的所述防静电图案电连接；

所述多层导电层包括第一导电层、第二导电层和第三导电层；

所述在基底上形成多层导电层的步骤包括：

在基底上形成所述第一导电层；所述第一导电层包括第一导电图案和与所述第一导电图案电连接的第一防静电图案；

在形成有所述第一导电层的所述基底上形成第一绝缘层；

在所述第一绝缘层对应所述第一防静电图案的第一区域形成第一过孔；

在形成有所述第一绝缘层的所述基底上分别形成第二导电层和第三导电层；所述第二导电层包括第二导电图案和与所述第二导电图案电连接的第二防静电图案；所述第三导电层包括第三导电图案和与所述第三导电图案电连接的第三防静电图案；

其中，所述第二防静电图案与所述第三防静电图案电连接，所述第三防静电图案通过所述第一过孔与所述第一防静电图案电连接；

所述第三导电图案通过第一连接电极与所述第二防静电图案电连接；

所述第一连接电极与所述第二导电图案、所述第二防静电图案通过一次构图工艺形成。

2.根据权利要求1所述的阵列基板的制备方法，其特征在于，所述第一导电图案包括栅极；

所述第二导电图案包括像素电极；

所述第三导电图案包括源极、漏极。

3.根据权利要求1所述的阵列基板的制备方法，其特征在于，还包括：

在形成有所述第二导电层、所述第三导电层的基底上形成第二绝缘层；

在所述第二绝缘层对应所述第二防静电图案的位置形成第二过孔，在所述第二绝缘层对应所述第一连接电极的位置形成第三过孔；

去除所述第二过孔中裸露的所述第二防静电图案，以使所述第二防静电图案与所述第二导电图案断开电连接；去除所述第三过孔中裸露的所述第一连接电极，以使所述第三防静电图案与所述第三导电图案断开电连接。

4.根据权利要求3所述的阵列基板的制备方法，其特征在于，还包括：

在所述形成具有所述第二过孔、所述第三过孔的所述第二绝缘层的基底上形成第四导电材料；

去除部分所述第四导电材料，以形成第四导电图案。

5.根据权利要求4所述的阵列基板的制备方法，其特征在于，所述第一连接电极、所述第二防静电图案与所述第四导电材料的材料相同；

所述去除所述第三过孔中裸露的所述第一连接电极和所述第二过孔中裸露的所述第二防静电图案的步骤与所述去除部分所述第四导电材料，以形成第四导电图案的步骤采用一次构图工艺形成。

6.根据权利要求1所述的阵列基板的制备方法，其特征在于，所述第一导电层中包括多个第一导电图案，多个所述第一导电图案与所述第一防静电图案电连接；

所述阵列基板的制备方法还包括：

在所述第一绝缘层对应所述第一防静电图案的第二区域形成第四过孔；去除所述第四过孔中裸露的所述第一防静电图案，以使多个所述第一导电图案之间断开电连接。

7.根据权利要求1所述的阵列基板的制备方法，其特征在于，所述在形成有所述第一导电层的所述基底上形成第一绝缘层的步骤与所述在形成有所述第一绝缘层的所述基底上分别形成第二导电层和第三导电层的步骤之间，还包括：

在形成有所述第一绝缘层的基底上形成半导体层的图案。

8.一种阵列基板，其特征在于，包括：

基底；

设置于所述基底上的多层导电层；每层所述导电层中包括导电图案和防静电图案，所述导电图案与所述防静电图案电连接；不同层中的所述防静电图案电连接；

所述多层导电层包括第一导电层、第二导电层和第三导电层；

所述第一导电层包括第一导电图案和与所述第一导电图案电连接的第一防静电图案；

第一绝缘层，位于所述第一导电层背离所述基底的一侧；所述第一绝缘层对应所述第一防静电图案的第一区域具有第一过孔；

所述第二导电层和第三导电层位于所述第一绝缘层背离所述基底的一侧；所述第二导电层包括第二导电图案和与所述第二导电图案电连接的第二防静电图案；所述第三导电层包括第三导电图案和与所述第三导电图案电连接的第三防静电图案；

其中，所述第二防静电图案与所述第三防静电图案电连接，所述第三防静电图案通过所述第一过孔与所述第一防静电图案电连接；

所述第三导电图案通过第一连接电极与所述第二防静电图案电连接；

所述第一连接电极与所述第二导电图案、所述第二防静电图案通过一次构图工艺形成。

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