CN109687928A - 一种基于fpga的irig-b型码（dc）授时实现系统及方法 - Google Patents
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Abstract
本发明提出一种基于FPGA的IRIG‑B型码(DC)授时实现系统及方法，包括全局时钟处理单元、IRIG‑B型码(DC)转换单元和串行时码转换单元；全局时钟处理单元为IRIG‑B型码(DC)转换单元和串行时码转换单元提供统一的处理时钟；IRIG‑B型码(DC)转换单元接收异步串行接口数据并进行解码，对解码后的数据进行编码形成IRIG‑B格式码，并按照IRIG‑B型码(DC)协议输出IRIG‑B型码(DC)数据；串行时码转换单元接收串行IRIG‑B型码(DC)格式码数据并进行解码，对解码后的数据进行编码形成异步串行时码帧结构，并按照异步串行协议输出异步串行时码数据。本发明可基于通用的FPGA可编程器件，为用时系统提供稳定的时间信号，且具有解码精度高、可移植性强等优点。
Description
技术领域
本发明属于时间同步技术领域，具体涉及一种IRIG-B型码(DC)授时实现系统及方法。
背景技术
随着信息技术高速发展，同步数据传输已经成为日常生活和专业领域的基础，人们对数据传输效率和可靠性的要求越来越高。通信信道存在固有的噪声和衰落特性，信号在经信道传输过程中不可避免地会受到干扰从而出现信号失真，同时由于原始数据的数据量较大不利于存储和处理，一般采用对原始数据进行信源编码和信道编码，提升数据信号在处理和传输过程中的可靠性。
时间统一系统是信息化系统中通信、气象、航天、工业控制、电力系统测量与保护等领域的关键技术，其主要为其他用时设备提供标准时间信号。随着现代电子信息技术的不断发展，对标准化时间系统设备(简称时统设备)的要求越来越高，时间同步得到了越来越重要的应用。
IRIG时间标准有两大类：一类是串行时间码，共有六种格式，即A、B、D、E、G、H；另一类是并行时间码格式，这类码由于是并行格式，传输距离较近，且是二进制，因此远不如串行格式应用广泛。串行时间码中六种格式的主要差别是时间码的帧速率不同，其中的B型码即IRIG-B型码，其时帧速率为1帧/s，可传递100位的信息。B型码又分为直流(DC)和交流(AC)两种，未经幅度调制的通常称IRIG-B(DC)码，调制后的B码通常称IRIG-B(AC)码。
时间码IRIG-B型码(DC)以其实际突出的优越性能，成为时统设备首选的标准码型，其作为一种重要的时间同步传输的方式，已广泛应用于电信、电力、军事等重要行业或部门。结合图4所示，IRIG-B型码(DC)的时间编码格式主要分为：
(1)年时间的二一十进制码(BCD码)：各个时间格式都含有年时间的二—十进制码，时帧周期越短，信息位就越长。B码为30位，其中，天10位(从001到365或366)、时6位、分7位、秒7位，时序为秒一分一时一天，位置在P0到P5之间。
(2)天时间的纯二进制秒码(SBS码)：A、B格式时间码除了有年时间的BCD码外，还有天时间的纯二进制秒码，共17位，午夜为0秒，最大计数现86399秒时序，低位在前，高位在后，位置在P8～P10之间。
(3)控制功能码(CF码)：所有的时间格式都预留了一组用于控制功能(CF)的码元，即用于各种控制、识别和其它特殊目的功能编码。IRIG文件104-70指出：控制功能目前打算用于靶场内而不用于靶场间，因此现在没有标准编码系统。时间格式是否包含控制功能以及是否使用编码系统，由各靶场选择。B码控制功能的位置在P5～P8之间，有27个码元。
目前基于单片机的IRIG-B型码(DC)解码器由于单片机运行时钟偏低，不能够并行处理多个数据源，存在解码精度低、工作稳定性差等问题，无法满足当前信息传输对同步时间的精度需求；同时，单片机设计的IRIG-B型码(DC)编/解码器需要配合大量外围电路来实现，一旦设计完成，电路改动困难，不符合电子技术的发展趋势。
此外，目前国内也出现采用嵌入式片上系统芯片进行IRIG-B型码(DC)编解码设计。该设计由芯片上的ARM微处理器系统实现IRIG-B型码(DC)的编解码，FPGA可编程器件则实现IRIG-B型码(DC)的调制/解调功能。但这种方式存在以下问题：1)功能开发流程繁琐问题，需要同时完成ARM微处理器系统和FPGA可编程器件的开发环境搭建、代码编写、功能调试，实现周期要求较长；2)由于国产化可编程器件FPGA的发展目前处于初步发展阶段，嵌入式片上系统基本由国外发达国家垄断，该设计方案对开发环境、芯片选型依赖性较强，代码可移植性不强，不利于国产化元器件替代；3)采用嵌入式片上系统芯片，相较于采用通用的FPGA可编程器件，成本较高，通用性差，容易造成资源浪费。
因此，需要一种便于开发、可移植性强、性价比高的编解码装置来提供有效的编解码，以实现国产化应用。
发明内容
为解决上述问题，本发明提出一种基于FPGA的IRIG-B型码(DC)授时实现系统及方法，可基于通用的FPGA可编程器件，通过与异步串行数据、秒脉冲、IRIG-B型码(DC)之间的转换，为被授时系统设备(用时设备)提供稳定的时间信号，具有解码精度高、可移植性强等优点。
具体技术方案如下：
一种基于FPGA的IRIG-B型码(DC)授时系统，包括全局时钟处理单元、IRIG-B型码(DC)转换单元和串行时码转换单元；其中：
全局时钟处理单元被构造为：为IRIG-B型码(DC)转换单元和串行时码转换单元提供统一的处理时钟，包括用于IRIG-B型码(DC)收发及编解码的Clk时钟、用于异步串行时码收发及编解码的bclk时钟、作为全局rstn复位信号的PClk_Lock时钟；
IRIG-B型码(DC)转换单元被构造为：接收异步串行接口数据，对接收到的异步串行时码数据进行解码，对解码后的数据进行编码形成IRIG-B格式码，并按照IRIG-B型码(DC)协议输出IRIG-B型码(DC)数据；
串行时码转换单元被构造为：接收串行IRIG-B型码(DC)格式码数据，对接收到的IRIG-B型码(DC)数据进行解码，对解码后的数据进行编码形成异步串行时码帧结构，并按照异步串行协议输出异步串行时码数据。
作为一种优选方案，IRIG-B型码(DC)转换单元具体包括异步串口接收模块、异步串口数据处理模块、B型码数据处理模块和B型码发送模块；其中：异步串口接收模块，用于接收外部输入的异步串行接口数据，并将串行字节数据转换成并行数据后输出至异步串口数据处理模块；异步串口数据处理模块，用于对接收到的并行数据按字节进行完整性判断，并在判断完整后，按照串口时间码帧格式进行整理合并以形成异步串行时码数据帧，对所述数据帧的有效性进行判断，提取有效数据帧中的标准时间信息并转换成BCD码，然后再将BCD码转换成并行数据后输出至B型码数据处理模块；B型码数据处理模块，用于将接收到的并行数据进行秒加1处理，然后将处理后的数据转换成符合IRIG-B型码(DC)格式的并行数据后再输出至B型码发送模块；B型码发送模块，用于将接收到的并行数据转换为IRIG-B型码(DC)数据，并以接收到的秒脉冲信号PPS的上升沿为起始，将IRIG-B型码(DC)数据按照IRIG-B型码(DC)协议发送至用时系统。
作为一种优选方案，串行时码转换单元具体包括Irig_b(DC)接收模块、Irig_b(DC)校验模块、Irig_b(DC)数据处理模块、异步串行数据处理模块和异步串行数据发送模块；其中：Irig_b(DC)接收模块，用于采用全局时钟处理单元提供的Clk时钟信号对IRIG-B型码(DC)数据信号进行采样以提取码元相关信息，并在检测到帧开始标志位后，输出秒脉冲信号PPS；Irig_b(DC)校验模块，用于采用全局时钟处理单元提供的Clk时钟信号对Irig_b(DC)接收模块中接收到的数据进行有效性判断；Irig_b(DC)数据处理模块，用于对Irig_b(DC)接收模块发送的有效数据进行秒加1处理，然后将其转换成用于表示标准时间信息的二进制码后并行发送至异步串行数据处理模块；异步串行数据处理模块，用于对接收到的二进制码数据进行字节打包处理，组成异步串行时码帧结构，并按照帧结构顺序按字节发送至异步串行数据发送模块；异步串行数据发送模块，用于将输入的异步串行数据按照标准的异步串行协议发送至用时系统。
作为一种优选方案，采用全局时钟处理单元提供的Clk时钟信号对IRIG-B型码(DC)信号进行采样以提取码元相关信息，具体包括：
通过检测码元的高电平宽度来判断码元是逻辑电平“1”、逻辑电平“0”、或起始标志，然后根据码元在整个IRIG-B型码(DC)帧的位置，计算出对应的天、时、分、秒信息。
作为一种优选方案，提取对应的码元信息具体包括：100位IRIG-B型码(DC)bit信息和60位IRIG-B型码(DC)时间信息；
对Irig_b(DC)接收模块中接收到的数据进行有效性判断，具体包括：判断所述bit信息数据在传输过程是否有错，以及判断所述时间信息是否正确。
作为一种优选方案，所述IRIG-B型码(DC)转换单元根据需求对形成的IRIG-B型码(DC)进行扩展，最后按照IRIG-B型码(DC)协议输出至少两路IRIG-B型码(DC)数据。
作为一种优选方案，所述Clk时钟为100MHz时钟信号。
作为一种优选方案，全局时钟处理单元采用锁相环(PLL)实现倍频方法来提供所需的频率，用于实现系统同步功能。
作为一种优选方案，锁相环采用的是ALTERA公司的IP核，选用Ouartus II软件中宏功能库中自带的PLL模块来实现其相位同步功能。
本发明还公开一种基于FPGA的IRIG-B型码(DC)授时方法，采用上述基于FPGA的IRIG-B型码(DC)授时系统实现IRIG-B型码(DC)和异步串行时码的同时接受及相互转换，其中：全局时钟处理单元为IRIG-B型码(DC)转换单元和串行时码转换单元提供统一的处理时钟，包括用于IRIG-B型码(DC)收发及编解码的Clk时钟、用于异步串行时码收发及编解码的bclk时钟、作为全局rstn复位信号的PClk_Lock时钟；IRIG-B型码(DC)转换单元接收异步串行接口数据，对接收到的异步串行时码数据进行解码，对解码后的数据进行编码形成IRIG-B格式码，并按照IRIG-B型码(DC)协议输出IRIG-B型码(DC)数据；串行时码转换单元接收串行IRIG-B型码(DC)格式码数据，对接收到的IRIG-B型码(DC)数据进行解码，对解码后的数据进行编码形成异步串行时码帧结构，并按照异步串行协议输出异步串行时码数据。。
有益效果：
1)本发明能够基于通用的FPGA可编程器件，同时接收IRIG-B型码(DC)和异步串行时码，并行处理IRIG-B型码(DC)和异步串行时码的相互转换，解码精度高、工作稳定性好、可移植性强，便于国产化电子元器件的替代。
2)本发明能够根据用时系统需求，灵活设置异步串口时码协议的格式，满足用时系统需求。
3)本发明的IRIG-B型码(DC)输出易于扩展，能够灵活配置授时码的输出路数，例如，配置六路IRIG-B型码(DC)和一路异步串行码输出。
4)本发明优选100MHz处理时钟，误差不超过10ns，精度高，能够满足各个领域对同步时钟的需求。
5)本发明能够为其他IRIG-B型码(DC)编/解码器进行技术验证，将IRIG-B型码(DC)按照标准的协议进行编/解码，一方面可以作为其他IRIG-B型码(DC)编/解码器的输入，检验其解码能力，另一方面可以作为其他IRIG-B型码(DC)编/解码器的下一级，验证其编码是否正确。
附图说明
图1基于FPGA的授时系统使用示意图；
图2基于FPGA的IRIG-B型码(DC)授时实现方式功能框图；
图3 IRIG-B型码(DC)码元示意图；
图4 IRIG-B型码(DC)脉冲序列示意图；
图5异步串行时码帧结构；
图6 IRIG-B码(DC)转换单元FPGA实现框图；
图7串行时码转换单元FPGA实现框图；
图3中：连接两个高电平为8ms，低电平为2ms，表示作为起始位置识别标志；高电平为2ms，低电平为8ms，表示逻辑“0”；高电平为5ms，低电平为5ms，表示逻辑“1”；高电平为8ms，低电平为2ms，表示位置识别标志。
具体实施方式
如图1所示，为提高整个系统时间的同步精度，以便为用时系统提供可靠的时间信息，本发明提出了一种基于FPGA的IRIG-B型码(DC)授时系统及其实现方法，能同时接收IRIG-B型码(DC)和异步串行时码两种不同授时源，并能实现IRIG-B型码(DC)和异步串行时码的相互转换，为通信、导航、气象等用时系统提供高精度、高稳定性的同步基准时间信息，以保障用时系统信息的可靠传输。
结合图2所示，实施例1公开一种基于FPGA的IRIG-B型码(DC)授时系统(简称授时系统或基于FPGA的授时系统)，其采用模块化设计，主要包括全局时钟处理单元、串行时码转换单元和IRIG-B型码(DC)转换单元。全局时钟处理单元为系统提供统一的处理时钟。IRIG-B型码(DC)转换单元完成对异步串行时码数据的解码和IRIG-B型码(DC)数据的编码，即，接收并处理异步串行接口数据，完成标准时间信息及相应的BCD码的产生，并在标准时间BCD码中加入相关标志位，以将BCD格式的时间信息变成IRIG-B格式码，同时数据并串处理后可通过FPGA的一个I/O端口发送IRIG-B型码(DC)数据，当然还可根据用时系统需求，复制多路IRIG-B型码(DC)数据通过FPGA的I/O端口输出。串行时码转换单元完成对IRIG-B型码(DC)数据的解码和异步串行时码数据的编码，即，接收IRIG-B型码(DC)数据，判断帧开始标志位和位置识别标志，再解出相应原始时间信息并存储到寄存器中，最后通过异步串行接口输出。
本发明中所设计的异步串行时码、秒脉冲与IRIG-B型码(DC)均可为用时系统提供时间同步授时服务，且异步串行时码、秒脉冲与IRIG-B型码(DC)间可相互转换。其中，秒脉冲主要是和异步串行时码一起作为IRIG-B型码(DC)转换单元的授时源输入，结合图5所示，可作为IRIG-B型码(DC)的起始标志。
授时系统通过统一时钟为IRIG-B型码(DC)的编码和解码提供同步时钟，异步串行时码与IRIG-B型码(DC)之间的转换采用并行方式设计，可同时实现IRIG-B型码(DC)与异步串行时码、秒脉冲之间的数据转换。在基于FPGA的IRIG-B型码(DC)授时系统中，依据用时系统的接口需求，可选择异步串行时码授时或IRIG-B型码(DC)授时，为用时系统提供授时服务。
全局时钟处理单元采用锁相环(PLL)实现倍频方法来提供所需的频率，用于实现系统同步功能，以使外部信号脉冲和提供的标准时钟脉冲相位同步，从而实现输入信号频率对标准信号频率的自动跟踪。其中，锁相环可采用ALTERA公司的IP核，主要由鉴相器(PD)、环路滤波器(LPF)和压控振荡器(VCO)三个基本部件组成。同时，还可选用Ouartus II软件中宏功能库中自带的PLL模块来实现其相位同步功能。
结合图2、图6和图7所示，全局时钟处理单元产生各模块所需时钟频率。其输入主要包括CLK_50M和Rst_n，其中，CLK_50M表示FPGA的外部输入时钟，可由由晶振提供，Rst_n表示FPGA的外部复位信号。其输出主要包括Clk_100M、bclk和PClk_Lock，其中，Clk_100M用于IRIG-B型码(DC)的收发及编解码，bclk用于异步串行时码的收发及编解码，PClk_Lock作为全局rstn复位信号。需要说明的是，本文中，Clk_100M也表述为100MHz脉冲信号或100MHz时钟，均表示100MHz的时钟；bclk也可以用16*9600Hz表示，均代表16*9600Hz的时钟，主要用于异步串口发送的波特率9600。
结合图3和图4所示，IRIG-B型码(DC)的三种基本编码形式脉冲，其宽度(高电平)分别为2ms、5ms、8ms，频率为100MHz的脉冲信号。其中，第一种是高电平为2ms、低电平为8ms的脉冲(代表逻辑“0”)；第二种是高、低电平均为5ms的脉冲(代表逻辑“1”)；第三种是高电平为8ms、低电平为2ms的脉冲(作为位置识别标志和参考码元)。
IRIG-B型码(DC)转换单元主要完成对异步串行接口数据接收处理，标准时间信息及相应的BCD码的产生，并在标准时间BCD码中加入帧开始标志位、位置识别标志、索引标志位，从而将BCD格式的时间信息变成IRIG-B格式码，经并串处理后可通过FPGA的一个I/O端口发送IRIG-B型码(DC)数据。其中，并串处理是指并行数据转换成串行数据，标准的IRIG-B型码(DC)数据是串行的，由一个I/O管脚输出，并行数据需要多个I/O管脚。例如，dout[7:0]需要八个I/O管脚输出，可在一个时钟周期内发送至另一个模块，转换成串行后，就是dout[7]、dout[6]、dout[5]...dout[0]，需要八个时钟周期发送至另一个模块。
结合图6所示，IRIG-B型码(DC)转换单元主要包括：异步串口接收模块、异步串口数据处理模块、B型码数据处理模块和B型码发送模块。
其中，异步串口接收模块用于接收外部输入的标准串口时间信息，将FPGA单个I/O管脚在一个频率节拍内接收的串行字节数据(8个bit)进行转换，然后将转换后的并行数据通过寄存器rx_dout[7:0](FPGA逻辑上的寄存器)和rx_vld输出至异步串口数据处理模块。这里的转换是指串并转换：串行表示一个频率节拍接收一个数据bit，并行表示一个节拍接收8个数据bit。模块中：bclk和rstn均为全局时钟处理单元统一的时钟和复位信号；rxd为外部按标准协议输入的串行数据；rx_vld表示模块输出数据有效信号，有效时为高电平，无效时为低电平；rx_dout[7:0]表示模块输出的有效数据，并与rx_vld配合输出使用。
其中，异步串口数据处理模块用于对接收到的并行数据按字节进行完整性判断，在判断完整后，按照串口时间码帧格式进行整理合并，形成完整的异步串行时码数据帧，然后对数据帧的有效性进行判断，提取有效数据帧中的时间信息并转换成BCD码，然后按照异步串口帧格式进行数据处理的标准时间信息dout[59:0]输出至B型码数据处理模块。模块中：bclk和rstn均为全局时钟处理单元统一的时钟和复位信号；din_vld表示输入数据有效信号，有效时为高电平，无效时为低电平；din[7:0]表示输入的串口数据；dout_vld表示模块输出数据有效信号，有效时为高电平，无效时为低电平；dout[59:0]表示模块输出的有效数据，并与dout_vld配合输出使用。
其中，B型码数据处理模块用于解决bclk和clk_100M的异步时钟数据交互，将接收到的标准时间信息进行秒加1处理，并将数据组成符合IRIG-B型码(DC)的格式，便于在下一个秒脉冲到来后由B型码发送模块发送。这里需要说明的是，本发明中“秒加1处理”的算法主要对接收的时间信息进行秒加1，并按照时间格式进位，例如，接收到的时间为某分59秒，则秒数据清零，分数据加1，秒加1的目的在于保证时间的正确性。模块中：clk_100M和rstn均为全局时钟处理单元统一的时钟和复位信号；din_vld表示输入数据有效信号，有效时为高电平，无效时为低电平；din[59:0]表示输入的标准时间数据；dout_vld表示模块输出数据有效信号，有效时为高电平，无效时为低电平；dout[59:0]表示模块输出的有效数据，并与dout_vld配合输出使用。
其中，B型码发送模块完成IRIG-B码(DC)格式的生成，以PPS输入的秒脉冲的上升沿为起始，将接收到的符合IRIG-B码格式的数据根据需求扩展多路串行数据(b_code)，以供用时系统使用。B型码发送模块在接收到的标准时间BCD码中加入帧开始标志位、位置识别标志等标志位，将BCD格式的时间信息变成IRIG-B格式码。该模块中，clk_100M和rstn均为全局时钟处理单元统一的时钟和复位信号；din_vld表示输入数据有效信号，有效时为高电平，无效时为低电平；din[59:0]表示输入的符合IRIG-B码格式的数据；pps表示秒脉冲，高电平起始沿表示秒开始；b_code表示输出的IRIG-B型码(DC)。
以上IRIG-B型码(DC)转换单元完成对异步串行时码的解码和IRIG-B型码(DC)的编码，串行时码转换单元则完成对IRIG-B型码(DC)的解码和异步串行时码的编码。对IRIG-B型码(DC)进行解码就是将IRIG-B型码(DC)中包含的标准时间信号和天、时、分、秒信息提取出来。解码的关键在于判别IRIG-B型码(DC)的时间信息，包括帧开始标志位和相应的秒、时、分、天的位置和信息。
串行时码转换单元可完成对IRIG-B型码(DC)的宽度检测，通过检测IRIG-B型码(DC)中各个码元(逻辑“0”、逻辑“1”、位置识别标志和参考码元)的宽度(高电平)，可以判断相应的时间信息。通过检测码元的高电平宽度来判断该码元是逻辑电平“1”，还是逻辑电平“0”，亦或是起始标志，然后根据码元在整个IRIG-B型码(DC)帧的位置，计算出对应的时分秒天等信息。具体的：如果宽度为8ms，则确定是位置识别标志；如果检测到两个连续的宽度都是8ms，第二个宽度为8ms的脉冲则作为帧开始标志位；如果宽度为5ms，则对应的数值为“1”；如果宽度为2ms，则对应的数值为“0”。需要说明的是，本文中，参考码元指的就是帧开始标志位、起始标志、起始位置识别标志，即图4中所示的“Pr”码数据。
结合图7所示，串行时码转换单元主要包括：Irig_b(DC)接收模块、Irig_b(DC)校验模块、Irig_b(DC)数据处理模块、异步串行数据处理模块和异步串行数据发送模块。
其中，Irig_b(DC)接收模块采用100MHz时钟信号来采样IRIG-B型码(DC)信号，以提取码元相关信息。由于100MHz采样精度较高，实施例中优选100MHz脉冲信号来采样IRIG-B型码(DC)信号，可使三种码元不会出现重叠，避免采用过程中出现的时间误差。当IRIG-B型码(DC)信号的上升沿到来时，计数器开始计数，下降沿到来时则停止计数，并通过采样计数数值范围来判断对应的码元，从而将直流码解出。需要说明的是，由于每个码元的高电平宽度是固定的值“2”、“8”、“5”，时钟采用100Mhz也是固定的，通过数值范围即可计算出对应的码元。同时，在检测到帧开始标志位时，输出秒脉冲信号PPS。由此可知，Irig_b(DC)接收模块主要实现两部分功能：1)对采样的IRIG-B型码(DC)信号进行直流码解码，按照标准IRIG-B型码(DC)协议格式将100位IRIG-B型码(DC)进行数据组合，形成对应的码元信息rx_dout[99:0]和时间信息uart_send[59:0]两组数据以及相对应的rx_vld和uart_send_en有效信号；2)通过接收IRIG-B型码(DC)数据，以IRIG-B型码(DC)的起始标志为起始，产生秒脉冲信号PPS。在所列Irig_b(DC)接收模块中：clk_100M和rstn均为全局时钟处理单元统一的时钟和复位信号；b_rx表示IRIG-B型码(DC)输入；pps表示输出的秒脉冲；rx_vld表示rx数据有效信号，有效时为高电平，无效时为低电平；uart_send_en表示可发送至Irig_b(DC)数据处理模块；rx_dout[99:0]表示为接收到的100位IRIG-B型码(DC)bit，uart_send[59:0]为接收到的60位IRIG-B型码(DC)时间信息。
其中，Irig_b(DC)校验模块同样采用统一的100MHz时钟对Irig_b(DC)接收模块中接收到的IRIG-B型码(DC)中的100位bit信息进行校验。对于100位的IRIG-B型码(DC)bit信息，前60位表示时间数据，第75位表示校验位，第81到98表示当前接收时间信息的总秒数。Irig_b(DC)校验模块可实现功能具体包括：1)通过对rx_dout[59:0]数据进行异或取反，其结果与数据rx_dout[99:0]第75位校验位进行比对，比对一致则输出逻辑“1”表示数据有效，否则输出“0”表示无效，以判断接收到的100数据在传输过程中是否有错误；2)对接收到的rx_dout[99:0]数据进行总秒数sbs(第81位到98位)计算，计算结果sbs[16:0]，以判断接收到的IRIG-B型码(DC)时间信息是否正确；3)将校验后得到的结果checkin_bit与Irig_b(DC)接收模块输出的uart_send_en进行与运算，计算结果作为Irig_b(DC)数据处理模块输入的有效判决依据，计算结果为逻辑“1”，表示数据正确有效，反之。校验信息可参见图5所示的串行时间码帧结构中第9位校验字节，校验字节是将图5中灰色部分逐字节异或后再非运算的结果，若校验结果正确，输出checkin_bit为“1”，再和Irig_b(DC)接收模块中的uart_send_en进行“&”运算，输出最终的接收校验结果给Irig_b(DC)数据处理模块。该模块中：clk_100M和rstn均为全局时钟处理单元统一的时钟和复位信号；dvld和din[99:0]均为Irig_b(DC)接收模块输出的数据；checkin_bit表示Irig_b(DC)校验模块的校验结果。
其中，Irig_b(DC)数据处理模块主要实现对接收到的Irig_b(DC)数据进行处理，包括将BCD码转换成二进制码，对接收到的时间信息进行秒加1算法处理，从而形成当前的时间信息。在Irig_b(DC)数据处理模块中：clk_100M和rstn均为全局时钟处理单元统一的时钟和复位信号；din_vld表示输入数据有效信号，有效时为高电平，无效时为低电平；din[59:0]表示输入数据；dout_vld表示输出数据有效信号，有效时为高电平，无效时为低电平；dout[59:0]表示输出数据。
其中，异步串行数据处理模块完成对二进制码进行字节打包处理，将din[59:0]输入数据转换成为异步串行发送模块可用的tx_din[7:0]数据，即转换成异步串行时码帧结构，并按照帧结构顺序将字节发送至异步串行数据发送模块。该模块中：bclk和rstn均为全局时钟处理单元统一的时钟和复位信号；tx_ack用于获取异步串行发送数据模块的数据发送状态，高电平表示开始数据发送，低电平表示数据发送完成；din_vld表示输入数据有效信号，有效时为高电平，无效时为低电平；din[59:0]表示输入数据；tx_req表示输出数据有效信号，有效时为高电平，无效时为低电平；tx_din[7:0]表示输出数据。
其中，异步串行数据发送模块主要完成对异步串行数据字节的发送，将输入的tx_din[7:0]按照标准的异步串行数据协议发送，便于用时系统接收。其中：bclk和rstn均为全局时钟处理单元统一的时钟和复位信号；tx_req表示输入数据有效，有效时为高电平，无效时为低电平；tx_din[7:0]表示输入数据；tx_ack用于实现与异步串行数据处理模块的交互，与异步串行数据处理模块中的tx_ack对应使用；txd表示异步串行数据输出。
实施例1所述的基于FPGA的IRIG-B型码(DC)授时系统，可提供两种数据的转换，具体实现方法可结合以下实施例说明。
实施例2：IRIG-B型码(DC)转换单元用于实现将授时源中的异步串行时码(含秒脉冲)数据转换为标准的IRIG-B型码(DC)。实施例2中，假定时间信息是2016年5月13日13时11分12秒，按图5的帧结构要求转成异步串行时码帧格式为：0x7e、0x54、0x12、0x11、0x13、0x34、0x01、0x16、0xCC、0x41，其中，0x7e、0x54为帧起始标志，0x12、0x11、0x13、0x34、0x01、0x16表示年月日时分秒的具体信息，0xCC为校验字节，0x41则代表停止字节。
结合图2和图6所示，授时系统中的IRIG-B型码(DC)转换单元接收授时源发送的异步串行时码数据并进行处理，具体过程如下：
步骤11：异步串口接收模块按照异步串行协议将输入的外部输入的rxd异步串行接口数据按字节接收，将接收到的数据串并转换成rx_dout[7:0]并行数据后通过rx_dout[7:0]和rx_vld发送至异步串口数据处理模块。
步骤12：异步串口数据处理模块首先对接收到的din[7:0]并行数据按字节进行完整性判断，接收到0x7e、0x54字节后，再接收到0x41表示帧结束，接收数据完成后，如图5所示，组成完整的异步串行时码数据帧；然后对0x12、0x11、0x13、0x34、0x01、0x16时间信息数据按字节异或后再非运算，得出的结果若为0xCC则表示该帧有效，否则为无效，丢弃该帧，继续接收另一帧数据；最后对接收到的有效帧中的时间信息数据进行BCD码转换，转换成的dout[59:0]并行数据后再输出至B型码数据处理模块。
本实施例中输出的数据，用Verilog语言表示为：
dout[59:0]＝60'b000010011000000000010001100100000010001100001000010001000100。
步骤13：B型码数据处理模块将从异步串口数据处理模块接收到的标准时间信息din[59:0]并行数据进行秒加1处理，并将处理后的数据转换成符合IRIG-B型码(DC)格式的dout[59:0]并行数据后发送至B型码发送模块。
本实施例中，输入数据din[59:0]＝60'b000010011000000000010001100100000010001100001000010001000100经B型码数据处理模块处理后得到：
dout[59:0]＝60'b000010011000000000010001100100000010001100001000010001000110，并将该有效的时间数据发送至B型码发送模块。
步骤14：B型码发送模块接收秒脉冲，并以接收到的秒脉冲的上升沿为起始，将接收到的符合IRIG-B码格式的din[59:0]数据进行校验位添加、标志位添加、秒数据计算，得到100位IRIG-B型码(DC)数据，然后按照标准的IRIG-B型码(DC)协议发送至用时系统。B型码协议是100位数据，结合图4所示，即发送过程中，以接收到的秒脉冲的上升沿为起始，IRIG-B型码(DC)共计100位数据，因此，该模块需要将B型码数据处理模块输出的60位数据外的40位数据补齐。
本实施例中，din[59:0]＝60'b000010011000000000010001100100000010001100001000010001000110。B型码协议中规定的100个码，第0、9、19、29、39、49、59、69、79、89、99共计11个位置识别标志，发送高电平8ms，低电平2ms的电平信号；第1～8、10～18、20～28、30～38、40～48、50～58共计53位数据则是根据收到的din[59:0]对应发送，例如：第15位发送数据对应的是din[15]；第60～68、70～78共计17位数据发送逻辑“0”信号，高电平2ms，低电平8ms的电平；第75位是校验位，本实施例中对din[59:0]进行异或取反后，得到校验值为逻辑“0”，第80～88、90～97共计17位按低位到高位发送当前时间秒的总数；实施例中秒总数sbs[16:0]＝01011100101110001，第80位发送sbs[0]；还剩下第98位发送逻辑“0”电平。如图6所示，最终B型码发送模块输出的六路串行数据b_code是整个100位IRIG-B型码(DC)发送的逻辑电平。
需要说明的是，B型码发送模块输出的最终路数还可根据整个授时系统设计进行灵活逻辑调整。
实施例3：如图2所示，串行时码转换单元用于将接收到的IRIG-B型码(DC)转换为异步串行时码(含秒脉冲)。在具体实施例中，仍采用假定时间信息是2016年5月13日13时11分12秒，按图4所示的标准IRIG-B型码(DC)协议格式，结合图7所示，授时系统中的串行时码转换单元接收授时源发送的IRIG-B型码(DC)数据并进行处理，具体过程如下：
步骤21：Irig_b(DC)接收模块采用全局时钟处理单元提供的Clk时钟信号对IRIG-B型码(DC)数据b_rx信号进行采样，按照标准IRIG-B型码(DC)协议格式将100位IRIG-B型码(DC)进行数据组合，形成对应的码元信息rx_dout[99:0]＝100'b0000100110000000000100011001000000100011000010000100010001000000000000000000000000101110010111000000和时间信息uart_send[59:0]＝60'b000010011000000000010001100100000010001100001000010001000100两组数据以及相对应的rx_vld和uart_send_en有效信号；同时，在检测到起始标志(帧开始标志位)时，产生秒脉冲信号PPS。
步骤22：Irig_b(DC)校验模块采用全局时钟处理单元提供的Clk时钟信号对Irig_b(DC)接收模块中接收到的B码bit信息din[99:0]数据进行校验，并将校验结果checkin_bit与Irig_b(DC)接收模块的时间信息有效标记uart_send_en进行“与”运算，并将运算结果输出至Irig_b(DC)数据处理模块作为数据有效标记。
本实施例中，该模块主要完成：对数据rx_dout[99:0]＝100'b0000100110000000000100011001000000100011000010000100010001000000000000000000000000101110010111000000进行第75位校验位比对，通过对rx_dout[59:0]数据进行异或取反，实施例结果为逻辑“1”；对接收到的rx_dout[99:0]数据进行总秒数sbs计算，实施例中计算结果sbs[16:0]＝01011100101110000，表示接收IRIG-B型码(DC)时间信息正确；将校验后得到的结果checkin_bit与Irig_b(DC)接收模块输出的uart_send_en进行“与”运算，实施例中，Irig_b(DC)接收模块接收完成IRIG-B型码(DC)数据后，该信号为逻辑“1”，逻辑“1”与逻辑“1”运算后得到逻辑“1”，作为Irig_b(DC)数据处理模块输入的有效判决依据，本实施例中Irig_b(DC)校验模块输出逻辑“1”，表示数据正确有效。
步骤23：Irig_b(DC)数据处理模块用于对接收到的有效数据din[59:0]进行秒加1算法处理，然后将BCD码转换成用于表示标准时间信息的二进制码，并将所述二进制码数据dout[59:0]并行发送至异步串行数据处理模块。
本实施例中，din[59:0]＝60'b000010011000000000010001100100000010001100001000010001000100的输入数据转换成dout[59:0]＝60'b000010011000000000010001100100000010001100001000010001000110。
步骤24：异步串行数据处理模块将从Irig_b(DC)数据处理模块接收到的二进制码数据din[59:0]按照如图5所示进行字节打包处理，组成异步串行时码帧结构，并按照帧结构顺序将tx_dout[7:0]按照字节发送至异步串行数据发送模块。
本实施例中，din[59:0]＝60'b000010011000000000010001100100000010001100001000010001000110，对应的帧结构为：0x7e、0x54、0x13、0x11、0x13、0x34、0x01、0x16、0xCD、0x41。
步骤25：异步串行数据发送模块接收异步串行数据处理模块发送的异步串行数据字节，并将输入的异步串行数据tx_din[7:0]按照标准异步串行数据协议发送至用时系统。
尽管以上结合附图对本发明的实施方案进行了描述，但本发明并不局限于上述的具体实施方案和应用领域，上述的具体实施方案仅仅是示意性的、指导性的，而不是限制性的。本领域的普通技术人员在本说明书的启示下，在不脱离本发明权利要求所保护的范围的情况下，还可以做出很多种的形式，这些均属于本发明保护之列。
Claims (10)
1.一种基于FPGA的IRIG-B型码(DC)授时系统，其特征在于，包括全局时钟处理单元、IRIG-B型码(DC)转换单元和串行时码转换单元；其中：
全局时钟处理单元被构造为：为IRIG-B型码(DC)转换单元和串行时码转换单元提供统一的处理时钟，包括用于IRIG-B型码(DC)收发及编解码的Clk时钟、用于异步串行时码收发及编解码的bclk时钟、作为全局rstn复位信号的PClk_Lock时钟；
IRIG-B型码(DC)转换单元被构造为：接收异步串行接口数据，对接收到的异步串行时码数据进行解码，对解码后的数据进行编码形成IRIG-B格式码，并按照IRIG-B型码(DC)协议输出IRIG-B型码(DC)数据；
串行时码转换单元被构造为：接收串行IRIG-B型码(DC)格式码数据，对接收到的IRIG-B型码(DC)数据进行解码，对解码后的数据进行编码形成异步串行时码帧结构，并按照异步串行协议输出异步串行时码数据。
2.如权利要求1所述的IRIG-B型码(DC)授时系统，其特征在于，IRIG-B型码(DC)转换单元具体包括异步串口接收模块、异步串口数据处理模块、B型码数据处理模块和B型码发送模块；其中：
异步串口接收模块，用于接收外部输入的异步串行接口数据，并将串行字节数据转换成并行数据后输出至异步串口数据处理模块；
异步串口数据处理模块，用于对接收到的并行数据按字节进行完整性判断，并在判断完整后，按照串口时间码帧格式进行整理合并以形成异步串行时码数据帧，对所述数据帧的有效性进行判断，提取有效数据帧中的标准时间信息并转换成BCD码，然后再将BCD码转换成并行数据后输出至B型码数据处理模块；
B型码数据处理模块，用于将接收到的并行数据进行秒加1处理，然后将处理后的数据转换成符合IRIG-B型码(DC)格式的并行数据后再输出至B型码发送模块；
B型码发送模块，用于将接收到的并行数据转换为IRIG-B型码(DC)数据，并以接收到的秒脉冲信号PPS的上升沿为起始，将IRIG-B型码(DC)数据按照IRIG-B型码(DC)协议发送至用时系统。
3.如权利要求1所述的IRIG-B型码(DC)授时系统，其特征在于，串行时码转换单元具体包括Irig_b(DC)接收模块、Irig_b(DC)校验模块、Irig_b(DC)数据处理模块、异步串行数据处理模块和异步串行数据发送模块；其中：
Irig_b(DC)接收模块，用于采用全局时钟处理单元提供的Clk时钟信号对IRIG-B型码
(DC)数据信号进行采样以提取码元相关信息，并在检测到帧开始标志位后，输出秒脉冲信号PPS；
Irig_b(DC)校验模块，用于采用全局时钟处理单元提供的Clk时钟信号对Irig_b(DC)接收模块中接收到的数据进行有效性判断；
Irig_b(DC)数据处理模块，用于对Irig_b(DC)接收模块发送的有效数据进行秒加1处理，然后将其转换成用于表示标准时间信息的二进制码后并行发送至异步串行数据处理模块；
异步串行数据处理模块，用于对接收到的二进制码数据进行字节打包处理，组成异步串行时码帧结构，并按照帧结构顺序按字节发送至异步串行数据发送模块；
异步串行数据发送模块，用于将输入的异步串行数据按照标准的异步串行协议发送至用时系统。
4.如权利要求3所述的IRIG-B型码(DC)授时系统，其特征在于，采用全局时钟处理单元提供的Clk时钟信号对IRIG-B型码(DC)信号进行采样以提取码元相关信息，具体包括：
通过检测码元的高电平宽度来判断码元是逻辑电平“1”、逻辑电平“0”、或起始标志，然后根据码元在整个IRIG-B型码(DC)帧的位置，计算出对应的天、时、分、秒信息。
5.如权利要求3所述的IRIG-B型码(DC)授时系统，其特征在于，提取对应的码元信息具体包括：
100位IRIG-B型码(DC)bit信息和60位IRIG-B型码(DC)时间信息；
对Irig_b(DC)接收模块中接收到的数据进行有效性判断，具体包括：
判断所述bit信息数据在传输过程是否有错，以及判断所述时间信息是否正确。
6.如权利要求1所述的IRIG-B型码(DC)授时系统，其特征在于，所述IRIG-B型码(DC)转换单元根据需求对形成的IRIG-B型码(DC)进行扩展，最后按照IRIG-B型码(DC)协议输出至少两路IRIG-B型码(DC)数据。
7.如权利要求1所述的IRIG-B型码(DC)授时系统，其特征在于，所述Clk时钟为100MHz时钟信号。
8.如权利要求1所述的IRIG-B型码(DC)授时系统，其特征在于，全局时钟处理单元采用锁相环(PLL)实现倍频方法来提供所需的频率，用于实现系统同步功能。
9.如权利要求8所述的IRIG-B型码(DC)授时系统，其特征在于，锁相环采用的是ALTERA公司的IP核，选用Ouartus II软件中宏功能库中自带的PLL模块来实现其相位同步功能。
10.一种基于FPGA的IRIG-B型码(DC)授时方法，其特征在于，采用如权利要求1至9任意一项所述的基于FPGA的IRIG-B型码(DC)授时系统，实现IRIG-B型码(DC)和异步串行时码的同时接受及相互转换，其中：
全局时钟处理单元为IRIG-B型码(DC)转换单元和串行时码转换单元提供统一的处理时钟，包括用于IRIG-B型码(DC)收发及编解码的Clk时钟、用于异步串行时码收发及编解码的bclk时钟、作为全局rstn复位信号的PClk_Lock时钟；
IRIG-B型码(DC)转换单元接收异步串行接口数据，对接收到的异步串行时码数据进行解码，对解码后的数据进行编码形成IRIG-B格式码，并按照IRIG-B型码(DC)协议输出IRIG-B型码(DC)数据；
串行时码转换单元接收串行IRIG-B型码(DC)格式码数据，对接收到的IRIG-B型码(DC)数据进行解码，对解码后的数据进行编码形成异步串行时码帧结构，并按照异步串行协议输出异步串行时码数据。
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