CN109686720B - 覆晶薄膜封装结构及显示装置 - Google Patents

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Abstract

本发明公开了一种覆晶薄膜封装结构，包括第一覆晶薄膜以及第二覆晶薄膜。第一覆晶薄膜包括第一可挠性基板具有第一外接端及相对的第一内接端、多个第一外接脚设置于第一外接端、多个第一内接脚设置于第一内接端以及第一晶片设置于第一外接端及第一内接端之间。第二覆晶薄膜包括第二可挠性基板具有第二外接端及相对的第二内接端、多个第二外接脚设置于第二外接端、多个第二内接脚设置于第二内接端以及第二晶片设置于第二外接端及第二内接端之间。第一覆晶薄膜部分重叠第二覆晶薄膜。本发明更提供一种具有上述的覆晶薄膜封装结构的显示装置。

Description

覆晶薄膜封装结构及显示装置
技术领域
本发明是有关于一种封装结构及显示装置，且特别是有关于一种具有多排引脚的覆晶薄膜封装结构及包含其的显示装置。
背景技术
在既有平面显示器的高对比、高亮度、高色彩饱和度及广视角的基础下，超高解析度(Ultra High Definition，UHD)的平面显示器快速崛起。在平面显示器的画质需提升至超高解析度的前提下，位于平面显示器周边且用以连接平面显示器至驱动电路的覆晶薄膜封装(Chip-on-Film，COF)的数量势必增加，而使得相邻两覆晶薄膜封装的间距变小。当相邻两覆晶薄膜封装之间的距离过小，而超出目前生产机台的制程能力时，覆晶薄膜封装与平面显示器的接合良率大幅下降，降低生产性且无法再进一步追求更高的解析度及画质。此外，于覆晶薄膜封装上增加接脚的数量也会造成接脚之间的间距过小，无法符合生产机台的制程需求，降低生产性，更会增加成本。
发明内容
本发明提供一种覆晶薄膜封装结构，可以提供良好的接合良率并降低生产成本。
本发明提供一种显示装置，可以提供良好的接合良率及生产性，追求更高的解析度及画质，提升显示品质。
本发明的覆晶薄膜封装结构，包括第一覆晶薄膜以及第二覆晶薄膜。第一覆晶薄膜包括第一可挠性基板具有第一外接端及相对的第一内接端、多个第一外接脚设置于第一外接端、多个第一内接脚设置于第一内接端、以及第一晶片设置于第一外接端及第一内接端之间。第二覆晶薄膜包括第二可挠性基板具有第二外接端及相对的第二内接端、多个第二外接脚设置于第二外接端、多个第二内接脚设置于第二内接端、以及第二晶片设置于第二外接端及第二内接端之间。第一覆晶薄膜部分重叠第二覆晶薄膜。第一外接端与第二外接端设置于直线的相对两侧，且第一内接端与第二内接端至少部分重叠。
本发明的显示装置，包括显示面板、一电路板以及上述的多个覆晶薄膜封装结构。显示面板电性连接覆晶薄膜封装结构的这些第一内接脚及这些第二内接脚。电路板电性连接覆晶薄膜封装结构的这些第一外接脚及这些第二外接脚。相邻的两个覆晶薄膜封装结构之间具有距离。距离为0.1毫米至4毫米。
基于上述，本发明一实施例的覆晶薄膜封装结构及显示装置，由于覆晶薄膜封装结构可将第一覆晶薄膜及第二覆晶薄膜简单地重叠并接合，因此覆晶薄膜封装结构可以大幅降低生产成本的方式提升内接脚的数量，以具有良好的接合良率及电性品质。此外，由于内接脚的数量可被提升，因此显示装置所需的覆晶薄膜封装结构的数量可以降低，以改善相邻的覆晶薄膜封装结构之间的距离。藉此，在接合制程中，相邻的覆晶薄膜封装结构之间的距离可符合生产机台的需求，进而提供良好的接合良率及生产性，还能追求更高的解析度及画质，提升显示装置的显示品质。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A绘示为本发明一实施例的第一覆晶薄膜的上视示意图。
图1B绘示为本发明一实施例的第二覆晶薄膜的上视示意图。
图2绘示为本发明一实施例的覆晶薄膜封装结构的上视示意图。
图3绘示为本发明另一实施例的覆晶薄膜封装结构的上视示意图。
图4绘示为本发明一实施例的显示装置的局部放大上视示意图。
其中，附图标记：
1：显示装置
10、10A：覆晶薄膜封装结构
20：显示面板
30：电路板
100：第一覆晶薄膜
110：第一可挠性基板
111：第一外接端
112：第一内接端
120：第一外接脚
140：第一内接脚
160：第一晶片
200、200A：第二覆晶薄膜
210、210A：第二可挠性基板
211、211A：第二外接端
212、212A：第二内接端
220、220A：第二外接脚
240、240A：第二内接脚
260、260A：第二晶片
D：距离
H1：第一长度
H2：第二长度
L：直线
S1、S2：间距
W1、W2、W3、W4、W4A、W5：宽度
具体实施方式
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。在整个说明书中，相同的附图标记表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可为二元件间存在其它元件。
应当理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、部件、区域、层及/或部分，但是这些元件、部件、区域、及/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的“第一元件”、“部件”、“区域”、“层”或“部分”可以被称为第二元件、部件、区域、层或部分而不脱离本文的教导。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1A绘示为本发明一实施例的第一覆晶薄膜的上视示意图。图1B绘示为本发明一实施例的第二覆晶薄膜的上视示意图。图2绘示为本发明一实施例的覆晶薄膜封装结构的上视示意图。图1A、图1B及图2为了方便说明及观察，仅示意性地绘示部分构件，实际上构件的数量及大小并不被附图所限制。请参考图1A、图1B及图2，覆晶薄膜封装结构10包括第一覆晶薄膜100及第二覆晶薄膜200。
请参考图1A，举例而言，第一覆晶薄膜100包括第一可挠性基板110，且第一可挠性基板110具有第一外接端111及相对的第一内接端112、多个第一外接脚120设置于第一外接端111、多个第一内接脚140设置于第一内接端112以及第一晶片160设置于第一外接端111及第一内接端112之间。在本实施例中，第一覆晶薄膜100例如是覆晶薄膜封装(Chip-on-Film，COF)。举例而言，第一晶片160可利用覆晶接合技术电性连接至第一外接脚120及第一内接脚140，但本发明不以此为限。在其他实施例中，第一覆晶薄膜100也可以是卷带式封装(Tape Carrier Package，TCP)或是覆晶玻璃封装(Chip-on-Glass，COG)。需说明的是，本发明并不限制第一覆晶薄膜100一定要包括第一晶片160，根据其它实施例，第一覆晶薄膜100也可以是不具晶片的可挠性基板。
在本实施例中，第一可挠性基板110的材料例如是有机透明材质，例如聚烯类、聚酼类、聚醇类、聚酯类、橡胶、热塑性聚合物、热固性聚合物、聚芳香烃类、聚甲基丙酰酸甲酯类、聚碳酸酯类、其它合适材料、上述的衍生物及其组合，但本发明不以此为限。
在本实施利中，第一外接脚120与第一内接脚140设置于第一可挠性基板110上，分别位于第一可挠性基板110相对两侧的第一外接端111及第一内接端112。第一外接脚120及第一内接脚140的材料一般是使用金属材料。然而，本发明不以此为限，根据其他的实施例，第一外接脚120及第一内接脚140也可使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料、或是金属材料与其他导电材料的堆叠层。需注意的是，图1A为了方便说明及观察，而将第一外接脚120与第一内接脚140以实线绘示。实际上，于俯视的方向，第一外接脚120与第一内接脚140会位于第一可挠性基板110背对观察者(未绘示)的一面，而被第一可挠性基板110遮住。
在本实施例中，多个第一内接脚140沿着第一内接端112排列成单排。举例而言，多个第一内接脚140是沿着第一内接端112的长轴延伸方向依序排列。多个第一外接脚120沿着第一外接端111排列成单排。举例而言，多个第一外接脚120是沿着第一外接端111的长轴延伸方向依序排列。这些第一内接脚140的数量大于这些第一外接脚120的数量。这些第一内接脚140彼此之间的间距S1可以相同或不同。间距S1为30微米至60微米，但本发明不以此为限。
在本实施例中，第一晶片160设置于第一可挠性基板110上位于第一外接端111及第一内接端112之间的晶片接合区(未绘示)。在本实施例中，第一覆晶薄膜100更包括电路层(未绘示)设置于第一可挠性基板110上。电路层分别与第一外接脚120、第一内接脚140及第一晶片160接触。换句话说，第一晶片160可以覆晶接合的技术，通过电路层电性连接至第一外接脚120及第一内接脚140。第一晶片160例如是驱动晶片或控制电路，但本发明不以此为限。
在本实施例中，第一可挠性基板110具有第一长度H1。第一长度H1定义为自第一外接端111延伸至第一内接端112的方向上的长度。
请参考图1B，举例而言，第二覆晶薄膜200包括第二可挠性基板210，且第二可挠性基板210具有第二外接端211及相对的第二内接端212、多个第二外接脚220设置于第二外接端211、多个第二内接脚240设置于第二内接端212以及第二晶片260设置于第二外接端211及第二内接端212之间。在本实施例中，第二覆晶薄膜200例如是覆晶薄膜封装(COF)。举例而言，第二晶片260可利用覆晶接合技术电性连接至第二外接脚220及第二内接脚240，但本发明不以此为限。在其他实施例中，第二覆晶薄膜200也可以是卷带式封装(TCP)或是覆晶玻璃封装(COG)。需说明的是，本发明并不限制第二覆晶薄膜200一定要包括第二晶片260，根据其它实施例，第二覆晶薄膜200也可以是不具晶片的可挠性基板。
在本实施例中，第二可挠性基板210的材料例如是有机透明材质，例如聚烯类、聚酼类、聚醇类、聚酯类、橡胶、热塑性聚合物、热固性聚合物、聚芳香烃类、聚甲基丙酰酸甲酯类、聚碳酸酯类、其它合适材料、上述的衍生物及其组合，但本发明不以此为限。
在本实施例中，第二外接脚220与第二内接脚240设置于第二可挠性基板210上，分别位于第二可挠性基板210相对两侧的第二外接端211及第二内接端212。第二外接脚220及第二内接脚240的材料一般是使用金属材料。然而，本发明不以此为限，根据其他的实施例，第二外接脚220及第二内接脚240也可使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料、或是金属材料与其他导电材料的堆叠层。需注意的是，图1B为了方便说明及观察，而将第二外接脚220与第二内接脚240以实线绘示。实际上，于俯视的方向，第二外接脚220与第二内接脚240会位于第二可挠性基板210背对观察者(未绘示)的一面，而被第二可挠性基板210遮住。
在本实施例中，多个第二内接脚240沿着第二内接端212排列成单排。举例而言，多个第二内接脚240是沿着第二内接端212的长轴延伸方向依序排列。多个第二外接脚220沿着第二外接端211排列成单排。举例而言，多个第二外接脚220是沿着第二外接端211的长轴延伸方向依序排列。这些第二内接脚240的数量大于这些第二外接脚220的数量。这些第二内接脚240彼此之间的间距S2可以相同或不同。间距S2为30微米至60微米，但本发明不以此为限。
在本实施例中，第二晶片260设置于第二可挠性基板210上位于第二外接端211及第二内接端212之间的晶片接合区(未绘示)。在本实施例中，第二覆晶薄膜200更包括电路层(未绘示)设置于第二可挠性基板210上。电路层分别与第二外接脚220、第二内接脚240及第二晶片260接触。换句话说，第二晶片260可以覆晶接合的技术，通过电路层电性连接至第二外接脚220及第二内接脚240。第二晶片260例如是驱动晶片或控制电路，但本发明不以此为限。
在本实施例中，第二可挠性基板210具有第二长度H2。第二长度H2定义为自第二外接端211延伸至第二内接端212的方向上的长度。请同时参考图1A、图1B及图2，在本实施例中，第一长度H1及第二长度H2的其中一者的长度大于其中另一者的长度。举例而言，第二长度H2大于第一长度H1，但本发明不以此为限。
请参考图2，图2绘示的覆晶薄膜封装结构10为图1A的第一覆晶薄膜100重叠并接合图1B的第二覆晶薄膜200的复合封装结构。举例而言，第一覆晶薄膜100的第一可挠性基板110部分重叠第二覆晶薄膜200的第二可挠性基板210。在本实施例中，覆晶薄膜封装结构10在平行于第一长度H1或第二长度H2的延伸方向上具有直线L。第一覆晶薄膜100的第一外接端111与第二覆晶薄膜200的第二外接端211设置于直线L的相对两侧，且第一外接端111不重叠于第二外接端211。第一内接端112与第二内接端212至少部分重叠。换句话说，第一覆晶薄膜100是在垂直于直线L的方向上对称于第二覆晶薄膜200。
在本实施例中，覆晶薄膜封装结构10的第一晶片160与第二晶片260彼此电性分离。举例而言，于俯视上，第一晶片160于第一可挠性基板110上的正投影不重叠第二可挠性基板210。第二晶片260于该第二可挠性基板210上的正投影不重叠第一可挠性基板110。如此，第一覆晶薄膜100重叠于第二覆晶薄膜200时，不会影响到覆晶薄膜100、200上的晶片160、260或其他电路元件，因此覆晶薄膜封装结构10能避免机构干涉，以提供良好的接合良率。
值得注意的是，在上述的设置下，这些第一外接脚120与这些第二外接脚220可以设置于直线L的相对两侧，且在同一水平上呈单排设置。这些第一内接脚140与这些第二内接脚240分别位于重叠的第一内接端112及第二内接端212中，且这些第一内接脚140与这些第二内接脚240于第一内接端112与第二内接端212重叠的部分排列成多排。如此，对于接脚数量要求不高的外接端111、211而言，第一外接脚120及第二外接脚220可以现有的方法，简单地以单排的方式设置。此外，覆晶薄膜封装结构10可提供多个第一外接脚120或多个第二外接脚220彼此之间适当的间距，以在后续的接合制程中，例如卷带式晶粒自动接合技术(Tape Automated Bonding，TAB)中，提供良好的接合良率及电性品质。
另外，对于接脚数量要求高的内接端112、212而言，第一内接脚140及第二内接脚240可以现有的方法，简单地以单排的方式分别设置于第一内接端112及第二内接端212。再通过将第一覆晶薄膜100重叠至第二覆晶薄膜200，使第一内接端112重叠于第二内接端212。在上述的设置下，由于第二长度H2可以大于第一长度H1，因此，于第一内接端112重叠第二内接端212的部分，第一内接脚140与第二内接脚240可以在平行于长度H1、H2延伸的方向上对齐排列成两排或多排，但本发明不以此为限。换句话说，覆晶薄膜封装结构10可以通过简单地重叠并接合两个具有单排内接脚的覆晶薄膜，而得到具有多排内接脚的覆晶薄膜封装结构10。如此，覆晶薄膜封装结构10可以大幅降低成本的方式设置多排内接脚140、240，以提升内接脚140、240的数量且避免缩小接脚之间的间距S1、S2。因此，相较于现有的高接脚数量的覆晶薄膜封装，本实施例的覆晶薄膜封装结构10能在相同接脚数量下，提升间距S1、S2的宽度，以在后续的卷带式晶粒自动接合技术中，提供良好的接合良率及电性品质。
上述实施例是以第一内接脚140与第二内接脚240彼此对齐排列为例进行说明，但本发明不以此为限。在其他实施例中，第一内接脚140与第二内接脚240也可以在垂直于长度H1、H2延伸的方向上交错排列，本发明不以此为限。此外，上述实施例是以间距S1的宽度与间距S2的宽度相同为例进行说明，但本发明不以此为限。在其他实施例中，间距S1的宽度与间距S2的宽度也可以不相同。
请参考图1A、图1B及图2，在本实施例中，第一内接端112的宽度W2大于第一外接端111的宽度W1，且第二内接端212的宽度W4大于第二外接端211的宽度W3。举例而言，第一覆晶薄膜100及第二覆晶薄膜200分别为不规则形，但本发明不以此为限。
在本实施例中，不规则形的第一覆晶薄膜100及第二覆晶薄膜200是以互补的方式重叠并接合成覆晶薄膜封装结构10。举例而言，第一外接端111不重叠第二外接端211，而第一内接端112重叠第二内接端212。如此，第一外接端111可例如作为覆晶薄膜封装结构10于直线L左侧的外接端，而第二外接端211可例如作为覆晶薄膜封装结构10于直线L右侧的外接端。在上述的设置下，第一外接端111的宽度W1与第二外接端211的宽度W3的总合W1+W3为宽度W5，且宽度W5小于内接端112、212的宽度W2或宽度W4。具体而言，宽度W2与宽度W4相同，但本发明不以此为限。如此，覆晶薄膜封装结构10可将接脚数量不高的外接端111、211的宽度缩减，调整覆晶薄膜封装结构10的尺寸以符合后续的接合制程中生产机台的需求，提升生产性及电性品质。
简言之，本实施例的覆晶薄膜封装结构10可通过将不规则形且具有单排内接脚的第一覆晶薄膜100及第二覆晶薄膜200简单地重叠并接合，而得到具有多排内接脚的覆晶薄膜封装结构10。如此，覆晶薄膜封装结构10可以大幅降低生产成本的方式设置多排内接脚140、240，以提升内接脚140、240的数量且避免缩小内接脚140、240之间的间距S1、S2。因此，本实施例的覆晶薄膜封装结构10能同时提升内接脚140、240的数量并提升间距S1、S2的宽度，以在后续的接合制程中，提供良好的接合良率及电性品质。此外，覆晶薄膜封装结构10的尺寸可以进一步调整或缩减，以符合后续的接合制程中生产机台的需求，提升生产性及电性品质。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，关于省略了相同技术内容的部分说明可参考前述实施例，下述实施例中不再重复赘述。
图3绘示为本发明另一实施例的覆晶薄膜封装结构的上视示意图。请参考图2及图3，本实施例的覆晶薄膜封装结构10A与图2的覆晶薄膜封装结构10相似，主要的差异在于：第一内接端112及该第二内接端212A的两者中的其中一者的宽度大于其中另一者的宽度。举例而言，在本实施例中，第一覆晶薄膜100的第一内接端112的宽度W2大于第二覆晶薄膜200A的第二内接端212A的宽度W4A，但本发明不以此为限。
另外，第一覆晶薄膜100及第二覆晶薄膜200A两者中的其中一者为不规则形。举例而言，第一覆晶薄膜100为不规则形，而第二覆晶薄膜200A的轮廓可大致为矩形。在本实施例中，第二外接脚220A设置于第二外接端211A，第一内接脚140与第二内接脚240A于第一内接端112与第二内接端212A重叠的部分排列成多排，且第二晶片260A设置于第二可挠性基板210A上并与第一晶片160电性分离。如此，相较于覆晶薄膜封装结构10，覆晶薄膜封装结构10A的第一覆晶薄膜100与第二覆晶薄膜200A可以非对称的方式设置，且可获致与上述实施例类似的技术功效。
图4绘示为本发明一实施例的显示装置的局部放大上视示意图。请参考图2及图4，在本实施例中，显示装置1包括显示面板20、电路板30以及多个上述的覆晶薄膜封装结构10。覆晶薄膜封装结构10将电路板30电性连接至显示面板20，以使电路板30的驱动信号传递至显示面板20。在本实施例中，显示面板20可为液晶显示面板、有机发光二极管显示面板、微型发光二极管显示面板、次毫米发光二极管显示面板、量子点发光二极管显示面板、电浆显示面板、电泳显示面板或是其他合适的显示面板，本发明不以此为限。由于上述各种显示面板为熟习本技术领域者所熟知，因此不再赘述。电路板30可为软性电路板(flexibleprinted circuit board)，本发明不以此为限。
在本实施例中，显示面板20电性连接这些覆晶薄膜封装结构10的这些第一内接脚140及这些第二内接脚240。电路板30电性连接这些覆晶薄膜封装结构10的这些第一外接脚120及这些第二外接脚220。藉此，电路板30的驱动信号可以通过外接脚120、220传递至第一晶片160及第二晶片260，再将驱动信号传递至内接脚140、240以驱动显示面板20。
值得注意的是，现有的显示面板的解析度与所需使用的覆晶薄膜封装的数量成正比，也与覆晶薄膜封装上的内接脚的数量成正比。因此，超高解析度的显示面板需要数量众多的覆晶薄膜封装，以将驱动信号传递至显示面板。在本实施例中，由于覆晶薄膜封装结构10可以将两个覆晶薄膜100、200重叠设置，因此内接脚140、240可以在重叠的内接端112、212(标示于图2)排列成多排，以提升内接脚140、240的数量。在上述的设置下，显示装置1可在不减少内接脚140、240数量的情况下，降低所需的覆晶薄膜封装结构10的数量，且满足具有超高解析度的显示面板20对内接脚140、240数量的需求。
简言之，由于覆晶薄膜封装结构10的内接脚140、240的数量可被提升，因此显示装置1所需的覆晶薄膜封装结构10的数量可以降低，以改善相邻的覆晶薄膜封装结构10之间的距离D。举例而言，相邻的覆晶薄膜封装结构10之间的距离D为0.1毫米至4毫米。相较于现有超高解析度的显示面板，显示装置1的覆晶薄膜封装结构10之间的距离D可被提升。藉此，在通过卷带式晶粒自动接合技术将覆晶薄膜封装结构10接合至显示面板20及电路板30的接合制程中，相邻的覆晶薄膜封装结构10之间的距离D可符合外引脚接合(Outer LeadBonding，OLB)技术的生产机台的需求，进而提供良好的接合良率及生产性。此外，相邻的覆晶薄膜封装结构10之间的距离D更可进一步地调整，以调整覆晶薄膜封装结构10的数量，进而追求更高的解析度及画质，提升显示装置1的显示品质。
综上所述，本发明一实施例的覆晶薄膜封装结构及显示面板，由于覆晶薄膜封装结构可将具有单排内接脚的第一覆晶薄膜及第二覆晶薄膜简单地重叠并接合，而得到具有多排内接脚的覆晶薄膜封装结构。如此，覆晶薄膜封装结构可以大幅降低生产成本的方式设置多排内接脚，以提升内接脚的数量且避免缩小内接脚之间的间距，具有良好的接合良率及电性品质。此外，由于内接脚的数量可被提升，因此显示装置所需的覆晶薄膜封装结构的数量可以降低，以改善相邻的覆晶薄膜封装结构之间的距离。藉此，在接合制程中，相邻的覆晶薄膜封装结构之间的距离可符合外引脚接合技术的生产机台的需求，进而提供良好的接合良率及生产性。此外，可进一步地调整覆晶薄膜封装结构的数量，进而追求更高的解析度及画质，提升显示装置的显示品质。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种覆晶薄膜封装结构，其特征在于，包括：
一第一覆晶薄膜，包括：
一第一可挠性基板具有一第一外接端及相对的一第一内接端；
多个第一外接脚设置于该第一外接端；
多个第一内接脚设置于该第一内接端；以及
一第一晶片设置于该第一外接端及该第一内接端之间；以及
一第二覆晶薄膜，包括：
一第二可挠性基板具有一第二外接端及相对的一第二内接端；
多个第二外接脚设置于该第二外接端；
多个第二内接脚设置于该第二内接端；以及
一第二晶片设置于该第二外接端及该第二内接端之间，
其中该第一覆晶薄膜部分重叠该第二覆晶薄膜，
其中该第一外接端与该第二外接端设置于一直线的相对两侧，且该第一内接端与该第二内接端至少部分重叠；
其中，该第一覆晶薄膜和该第二覆晶薄膜重叠并接合，该些第一内接脚与该些第二内接脚分别沿着该第一内接端与该第二内接端排列成单排，且该些第一内接脚与该些第二内接脚于该第一内接端与该第二内接端重叠的部分排列成多排。
2.如权利要求1所述的覆晶薄膜封装结构，其特征在于，该第一外接端不重叠于该第二外接端。
3.如权利要求2所述的覆晶薄膜封装结构，其特征在于，该第一外接脚与该第二外接脚设置于该直线的相对两侧，分别沿着该第一外接端及该第二外接端排列成单排。
4.如权利要求1所述的覆晶薄膜封装结构，其特征在于，该第一晶片与该第二晶片彼此电性分离，且该第一晶片于该第一可挠性基板上的正投影不重叠该第二可挠性基板，该第二晶片于该第二可挠性基板上的正投影不重叠该第一可挠性基板。
5.如权利要求1所述的覆晶薄膜封装结构，其特征在于，该些第一内接脚的数量大于该些第一外接脚的数量，该些第二内接脚的数量大于该些第二外接脚的数量，其中该些第一内接脚彼此之间的间距或该些第二内接脚彼此之间的间距为30微米至60微米。
6.如权利要求1所述的覆晶薄膜封装结构，其特征在于，该第一可挠性基板具有一第一长度，该第二可挠性基板具有一第二长度，该第一长度及该第二长度的其中一者的长度大于其中另一者的长度。
7.如权利要求1所述的覆晶薄膜封装结构，其特征在于，该第一内接端的宽度大于该第一外接端的宽度，该第二内接端的宽度大于该第二外接端的宽度。
8.如权利要求7所述的覆晶薄膜封装结构，其特征在于，该第一内接端及该第二内接端两者中的其中一者的宽度大于其中另一者的宽度。
9.如权利要求1所述的覆晶薄膜封装结构，其特征在于，该第一覆晶薄膜及该第二覆晶薄膜两者中的其中一者为不规则形。
10.一种显示装置，其特征在于，包括：
一显示面板；
一电路板；以及
如权利要求1至9中任一项所述的多个覆晶薄膜封装结构，
其中该显示面板电性连接该些覆晶薄膜封装结构的该些第一内接脚及该些第二内接脚，且该电路板电性连接该些覆晶薄膜封装结构的该些第一外接脚及该些第二外接脚，
其中相邻的两个覆晶薄膜封装结构之间具有一距离，该距离为0.1毫米至4毫米。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111913602B (zh) * 2019-05-08 2023-08-15 敦泰电子有限公司 显示触控驱动芯片
CN110579915A (zh) * 2019-08-06 2019-12-17 深圳市华星光电技术有限公司 覆晶薄膜组、显示模组及覆晶薄膜组的邦定方法
KR102652727B1 (ko) * 2019-10-14 2024-04-02 삼성디스플레이 주식회사 표시장치 및 표시모듈 검사방법
CN111176037A (zh) * 2020-02-26 2020-05-19 深圳市华星光电半导体显示技术有限公司 覆晶薄膜组、覆晶薄膜组的绑定方法和显示装置
CN111796711A (zh) * 2020-06-02 2020-10-20 南昌欧菲显示科技有限公司 触控结构、触控屏和电子设备
TWI749808B (zh) * 2020-10-14 2021-12-11 大陸商宸美（廈門）光電有限公司 電子裝置及電子裝置製造方法
US11510313B2 (en) 2020-11-12 2022-11-22 Tpk Advanced Solutions Inc. Electronic device and method for manufacturing electronic device
CN114520206A (zh) * 2020-11-20 2022-05-20 敦泰电子股份有限公司 集成电路的脚位配置方法以及内嵌式触控显示驱动集成电路
KR20220134082A (ko) * 2021-03-26 2022-10-05 스템코 주식회사 기판 패키지 및 이를 포함하는 디스플레이 장치
CN113178132A (zh) * 2021-04-01 2021-07-27 Tcl华星光电技术有限公司 覆晶薄膜组、显示面板及显示模组
CN113589893A (zh) * 2021-07-28 2021-11-02 Tcl华星光电技术有限公司 覆晶薄膜以及显示装置
TWI817566B (zh) * 2021-09-07 2023-10-01 聯詠科技股份有限公司 薄膜覆晶封裝及包括該薄膜覆晶封裝的顯示裝置
CN114845464A (zh) * 2022-05-20 2022-08-02 广州华星光电半导体显示技术有限公司 覆晶薄膜及其补偿方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101304632A (zh) * 2007-05-09 2008-11-12 奇美电子股份有限公司 可挠性电路板及其应用
CN103337490A (zh) * 2013-06-13 2013-10-02 友达光电股份有限公司 覆晶薄膜卷带及薄膜覆晶结构
CN106856206A (zh) * 2016-12-30 2017-06-16 上海天马微电子有限公司 一种柔性显示面板和柔性显示器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061220A1 (en) * 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
JP3549760B2 (ja) 1999-02-18 2004-08-04 シャープ株式会社 平面型表示装置
JP4651367B2 (ja) 2004-05-27 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2018017789A (ja) * 2016-07-26 2018-02-01 セイコーエプソン株式会社 電気光学装置および電子機器
KR102631839B1 (ko) * 2016-09-07 2024-01-31 삼성디스플레이 주식회사 표시 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101304632A (zh) * 2007-05-09 2008-11-12 奇美电子股份有限公司 可挠性电路板及其应用
CN103337490A (zh) * 2013-06-13 2013-10-02 友达光电股份有限公司 覆晶薄膜卷带及薄膜覆晶结构
CN106856206A (zh) * 2016-12-30 2017-06-16 上海天马微电子有限公司 一种柔性显示面板和柔性显示器

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