CN109542825A - 一种高速串行计算机扩展总线标准接口传输方法 - Google Patents

一种高速串行计算机扩展总线标准接口传输方法 Download PDF

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安永兵
李昕
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    • G06F2213/0026—PCI express

Abstract

本发明公开了一种高速串行计算机扩展总线标准接口传输方法，用于两片数字信号处理芯片(DSP)之间，包括：步骤1，建立传输系统；步骤2，启动高速串行计算机总线标准(PCIE)的电源/时钟；步骤3，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)；步骤4，配置基地址存储器(Base Address Register)的大小；步骤5，设置出口或入口寄存器；步骤6，建立传输链路连接。本发明克服了现有的两片数字信号处理之间通信通过一片数字信号处理传现场可编程门阵列(FPGA)，现场可编程门阵列(FPGA)传另一片数字信号处理迂回通信的问题。

Description

一种高速串行计算机扩展总线标准接口传输方法
技术领域
本发明涉及一种两片数字信号处理芯片(DSP)之间传输方法，特别是一种用于两片数字信号处理芯片(DSP)之间的高速串行计算机总线标准(PCIE)的接口传输方法。
背景技术
高速串行计算机总线标准(PCIE)有着许多明显的优势，处理器的独立性、总线主控、带缓冲的隔离以及真正的即插即用这些特点是其中最重要的。第一代和第二代输入输出(IO)总线都是并行数据传输总线，总线包含多条地址线、数据线和控制线，总线上可下挂多个外围设备。因为这些外围设备都是下挂在系统的同一个总线下的，因此总线的数据带宽也被这些外围设备所共享。随着技术的发展，系统总线上所连接的设备速度越来越高，为了实现日益增加的总线带宽，总线时钟的频率页必须随之变高。但是考虑到总线的完整性要求，当总线上外挂的设备越多时，其频率就越低，如此一来又对总线的时钟频率进行了制约。为了解决这个问题，提出了高速串行计算机总线标准(PCIE)技术，高速串行计算机总线标准(PCIE)采用了串行数据传输和点到点的互连技术，各个设备并不会共享总线带宽，如此一来便极大地提高了数据带宽。
高速串行计算机总线标准(PCIE)具有串行差分传输、点到点互连、带宽灵活、软件和PCI兼容的特点，极大地提高了数据带宽。
发明内容
为了解决上述技术问题或者之一，本发明提供了用于两片数字信号处理芯片之间的一种高速串行计算机扩展总线标准接口传输方法，包括：
步骤1，建立传输系统；
步骤2，启动高速串行计算机总线标准(PCIE)的电源/时钟；
步骤3，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)；
步骤4，配置基地址存储器(Base Address Register)的大小；
步骤5，设置出口或入口寄存器；
步骤6，建立传输链路连接；
所述步骤1中高速串行计算机总线标准接口支持根控制器，和终端两种模式，所述高速串行计算机总线标准接口支持2.5Gbps和5.0Gbps两种传输速率，所述高速串行计算机总线标准接口只能作为1个1x或2x端口使用。
优选地，所述两片数字信号处理芯片之间的高速串行计算机总线标准传输方法使用了根控制器和终端两种模式分别作为发送端和接收端，使用2x的通道和2.5Gbps传输速率。
优选地，所述传输系统包括：发送端和接收端，所述发送端和所述接收端分别有五个步骤完成配置：
步骤一，启动高速串行计算机总线标准模块的电源/时钟；
步骤二，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)；
步骤三，配置基地址存储器(Base Address Register)的大小；
步骤四，设置出口或入口寄存器；
步骤五，建立传输链路连接。
优选地，所述传输系统的原理为：基于两片数字信号处理芯片软件实现,发送端数字信号处理芯片设为DSP_RC，接收端数字信号处理芯片设为DSP_EP；
所述传输系统具有传输链路一和传输链路二，所述传输链路一为DSP_RC到DSP_EP的内存空间0x108000000；所述传输链路二为DSP_RC到DSP_EP的DDR3空间0x80000000。
优选地，所述DSP_RC启动高速串行计算机总线标准模块的电源/时钟，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)，配置基地址存储器(Base AddressRegister)大小和起始地址，设置出口寄存器，建立传输链路连接；
所述DSP_EP启动高速串行计算机总线标准模块的电源/时钟，设置高速串行计算机总线标准的终端操作模式，配置SERDE寄存器，配置BAR大小和起始地址，设置入口寄存器，建立传输链路连接。
电源域配置寄存器包括PSC_PTCMD、PSC_PTSTAT、PSC_PDSTAT3、PSC_PDCTL3、PSC_MDSTAT10、PSC_MDCTL10；
电源域配置寄存器包括PSC_PDCTL3、PSC_PTCMD、PSC_PTSTAT、PSC_PDSTAT3、PSC_MDSTAT10、PSC_MDCTL10；
PSC_PDCTL3的bit0置高表示电源为开；PSC_PTCMD的bit3置高表示启动电源转换；PSC_PTSTAT等待电源转换处理状态结束；PSC_PDSTAT3验证电源状态转换完毕；
PSC_MDCTL10的bit5-bit7置高表示使能时钟，bit0、bit1置高表示时钟下一状态为使能状态；PSC_MDSTAT10验证时钟状态转换完毕；
优选地，所述步骤3需要在在解锁踢球锁(unlock the kicker lock)机制下配置，设置DSP_RC为根控制器模式，DSP_EP为终端模式，基于参考时钟(REFCLK)计算锁相环倍频(PLL_MPY)，并使能的串行/解串锁相环(SERDES PLL)；
参考时钟为125MHz，传输速率为2.5bps，锁相环倍频为0x50，在解锁踢球锁机制下分别设置寄存器(DEVSTAT)为根控制器模式(0x02)或者接收端模式(0x0)，通过语句PCIE_SERDES_CFGPLL＝0x101|(PLL_MPY<<1)设置串行/解串锁相环，等待串行/解串锁相环锁定后锁定踢球锁。
优选地，所述两片数字信号处理芯片之间的高速串行计算机总线标准传输方法使用BAR0，即Base Address Register0和BAR1，所述BAR0和BAR1大小分别有由BAR0Mask寄存器和BAR1Mask寄存器控制，所述DSP_RC的BAR0的窗口大小为256M，即BAR0＝0x0FFFFFFF；所述BAR1的窗口大小为256M，即BAR0＝0x0FFFFFFF；所述DSP_EP的BAR0的窗口大小为256M，即BAR0＝0x0FFFFFFF；所述BAR1的窗口大小为8M，即BAR1＝0x007FFFFF。
优选地，所述步骤5中，高速串行计算机总线标准链路传输的出入口地址需要经过计算得出，所述DSP_RC设置出口寄存器，所述出口寄存器包括OB_SIZE、OB_OFFSET_INDEXn[n＝0-31]，且OB_OFFSET_INDEXn的五位有效位由OB_SIZE决定，所述高速串行计算机总线标准出口转换区域包括32个；
所述OB_SIZE，即设置每一个出口转换窗大小，其有1M、2M、4M和8M四种类型，分别对应值0、1、2、3；
所述OB_SIZE的原理为：当SIZE＝0时，OB_OFFSET_INDEXn的5bits有效位bits[24-20]确定出口转换区域n的值，bit0使能该出口转换区域n；当SIZE＝1时，OB_OFFSET_INDEXn的5bits有效位bits[25-21]确定的出口转换区域n的值，bit0使能该出口转换区域n；当SIZE＝2时，OB_OFFSET_INDEXn的5bits有效位bits[26-22]确定出口转换区域n的值，bit0使能该出口转换区域n；当SIZE＝3时，OB_OFFSET_INDEXn的5bits有效位bits[27-23]确定出口转换区域n的值，bit0使能该出口转换区域n。
优选地，所述设置出口寄存器OB_SIZE＝0x3，即出口转换窗为8M；
选用出口转换区，出口转换偏移地址寄存器OB_OFFSET_INDEX0＝0xA0000001，其转换区地址为0x60000000；
OB_OFFSET_INDEX1＝0xA0800001的bits[27-23]为00001b，即选用出口转换区1，其转换区地址为0x60800000；
所述DSP_EP设置入口寄存器，入口寄存器包括：入口转换栈匹配寄存器(IB_BAR)，入口转换起始地址低位寄存器(IB_START_L0)和入口转换偏移地址寄存器(IB_OFFSET)；
入口转换栈匹配寄存器(IB_BAR)设置为匹配入口转换区域0，入口转换起始地址低位寄存器(IB_START_L0)设置为入口转换区0的起始地址0xA0000000，入口转换偏移地址寄存器(IB_OFFSET)设置为入口转换区的偏移地址0x10800000；
入口转换栈匹配寄存器设置为匹配入口转换区域1，入口转换起始地址低位寄存器设置为入口转换区0的起始地址0xA0800000，入口转换偏移地址寄存器设置为入口转换区的偏移地址0x80000000。
优选地，所述步骤6中，使用的寄存器为命令寄存器(CMD_STATUS)，命令寄存器(CMD_STATUS)的bit0位设置为1即为建立连接，接收端和发送端都设为bit0使能有效。
综上所述，采用了上述技术方案，PCIE总线有着许多明显的优势，处理器的独立性、总线主控、带缓冲的隔离以及真正的即插即用，总线时钟的频率页变高的。PCIE总线采用了串行数据传输和点到点的互连技术，各个设备并不会共享总线带宽，便极大地提高了数据带宽。本发明克服了现有的两片DSP之间通信通过一片DSP传FPGA，FPGA传另一片DSP迂回通信的问题。
附图说明
图1为本发明的一个实施例的一种高速串行计算机扩展总线标准接口传输方法所述系统的组成示意图；
图2为本发明的一个实施例的一种高速串行计算机扩展总线标准接口传输方法所述PCIE地址转换模块；
图3为本发明的一个实施例的一种高速串行计算机扩展总线标准接口传输方法所述PCIE出口地址转换。
其中，1为发送端，2为接收端。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。
图1为本发明的一个实施例的一种高速串行计算机扩展总线标准接口传输方法所述系统的组成示意图；图2为本发明的一个实施例的一种高速串行计算机扩展总线标准接口传输方法所述PCIE地址转换模块；图3为本发明的一个实施例的一种高速串行计算机扩展总线标准接口传输方法所述PCIE出口地址转换。其中，1为发送端，2为接收端。
本发明的一个实施例的一种高速串行计算机扩展总线标准接口传输方法的具体步骤为：
第一步，建立传输系统：
PCIE接口根控制器和终端两种模式，支持2.5Gbps和5.0Gbps两种传输速率，只能作为1个1x或2x端口使用。本发明中使用了根控制器和终端两种模式分别作为发送端和接收端，使用2x的通道和2.5Gbps传输速率。
传输系统包括：发送端和接收端，发送端和接收端分别有五个步骤完成配置：1、启动PCIE模块的电源/时钟；2、设置PCIE操作模式(根控制器模式或者终端模式)配置SERDE寄存器；3、配置BAR(Base Address Register)的大小；4、设置出口(或入口)寄存器；5、建立传输链路连接。该传输系统基于TMS320C6678两片DSP软件实现,发送端DSP设为DSP_RC，接收端DSP设为DSP_EP，传输链路一：DSP_RC到DSP_EP的内存空间0x108000000；传输链路二：DSP_RC到DSP_EP的DDR3空间0x80000000；
DSP_RC启动PCIE模块的电源/时钟，设置PCIE的根控制器操作模式，配置SERDE寄存器，配置BAR大小和起始地址，设置出口寄存器，建立传输链路连接；
DSP_EP启动PCIE模块的电源/时钟，设置PCIE的终端操作模式，配置SERDE寄存器，配置BAR大小和起始地址，设置入口寄存器，建立传输链路连接。
第二步，启动高速串行计算机总线标准(PCIE)的电源/时钟：
电源域配置寄存器包括PSC_PTCMD、PSC_PTSTAT、PSC_PDSTAT3、PSC_PDCTL3、PSC_MDSTAT10、PSC_MDCTL10。
电源域配置寄存器包括PSC_PDCTL3、PSC_PTCMD、PSC_PTSTAT、PSC_PDSTAT3、PSC_MDSTAT10、PSC_MDCTL10；
PSC_PDCTL3的bit0置高表示电源为开；PSC_PTCMD的bit3置高表示启动电源转换；PSC_PTSTAT等待电源转换处理状态结束；PSC_PDSTAT3验证电源状态转换完毕；
PSC_MDCTL10的bit5-bit7置高表示使能时钟，bit0、bit1置高表示时钟下一状态为使能状态；PSC_MDSTAT10验证时钟状态转换完毕；
第三步，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)：
该步骤需要在在解锁踢球锁(unlock the kicker lock)机制下配置，设置DSP_RC为根控制器模式，DSP_EP为终端模式，基于参考时钟(REFCLK)计算锁相环倍频(PLL_MPY)，并使能的串行/解串锁相环(SERDES PLL)；
参考时钟为125MHz，传输速率为2.5bps，锁相环倍频为0x50，在解锁踢球锁机制下分别设置寄存器(DEVSTAT)为根控制器模式(0x02)或者接收端模式(0x0)，通过语句PCIE_SERDES_CFGPLL＝0x101|(PLL_MPY<<1)设置串行/解串锁相环，等待串行/解串锁相环锁定后锁定踢球锁。
第四步，配置基地址存储器(Base Address Register)的大小：
本发明使用BAR0(Base Address Register0)和BAR1，其大小分别有由BAR0Mask(屏蔽)寄存器和BAR1Mask(屏蔽)寄存器控制，DSP_RC的BAR0的窗口大小为256M，即BAR0＝0x0FFFFFFF；BAR1的窗口大小为256M，即BAR0＝0x0FFFFFFF；DSP_EP的BAR0的窗口大小为256M，即BAR0＝0x0FFFFFFF；BAR1的窗口大小为8M，即BAR1＝0x007FFFFF；
第五步，设置出口或入口寄存器：
DSP_RC设置出口寄存器，出口寄存器包括OB_SIZE、OB_OFFSET_INDEXn[n＝0-31]，且OB_OFFSET_INDEXn的五位有效位由OB_SIZE决定。PCIE出口转换区域包括32个，其对应地址空间如图2所示。
OB_SIZE(设置每一个出口转换窗大小)，其有1M、2M、4M和8M四种类型，分别对应值0、1、2、3。当SIZE＝0时，OB_OFFSET_INDEXn的5bits有效位bits[24-20]确定出口转换区域n的值，bit0使能该出口转换区域n；当SIZE＝1时，OB_OFFSET_INDEXn的5bits有效位bits[25-21]确定的出口转换区域n的值，bit0使能该出口转换区域n；当SIZE＝2时，OB_OFFSET_INDEXn的5bits有效位bits[26-22]确定出口转换区域n的值，bit0使能该出口转换区域n；当SIZE＝3时，OB_OFFSET_INDEXn的5bits有效位bits[27-23]确定出口转换区域n的值，bit0使能该出口转换区域n；
本发明中出口寄存器OB_SIZE＝0x3，即出口转换窗为8M。选用出口转换区，出口转换偏移地址寄存器OB_OFFSET_INDEX0＝0xA0000001，其转换区地址为0x60000000；OB_OFFSET_INDEX1＝0xA0800001的bits[27-23]为00001b，即选用出口转换区1，其转换区地址为0x60800000；
所述DSP_EP设置入口寄存器，入口寄存器包括：入口转换栈匹配寄存器(IB_BAR)，入口转换起始地址低位寄存器(IB_START_L0)和入口转换偏移地址寄存器(IB_OFFSET)；
入口转换栈匹配寄存器(IB_BAR)设置为匹配入口转换区域0，入口转换起始地址低位寄存器(IB_START_L0)设置为入口转换区0的起始地址0xA0000000，入口转换偏移地址寄存器(IB_OFFSET)设置为入口转换区的偏移地址0x10800000；
入口转换栈匹配寄存器设置为匹配入口转换区域1，入口转换起始地址低位寄存器设置为入口转换区0的起始地址0xA0800000，入口转换偏移地址寄存器设置为入口转换区的偏移地址0x80000000。
第六步，建立传输链路连接；
使用的寄存器为命令寄存器(CMD_STATUS)，命令寄存器(CMD_STATUS)的bit0位设置为1即为建立连接，接收端和发送端都设为bit0使能有效。
至此实现了两片DSP之间的PCIE传输。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种高速串行计算机扩展总线标准接口传输方法，其特征在于，用于两片数字信号处理芯片(DSP)之间，包括：
步骤1，建立传输系统；
步骤2，启动高速串行计算机总线标准(PCIE)的电源/时钟；
步骤3，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)；
步骤4，配置基地址存储器(Base Address Register)的大小；
步骤5，设置出口或入口寄存器；
步骤6，建立传输链路连接；
所述步骤1中高速串行计算机总线标准接口支持根控制器和终端两种模式，所述高速串行计算机总线标准接口支持2.5Gbps和5.0Gbps两种传输速率，所述高速串行计算机总线标准接口只能作为1个1x或2x端口使用。
2.按照权利要求1所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述两片数字信号处理芯片之间的高速串行计算机总线标准传输方法使用了根控制器和终端两种模式分别作为发送端和接收端，使用2x的通道和2.5Gbps传输速率。
3.按照权利要求1所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述传输系统包括：发送端和接收端，所述发送端和所述接收端分别有五个步骤完成配置：
步骤一，启动高速串行计算机总线标准模块的电源/时钟；
步骤二，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)；
步骤三，配置基地址存储器(Base Address Register)的大小；
步骤四，设置出口或入口寄存器；
步骤五，建立传输链路连接。
4.按照权利要求3所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述传输系统的原理为：两片数字信号处理芯片软件实现,发送端数字信号处理芯片设为DSP_RC，接收端数字信号处理芯片设为DSP_EP；
所述传输系统具有传输链路一和传输链路二，所述传输链路一为DSP_RC到DSP_EP的内存空间0x108000000；所述传输链路二为DSP_RC到DSP_EP的DDR3空间0x80000000。
5.按照权利要求2所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述DSP_RC启动高速串行计算机总线标准模块的电源/时钟，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)，配置基地址存储器(Base Address Register)大小和起始地址，设置出口寄存器，建立传输链路连接；
所述DSP_EP启动高速串行计算机总线标准模块的电源/时钟，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)，配置基地址存储器(Base Address Register)大小和起始地址，设置入口寄存器，建立传输链路连接。
电源域配置寄存器包括PSC_PDCTL3、PSC_PTCMD、PSC_PTSTAT、PSC_PDSTAT3、PSC_MDSTAT10、PSC_MDCTL10；
PSC_PDCTL3的bit0置高表示电源为开；PSC_PTCMD的bit3置高表示启动电源转换；PSC_PTSTAT等待电源转换处理状态结束；PSC_PDSTAT3验证电源状态转换完毕；
PSC_MDCTL10的bit5-bit7置高表示使能时钟，bit0、bit1置高表示时钟下一状态为使能状态；PSC_MDSTAT10验证时钟状态转换完毕。
6.按照权利要求1所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述步骤3需要在解锁踢球锁(unlock the kicker lock)机制下配置，设置DSP_RC为根控制器模式，DSP_EP为终端模式，基于参考时钟(REFCLK)计算锁相环倍频(PLL_MPY)，并使能的串行/解串锁相环(SERDES PLL)；
参考时钟为125MHz，传输速率为2.5bps，锁相环倍频为0x50，在解锁踢球锁机制下分别设置寄存器(DEVSTAT)为根控制器模式(0x02)或者接收端模式(0x0)，通过语句PCIE_SERDES_CFGPLL＝0x101|(PLL_MPY <<1)设置串行/解串锁相环，等待串行/解串锁相环锁定后锁定踢球锁。
7.按照权利要求1所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述步骤4两片数字信号处理芯片之间的高速串行计算机总线标准传输方法使用基地址存储器0(BAR0)和基地址存储器1(BAR1)，大小分别有由BAR0Mask寄存器和BAR1Mask寄存器控制，所述DSP_RC的BAR0的窗口大小为256M，即BAR0＝0x0FFFFFFF；所述BAR1的窗口大小为256M，即BAR1＝0x0FFFFFFF；所述DSP_EP的BAR0的窗口大小为256M，即BAR0＝0x0FFFFFFF；所述BAR1的窗口大小为8M，即BAR1＝0x007FFFFF。
8.按照权利要求1所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述步骤5中，高速串行计算机总线标准链路传输的出入口地址需要经过计算得出，所述DSP_RC设置出口寄存器，所述出口寄存器包括OB_SIZE、OB_OFFSET_INDEXn[n＝0-31]，且OB_OFFSET_INDEXn的五位有效位由OB_SIZE决定，所述高速串行计算机总线标准出口转换区域包括32个；
所述OB_SIZE，设置每一个出口转换窗大小，其有1M、2M、4M和8M四种类型，分别对应值0、1、2、3；
所述OB_SIZE的原理为：当SIZE＝0时，OB_OFFSET_INDEXn的5bits有效位bits[24-20]确定出口转换区域n的值，bit0使能该出口转换区域n；当SIZE＝1时，OB_OFFSET_INDEXn的5bits有效位bits[25-21]确定的出口转换区域n的值，bit0使能该出口转换区域n；当SIZE＝2时，OB_OFFSET_INDEXn的5bits有效位bits[26-22]确定出口转换区域n的值，bit0使能该出口转换区域n；当SIZE＝3时，OB_OFFSET_INDEXn的5bits有效位bits[27-23]确定出口转换区域n的值，bit0使能该出口转换区域n。
9.按照权利要求1所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述设置出口寄存器OB_SIZE＝0x3，即出口转换窗为8M；
选用出口转换区0，出口转换偏移地址寄存器OB_OFFSET_INDEX0＝0xA0000001，其转换区地址为0x60000000；
OB_OFFSET_INDEX1＝0xA0800001的bits[27-23]为00001b，即选用出口转换区1，其转换区地址为0x60800000；
所述DSP_EP设置入口寄存器，入口寄存器包括：入口转换栈匹配寄存器(IB_BAR)，入口转换起始地址低位寄存器(IB_START_L0)和入口转换偏移地址寄存器(IB_OFFSET)；
入口转换栈匹配寄存器(IB_BAR)设置为匹配入口转换区域0，入口转换起始地址低位寄存器(IB_START_L0)设置为入口转换区0的起始地址0xA0000000，入口转换偏移地址寄存器(IB_OFFSET)设置为入口转换区的偏移地址0x10800000；
入口转换栈匹配寄存器设置为匹配入口转换区域1，入口转换起始地址低位寄存器设置为入口转换区0的起始地址0xA0800000，入口转换偏移地址寄存器设置为入口转换区的偏移地址0x80000000。
10.按照权利要求1所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述步骤6中，使用的寄存器为命令寄存器(CMD_STATUS)，命令寄存器(CMD_STATUS)的bit0位设置为1即为建立连接，接收端和发送端都设为bit0使能有效。
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