CN109473416A - 用于封装半导体装置封装的衬底及其制造方法 - Google Patents

用于封装半导体装置封装的衬底及其制造方法 Download PDF

Info

Publication number
CN109473416A
CN109473416A CN201810336584.8A CN201810336584A CN109473416A CN 109473416 A CN109473416 A CN 109473416A CN 201810336584 A CN201810336584 A CN 201810336584A CN 109473416 A CN109473416 A CN 109473416A
Authority
CN
China
Prior art keywords
conductive layer
layer
patterned conductive
dielectric layer
patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810336584.8A
Other languages
English (en)
Other versions
CN109473416B (zh
Inventor
李志成
苏洹漳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN109473416A publication Critical patent/CN109473416A/zh
Application granted granted Critical
Publication of CN109473416B publication Critical patent/CN109473416B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明揭示一种用于封装半导体装置的衬底，其包含第一介电层，其具有第一表面及与所述第一表面相对的第二表面；第一经图案化导电层，其邻近于所述第一介电层的所述第一表面；及第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层。所述第一经图案化导电层包含第一部分及第二部分。所述第一部分及所述第二部分中的每一个嵌入在所述第一介电层中且相对于所述第一介电层的所述第一表面朝向远离所述第一介电层的所述第二表面的方向突出。所述第一经图案化导电层的所述第一部分的厚度大于所述第一经图案化导电层的所述第二部分的厚度。

Description

用于封装半导体装置封装的衬底及其制造方法
技术领域
本发明涉及一种用于封装半导体装置的衬底，且涉及衬底，针对其所述衬底的第一经图案化导电层的第一部分的厚度大于所述衬底的所述第一经图案化导电层的第二部分的厚度。
背景技术
在一些半导体装置封装中，使用衬底来封装半导体装置。衬底可包含邻近衬底的一侧的第一导电层以及邻近衬底的另一侧的第二导电层。第一导电层及第二导电层中的每一个被介电层(例如焊料掩模层)覆盖或包围以用于保护。在衬底中可能发生翘曲问题，这可能对后续操作产生不利影响(例如，当将半导体装置附接到衬底时或之后，弯曲衬底(由翘曲引起)可能导致可靠性问题)。介电层、第一导电层、第二导电层及介电层之间的结构差异(例如，不对称结构/布置、数量、尺寸)可能导致衬底的翘曲。
发明内容
在一些实施例中，根据一个方面，用于封装半导体装置的衬底包含第一介电层，其具有第一表面及与所述第一表面相对的第二表面；第一经图案化导电层，其邻近于所述第一介电层的所述第一表面；及第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层。所述第一经图案化导电层包含第一部分及第二部分。第一部分及第二部分中的每一个嵌入在第一介电层中且相对于第一介电层的第一表面朝向远离第一介电层的第二表面的方向突出。所述第一经图案化导电层的所述第一部分的厚度大于所述第一经图案化导电层的所述第二部分的厚度。
在一些实施例中，根据另一方面，用于封装半导体装置的衬底包含第一介电层，其具有第一表面及与所述第一表面相对的第二表面；第一经图案化导电层，其邻近于所述第一介电层的所述第一表面；及第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层。所述第二经图案化导电层包含第一部分及第二部分，且所述第二经图案化导电层的第一部分具有邻近于第一介电层的第二表面的弯曲表面。
在一些实施例中，根据另一方面，揭示一种用于制造衬底的方法。所述方法包含：提供具有第一表面的载体及安置在所述载体的所述第一表面上的导电层；在所述导电层上形成经图案化光致抗蚀剂层；蚀刻所述导电层以形成多个第一腔；在所述多个第一腔中形成第一经图案化导电层；移除所述经图案化光致抗蚀剂层；在所述第一经图案化导电层上层压介电层；在所述介电层的第二表面上形成第二经图案化导电层；及移除载体并蚀刻所述导电层以暴露所述第一经图案化导电层。
附图说明
图1说明根据本发明的一些实施例的衬底的横截面图。
图2说明根据本发明的一些实施例的衬底的横截面图。
图3说明根据本发明的一些实施例的衬底的横截面图。
图4A说明根据本发明的一些实施例的制造衬底的方法。
图4B说明根据本发明的一些实施例的制造衬底的方法。
图4C说明根据本发明的一些实施例的制造衬底的方法。
图4D说明根据本发明的一些实施例的制造衬底的方法。
图4E说明根据本发明的一些实施例的制造衬底的方法。
图4F说明根据本发明的一些实施例的制造衬底的方法。
图4G说明根据本发明的一些实施例的制造衬底的方法。
图4H说明根据本发明的一些实施例的制造衬底的方法。
图4I说明根据本发明的一些实施例的制造衬底的方法。
图4J说明根据本发明的一些实施例的制造衬底的方法。
图4K说明根据本发明的一些实施例的制造衬底的方法。
图4L说明根据本发明的一些实施例的制造衬底的方法。
图5A说明根据本发明的一些实施例的制造衬底的方法。
图5B说明根据本发明的一些实施例的制造衬底的方法。
图5C说明根据本发明的一些实施例的制造衬底的方法。
图5D说明根据本发明的一些实施例的制造衬底的方法。
图5E说明根据本发明的一些实施例的制造衬底的方法。
图5F说明根据本发明的一些实施例的制造衬底的方法。
图5G说明根据本发明的一些实施例的制造衬底的方法。
图5H说明根据本发明的一些实施例的制造衬底的方法。
图5I说明根据本发明的一些实施例的制造衬底的方法。
图5J说明根据本发明的一些实施例的制造衬底的方法。
图5K说明根据本发明的一些实施例的制造衬底的方法。
图5L说明根据本发明的一些实施例的制造衬底的方法。
图5M说明根据本发明的一些实施例的制造衬底的方法。
图5N说明根据本发明的一些实施例的制造衬底的方法。
图6A说明根据本发明的一些实施例的制造衬底的方法。
图6B说明根据本发明的一些实施例的制造衬底的方法。
图6C说明根据本发明的一些实施例的制造衬底的方法。
图6D说明根据本发明的一些实施例的制造衬底的方法。
图6E说明根据本发明的一些实施例的制造衬底的方法。
图6F说明根据本发明的一些实施例的制造衬底的方法。
图6G说明根据本发明的一些实施例的制造衬底的方法。
图7说明比较衬底的横截面图。
具体实施方式
贯穿图式及详细描述使用共用参考编号来指示相同或类似组件。本发明的实施例从结合附图进行的以下详细描述将更容易理解。
如相关联图中所展示，例如“在…上面”、“在…下面”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“较高”、“下部”、“上部”、“在…上方”、“在…下方”等等的空间描述是相对于某一组件或组件的某一平面规定。应理解，本文中所使用的空间描述是仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任一定向或方式进行空间布置，只要此布置不背离本发明的实施例的优点。
图1为根据本发明的一些实施例的用于封装半导体装置的的衬底1的横截面图。所述衬底1包含介电层10、经图案化导电层11、介电层12、经图案化导电层13、介电层14，及互连元件15。
介电层10具有表面101及与表面101相对的表面102。介电层10包含树脂层及玻璃纤维。
经图案化导电层11邻近于介电层10的表面的101。经图案化导电层11为集成层(例如，集成形成或单片层)。经图案化导电层11包含部分111及部分112。在一些实施例中，经图案化导电层11的部分111为导电垫。经图案化导电层11的部分112为迹线。经图案化导电层11的部分111及部分112中的每一个嵌入在介电层10中。经图案化导电层11的部分111及部分112中的每一个相对于介电层10的表面101朝向远离介电层10的表面102的方向突出。
在一些实施例中，两个部分112可由两个部分111环绕。两个部分112可安置在两个部分111之间。两个邻近部分112之间的间距(例如，一个部分112的中心线到另一部分112的另一中心线之间的距离)可在从大约6微米(μm)到大约8μm的范围内。在一或多个实施例中，两个相邻部分112之间的间距小于或等于约7μm。经图案化导电层11的部分112的尺寸(例如，根据图1中所展示的定向，垂直方向上的厚度)可在从大约6μm到大约8μm的范围内。在一或多个实施例中，第一经图案化导电层的部分112中的一个的尺寸小于或等于约7μm。在一或多个实施例中，第一经图案化导电层的部分112中的一个邻近于第一经图案化导电层的部分111中的一个，且第一经图案化导电层的部分112中的一个与第一经图案化导电层的部分111中的一个之间的间距小于或等于约7μm。
经图案化导电层11的部分111相对于介电层10的表面101突出第一距离D1。经图案化导电层11的部分112相对于介电层10的表面101突出第二距离D2。经图案化导电层11的部分111及112嵌入在介电层10中(例如延伸到介电层10中)第三距离D3。第一距离D1大于第二距离D2；例如，D1是D2的至少约1.1倍、至少约1.3倍或至少约1.3倍。经图案化导电层11的部分111的厚度大于经图案化导电层11的部分112的厚度，例如，部分111的厚度为部分112的厚度的至少约1.1倍，至少约1.3倍或至少约1.3倍。
经图案化导电层11的部分111具有顶表面111'。经图案化导电层11的部分112具有顶表面112'。经图案化导电层11的部分111的顶表面111'具有弯曲形状。经图案化导电层11的部分112的顶表面112'具有弯曲形状。
经图案化导电层13邻近于介电层10的表面102。经图案化导电层13在介电层10的表面102上。经图案化导电层13具有厚度D4。经图案化导电层11经由互连元件15电连接到经图案化导电层13。在一些实施例中，经图案化导电层11、经图案化导电层13及互连元件15可包含铜、铜合金、另一种金属或其它合适的材料。
在一些实施例中，可基于设计规格选择经图案化导电层11的厚度(例如，可选择突起部分相对于介电层10的表面101的突出量)。分布在介电层10的表面101上的每给定区域的平均金属量可被选择来平衡分布在介电层10的表面102上的每给定区域的平均金属量，使得可以减轻介电层10的左端及右端向上弯曲(例如，在加热过程)。通过经图案化导电层11的此布置中，翘曲问题可能是平衡的，而无需调整介电层12或14的厚度。
介电层12安置在介电层10的表面101上。介电层12部分地覆盖经图案化导电层11。在一些实施例中，介电层12可包含焊料掩模层(例如，包含环氧树脂)或其它合适的材料。
介电层14安置在介电层10的表面102上。介电层14部分地覆盖经图案化导电层13。在一些实施例中，介电层14可包含焊料掩模层(例如，包含环氧树脂)或其它合适的材料。
图2为根据本发明的一些实施例的用于封装半导体装置的衬底2的横截面图。衬底2包含介电层20、经图案化导电层21、介电层22、经图案化导电层23、介电层24及互连元件25。
介电层20具有表面201及与表面201相对的表面202。介电层20包含树脂层及玻璃纤维。
经图案化导电层23邻近于介电层20的表面202。经图案化导电层23包含部分231及部分232。在一些实施例中，经图案化导电层23的部分231为导电垫。经图案化导电层23的部分232为迹线。经图案化导电层23的部分231嵌入于介电层20中。经图案化导电层23的部分231相对于介电层20的表面202朝向远离介电层20的表面201的方向突出。
在一些实施例中，两个部分232可被两个部分231环绕。两个部分232可安置在两个部分231之间。
经图案化导电层23的部分231具有顶表面231'。经图案化导电层23的部分232具有顶表面232'。经图案化导电层23的部分231的顶表面231'具有弯曲形状。经图案化导电层23的部分231的弯曲顶表面231'嵌入在介电层20的表面202中。经图案化导电层23的部分231的弯曲顶表面231'邻近于介电层20的表面202。经图案化导电层23的部分232的顶表面232'具有基本上平面形状。
经图案化导电层21邻近于介电层20的表面201。经图案化导电层21嵌入在介电层20的表面201中。经图案化导电层21经由互连元件25电连接到经图案化导电层23。在一些实施例中，经图案化导电层21、经图案化导电层23及互连元件25可包含铜、铜合金、另一金属或其它合适的材料。经图案化导电层23的部分231的厚度大于经图案化导电层23的部分232的厚度；例如，部分231的厚度为部分232的厚度的至少约1.1倍、至少约1.3倍或至少约1.3倍。
介电层22安置在介电层20的表面201上。介电层22部分地覆盖经图案化导电层21。在一些实施例中，介电层22可包含焊料掩模层(例如，包含环氧树脂)或其它合适的材料。
介电层24安置在介电层20的表面202上。介电层24部分地覆盖经图案化导电层23。在一些实施例中，介电层24可包含焊料掩模层(例如，包含环氧树脂)或其它合适的材料。由于经图案化导电层23的部分231嵌入在介电层20的表面202中，因此介电层24的厚度可相应地变薄且仍覆盖经图案化导电层23的部分231的至少一部分。因此，介电层22的厚度也可对应地变薄。
图3为根据本发明的一些实施例的用于封装半导体装置的衬底3的横截面图。衬底3包含介电层30、经图案化导电层31、介电层32、经图案化导电层33、介电层34及互连元件35。如图3中所展示的结构为图1及图2中所展示的结构的经修改结构，且图3的结构可提供图1及图2两者中所展示的结构的益处。
介电层30具有表面301及与表面301相对的表面302。介电层30包含树脂层及玻璃纤维。
经图案化导电层31邻近于介电层30的表面的301。经图案化导电层31包含部分311及部分312。在一些实施例中，经图案化导电层31的部分311为导电垫。经图案化导电层31的部分312为迹线。经图案化导电层31的部分311及部分312中的每一个嵌入在介电层30中。经图案化导电层31的部分311及部分312中的每一个相对于介电层30的表面301朝向远离介电层30的表面302的方向突出。
经图案化导电层31的部分311的厚度大于经图案化导电层31的部分312的厚度。经图案化导电层31的部分311具有顶表面311'。经图案化导电层31的部分312具有顶表面312'。经图案化导电层31的部分311的顶表面311'具有弯曲形状。经图案化导电层31的部分312的顶表面312'具有弯曲形状。
经图案化导电层33邻近于介电层30的表面的302。经图案化导电层33包含部分331及部分332。在一些实施例中，经图案化导电层33的部分331为导电垫。经图案化导电层33的部分332为迹线。经图案化导电层33的部分331嵌入在介电层30中。经图案化导电层33的部分331相对于介电层30的表面302朝向远离介电层30的表面301的方向突出。
经图案化导电层33的部分331具有顶表面331'。经图案化导电层33的部分332具有顶表面332'。经图案化导电层33的部分331的顶表面331'具有弯曲形状。经图案化导电层33的部分331的弯曲顶表面331'嵌入在介电层30的表面302中。经图案化导电层33的部分331的弯曲顶表面331'邻近于介电层30的表面302。经图案化导电层33的部分332的顶表面332'具有基本上平面形状。
介电层32安置在介电层30的表面301上。介电层32部分地覆盖经图案化导电层31。在一些实施例中，介电层32可包含焊料掩模层(例如，包括环氧树脂)或其它合适的材料。
介电层34设置在介电层30的表面302上。介电层34部分覆盖经图案化导电层33。在一些实施例中，介电层34可包含焊料掩模层(例如，包括环氧树脂)或其它合适的材料。
在一些实施例中，通过实施图3中所展示的结构，可如上文参考图1所论述平衡翘曲问题，且可如上文参考图2所论述薄化衬底3的厚度。
图4A到图4L说明根据本发明的一些实施例的制造衬底1的方法的一些实施例。
参考图4A，用于制造衬底1的方法包含提供具有导电层41及导电层42的载体40。导电层41的厚度在从大约15μm到大约20μm的范围内。导电层42的厚度在从约5μm到大约10μm的范围内。在一些实施例中，导电层41包含铜、铜合金或另一种金属。导电层42包含镍、镍合金或其它金属。
参考图4B，在导电层32上施加经图案化光致抗蚀剂层43。经图案化光致抗蚀剂层43的孔隙的高度与经图案化光致抗蚀剂层43的孔隙的宽度的比率小于约2.5或等于约2.5。如果所述比率高于2.5，那么经图案化光致抗蚀剂层43在随后操作期间可能塌陷。
参考图4C，蚀刻导电层42以形成凹部(或腔)44及凹部(或腔)44'。凹部44的深度大于凹部44'的深度。凹部44的深度小于导电层42的厚度。
参考图4D，经图案化导电层11形成在凹部44及凹部44'的上方或其中。经图案化导电层11包含部分111及部分112。经图案化导电层11的部分111形成在凹部44中。经图案化导电层11的部分112形成在凹部44'中。
参考图4E，将经图案化光致抗蚀剂层43剥离以暴露经图案化导电层11的部分111及部分112。
参考图4F，将介电层10层压在经图案化导电层11上。介电层10包含树脂层及玻璃纤维。导电层45安置在介电层10上。
参考图4G，在介电层10中形成开口48以暴露经图案化导电层11。介电层10的开口48可通过激光钻孔技术、机械钻孔技术或蚀刻技术形成。种子层46形成在导电层45及介电层10上方以及开口48中。
参考图4H，经图案化导电层13形成在介电层10上。互连元件15经形成以将经图案化导电层11电连接到经图案化导电层13。
参考图4I，介电层47经层压在介电层10上以覆盖(例如，完全覆盖)经图案化导电层13。介电层47可为光致抗蚀剂干膜。载体40被移除。
参考图4J，蚀刻导电层41以暴露导电层42。然后，将介电层47剥离以暴露经图案化导电层13。
参考图4K，蚀刻导电层42以暴露经图案化导电层11。由于导电层42的导电材料不同于经图案化导电层11的导电材料，因此导电层42与经图案化导电层11之间具有高蚀刻选择性比。
参考图4L，在介电层10上形成介电层12以部分地覆盖经图案化导电层11(例如，覆盖与互连元件15接触的经图案化导电层11的部分)。介电层14形成在介电层10上以部分地覆盖经图案化导电层13。介电层12及14可为阻料掩模层。
图5A到图5N说明根据本发明的一些实施例的制造衬底1的方法的一些实施例。
参考图5A，用于制造衬底1的方法包含提供具有导电层41及导电层42的载体40。导电层41的厚度在从约2μm到约4μm的范围内。导电层42的厚度在从大约16μm到大约20μm的范围内。在一些实施例中，导电层41及导电层42包括铜、铜合金或另一种金属。
参考图5B，在导电层32上施加经图案化光致抗蚀剂层43。
参考图5C，蚀刻导电层42以形成凹部44及凹部44'。凹部44的深度大于凹部44'的深度。
参考图5D，将导电层49溅射在凹部44及凹部44'上方或其中。在一些实施例中，导电层49包含钛、钛合金或另一种金属。导电层49可为势垒层。
参考图5E，通过抛光操作来移除经图案化光致抗蚀剂层43的顶表面上的导电层49的部分。
参考图5F，将经图案化导电层11电镀在凹部44及凹部44'中及在导电层49上方。经图案化导电层11包含部分111及部分112。经图案化导电层11的部分111形成在凹部44中。经图案化导电层11的部分112形成在凹部44'中。
参考图5G，将经图案化光致抗蚀剂层43剥离以暴露经图案化导电层11的部分111及部分112。通过蚀刻操作来移除经图案化导电层11的侧壁上的导电层49的部分。
参考图5H，将介电层10层压在经图案化导电层11上。介电层10包含树脂层及玻璃纤维。导电层45安置在介电层10上。
参考图5I，在介电层10中形成开口48以暴露经图案化导电层11。介电层10的开口48可通过激光钻孔技术，机械钻孔技术或蚀刻技术形成。种子层46形成在导电层45及介电层10上方以及开口48中。
参考图5J，经图案化导电层13形成在介电层10上。互连元件15经形成以将经图案化导电层11电连接到经图案化导电层13。
参考图5K，将介电层47层压在介电层10上以覆盖(例如，完全覆盖)经图案化导电层13。介电层47可为光致抗蚀剂干膜。将载体40及导电层41移除。
参考图5L，蚀刻导电层42以暴露导电层49。然后，将介电层47剥离以暴露经图案化导电层13。
参考图5M，蚀刻导电层49以暴露经图案化导电层11。在一些实施例中，蚀刻导电层49的过程可被省略，或可经执行使得导电层49的至少部分保留在经图案化导电层11上。
参考图5N，在介电层10上形成介电层12以部分地覆盖经图案化导电层11。在介电层10上形成介电层14以部分地覆盖经图案化导电层13。介电层12及介电层14可为焊料掩模层。
图6A到图6G说明根据本发明的一些实施例的制造衬底2的方法的一些实施例。
参考图6A，用于制造衬底2的方法包含提供具有经图案化导电层21的核心层50。将介电层20层压在芯层50上。介电层20包含树脂层及玻璃纤维。
参考图6B，通过激光烧蚀操作或等离子体烧蚀操作来形成凹部51。在介电层20中形成开口52以暴露经图案化导电层21。介电层20的开口52可通过激光钻孔技术、机械钻孔技术或蚀刻技术形成。开口52可能比凹部51深。
参考图6C，将种子层46形成在介电层20上以及凹部51及开口52中。
参考图6D，将经图案化光致抗蚀剂层43施加在种子层46上。
参考图6E，将经图案化导电层23形成在凹部51及开口52中。经图案化导电层23包含部分231及部分232。将经图案化导电层23的部分231形成在凹部51中。将经图案化导电层23的部分232形成在由经图案化光致抗蚀剂层43的邻近两部分所界定的空间内。
参考图6F，将经图案化光致抗蚀剂层43剥离且蚀刻在经图案化光致抗蚀剂层43下方的种子层46以暴露经图案化导电层23的部分231及部分232。
参考图6G，将介电层22形成在介电层20上以部分地覆盖经图案化导电层21。将介电层24形成于介电层20上以部分地覆盖经图案化导电层23。介电层22及介电层24可为焊料掩模层。
图7说明比较衬底4的横截面视图。衬底4包含介电层10、经图案化导电层11'、介电层12、经图案化导电层13、介电层14，及互连元件15。
介电层10具有表面101及与表面101相对的表面102。介电层10包含树脂层及玻璃纤维。
经图案化导电层11'邻近于介电层10的表面101。经图案化导电层11'包含部分111'及部分112'。经图案化导电层11'的部分111'及部分112'中的每一个嵌入(例如，完全嵌入)在介电层10中。经图案化导电层11'具有厚度D3。经图案化导电层11'的部分111'的厚度与经图案化导电层11'的部分112'的厚度基本上相同。
经图案化导电层13邻近于介电层10的表面102。经图案化导电层13在介电层10的表面102上。经图案化导电层13具有厚度D4。经图案化导电层11经由互连元件15电连接到经图案化导电层13。在一些实施例中，经图案化导电层11、经图案化导电层13及互连元件15可包含铜、铜合金、另一种金属或其它合适的材料。
介电层12安置在介电层10的表面101上。介电层12部分地覆盖经图案化导电层11。介电层14安置在介电层10的表面102上。介电层14部分地覆盖经图案化导电层13。
由于一些蚀刻操作及用于形成互连元件15的操作，经图案化导电层13的厚度D4大于经图案化导电层11的厚度D3。因此，介电层14的厚度大于介电层12的厚度。
如本文中所使用且未另有定义，术语“基本上”、“基本”、“大约”及“约”用于描述并考虑到小的变化。在结合事件或情形使用时，所述术语可囊括其中确切地发生事件或情形的情况以及其中近似地发生事件或情形的情况。举例来说，当结合数值使用时，所述术语可囊括小于或等于所述数值的±10％的变化范围，例如小于或等于±5％，小于或等于±4％，小于或等于±3％，小于或等于±2％，小于或等于±1％，小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。如果表面的最高点与最低点之间的差不大于5μm，不大于2μm，不大于1μm或不大于0.5μm，那么表面可被认为是共面或基本上共面。
术语“基本上共面”可指两个表面沿着同一平面放置在数微米内，例如沿着同一平面放置在40μm内，在30μm内，在20μm内，在10μm内或在1μm内。
如本文中所使用，除非上下文另有明确指示，否则单数术语“一(a)”，“一(an)”和“所述”可包含复数对象。在一些实施例的描述中，提供在另一组件的“上”或“上方”的组件可囊括其中后一组件直接在前一组件上(例如，物理接触)的状况，以及其中一或多个介入组件可位于前一组件与后一组件之间的状况。
虽然已参考本发明的特定实例描述并说明本发明，但这些描述及说明并非限制性。所属领域的技术人员应理解，在不背离如随附权利要求书所界定的本发明的真实精神及范围的情况下，可做出各种改变且可替代等效物。说明可不必按比例绘制。由于制造过程及容限，因此本发明中的精巧呈现与实际设备之间可存在差异。可存在本发明的未具体说明的其它实施例。说明书及图式应视为说明性而非限制性。可进行修改以使特定情况，材料，物质组合物，方法或过程适应本发明的目的，精神及范围。所有此些修改意欲属于随附的权利要求书的范围内。虽然已参考以特定次序执行的特定操作来描述本文中所揭示的方法，但应理解，可在不背离本发明的教示的情况下将这些操作组合，细分或重新排序以形成等效方法。因此，除非本文中特别指明，否则操作的次序及分组并非限制。

Claims (24)

1.一种用于封装半导体装置的衬底，其包括：
第一介电层，其具有第一表面及与所述第一表面相对的第二表面；
第一经图案化导电层，其邻近于所述第一介电层的所述第一表面，所述第一经图案化导电层包括第一部分及第二部分，所述第一部分及所述第二部分中的每一个嵌入在所述第一介电层中且相对于所述第一介电层的所述第一表面朝向远离所述第一介电层的所述第二表面的方向突出；及
第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层，
其中所述第一经图案化导电层的所述第一部分的厚度大于所述第一经图案化导电层的所述第二部分的厚度。
2.根据权利要求1所述的衬底，其中所述第一经图案化导电层的所述第一部分相对于所述第一介电层的所述第一表面突出第一距离，且所述第一经图案化导电层的所述第二部分相对于所述第一介电层的所述第一表面突出第二距离，且其中所述第一距离大于所述第二距离。
3.根据权利要求2所述的衬底，其中所述第一经图案化导电层的所述第一部分的表面具有弯曲形状，且所述第一经图案化导电层的所述第二部分的表面具有弯曲形状。
4.根据权利要求1所述的衬底，其中所述第一经图案化导电层为集成层。
5.根据权利要求1所述的衬底，其进一步包括第三导电层，所述第三导电层覆盖所述第一经图案化导电层的所述第一部分的表面及所述第一经图案化导电层的所述第二部分的表面。
6.根据权利要求1所述的衬底，其中所述第一经图案化导电层包括多个第一部分，所述多个第一部分包含所述第一部分，且包括多个所述第二部分，所述多个第二部分包含所述第二部分，所述第一经图案化导电层的所述第二部分中的至少一个安置在所述第一经图案化导电层的所述第一部分的两个邻近者之间。
7.根据权利要求1所述的衬底，其中所述第一经图案化导电层的所述第二部分邻近于所述第一经图案化导电层的所述第一部分，且所述第一经图案化导电层的所述第二部分与所述第一部分之间的间距小于或等于约7微米(μm)。
8.根据权利要求1所述的衬底，其中所述第一经图案化导电层的所述第二部分的尺寸或所述邻近的第二部分之间的间距小于或等于约7μm。
9.根据权利要求1所述的衬底，其进一步包括安置在所述第一介电层的所述第一表面上的第二介电层，所述第二介电层至少部分地覆盖所述第一经图案化导电层。
10.一种用于封装半导体装置的衬底，其包括：
第一介电层，其具有第一表面及与所述第一表面相对的第二表面；
第一经图案化导电层，其邻近于所述第一介电层的所述第一表面；及
第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层，
其中所述第二经图案化导电层包括第一部分及第二部分，且所述第二经图案化导电层的所述第一部分具有与所述第一介电层的所述第二表面邻近的弯曲表面。
11.根据权利要求10所述的衬底，其中所述第二经图案化导电层的所述第一部分嵌入在所述第一介电层的所述第二表面中，且相对于所述第一介电层的所述第二表面朝向远离所述第一介电层的所述第一表面的方向突出。
12.根据权利要求10所述的衬底，其中所述第一经图案化导电层相对于所述第一介电层的所述第一表面朝向远离所述第一介电层的所述第二表面的方向突出。
13.根据权利要求10所述的衬底，其中所述第二经图案化导电层的所述第一部分的厚度大于所述第二经图案化导电层的所述第二部分的厚度。
14.根据权利要求10所述的衬底，其进一步包括第二介电层及第三介电层，所述第二介电层安置在所述第一介电层的所述第一表面上且部分地覆盖所述第一经图案化导电层，且所述第三介电层安置在所述第一介电层的所述第二表面上且部分地覆盖所述第二经图案化导电层。
15.一种用于制造衬底的方法，其包括：
提供具有第一表面的载体及安置在所述载体的所述第一表面上的导电层；
在所述导电层上形成经图案化光致抗蚀剂层；
蚀刻所述导电层以形成多个第一腔；
在所述多个第一腔中形成第一经图案化导电层；
移除所述经图案化光致抗蚀剂层；
将介电层层压在所述第一经图案化导电层上；
在所述介电层的第二表面上形成第二经图案化导电层；及
移除所述载体及所述经蚀刻的导电层以暴露所述第一经图案化导电层。
16.根据权利要求15所述的方法，其进一步包括：将所述第一经图案化导电层电连接到所述第二经图案化导电层。
17.根据权利要求15所述的方法，其中在所述多个第一腔中形成所述第一经图案化导电层包括：用不同于所述导电层的材料的材料形成所述第一经图案化导电层。
18.根据权利要求15所述的方法，其进一步包括：在蚀刻所述导电层之后在所述多个第一腔上方形成势垒层。
19.根据权利要求18所述的方法，其中在所述多个第一腔上方形成所述势垒层包括：用与所述第一经图案化导电层的材料不同的材料形成所述势垒层。
20.根据权利要求19所述的方法，其中在所述多个第一腔中形成所述第一经图案化导电层包括：用与所述导电层的材料相同的材料形成所述第一经图案化导电层。
21.根据权利要求18所述的方法，其进一步包括：在移除所述载体及所述经蚀刻的导电层之后蚀刻所述势垒层。
22.根据权利要求15所述的方法，其中蚀刻所述导电层以形成所述多个第一腔包括：形成所述多个第一腔以具有小于所述导电层的厚度的第一深度。
23.根据权利要求15所述的方法，其进一步包括：在形成所述第二经图案化导电层之前，在所述介电层的所述第二表面上形成多个第二腔。
24.根据权利要求15所述的方法，其中在所述导电层上形成所述经图案化光致抗蚀剂层包括：形成所述经图案化光致抗蚀剂层，使得所述经图案化光致抗蚀剂层的孔隙的高度与所述经图案化光致抗蚀剂层的孔隙的宽度的比率小于或等于约2.5。
CN201810336584.8A 2017-09-08 2018-04-16 用于封装半导体装置封装的衬底及其制造方法 Active CN109473416B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/699,816 2017-09-08
US15/699,816 US10325842B2 (en) 2017-09-08 2017-09-08 Substrate for packaging a semiconductor device package and a method of manufacturing the same

Publications (2)

Publication Number Publication Date
CN109473416A true CN109473416A (zh) 2019-03-15
CN109473416B CN109473416B (zh) 2021-05-18

Family

ID=65631458

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810336584.8A Active CN109473416B (zh) 2017-09-08 2018-04-16 用于封装半导体装置封装的衬底及其制造方法

Country Status (2)

Country Link
US (1) US10325842B2 (zh)
CN (1) CN109473416B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11758666B2 (en) * 2020-09-14 2023-09-12 Innolux Corporation Manufacturing method of metal structure

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120211271A1 (en) * 2011-02-21 2012-08-23 Ngk Spark Plug Co., Ltd. Multilayer wiring board
US20130100626A1 (en) * 2011-10-25 2013-04-25 Ngk Spark Plug Co., Ltd. Wiring substrate and manufacturing method of the same
JP2013105840A (ja) * 2011-11-11 2013-05-30 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体パッケージの製造方法及び半導体装置
CN103151330A (zh) * 2012-09-14 2013-06-12 威盛电子股份有限公司 线路基板及线路基板制作工艺
US20130250533A1 (en) * 2009-04-16 2013-09-26 Shinko Electric Industries Co., Ltd. Wiring substrate having columnar protruding part
CN103545225A (zh) * 2012-07-13 2014-01-29 欣兴电子股份有限公司 电子元件封装结构及其封装方法
CN104051405A (zh) * 2013-03-11 2014-09-17 欣兴电子股份有限公司 嵌埋有电子组件的线路板结构及其制法
CN106463447A (zh) * 2014-05-13 2017-02-22 高通股份有限公司 基板和形成基板的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200306770A (en) * 2002-02-22 2003-11-16 Fujikura Ltd Multilayer wiring board, base for multilayer wiring board, printed wiring board, and its manufacturing method
JP4266717B2 (ja) * 2003-06-13 2009-05-20 三洋電機株式会社 半導体装置の製造方法
JP4247719B2 (ja) * 2005-05-20 2009-04-02 セイコーエプソン株式会社 半導体装置の検査プローブ及び半導体装置の検査プローブの製造方法
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP2008294323A (ja) * 2007-05-28 2008-12-04 Nec Electronics Corp 半導体素子および半導体素子の製造方法
KR101059970B1 (ko) * 2008-03-26 2011-08-26 가부시키가이샤후지쿠라 전자부품 실장용 기판 및 그 제조방법과 전자 회로 부품
US9168384B2 (en) * 2011-05-23 2015-10-27 Medtronic, Inc. Electrode structure for implantable medical device
US8573809B2 (en) * 2011-08-24 2013-11-05 Panasonic Corporation Illumination device
KR20130096823A (ko) * 2012-02-23 2013-09-02 엘지전자 주식회사 태양 전지 모듈
KR101352433B1 (ko) * 2012-04-04 2014-01-24 주식회사 동부하이텍 이미지 센서 및 그 제조 방법
JP6496126B2 (ja) * 2014-11-11 2019-04-03 イビデン株式会社 電子部品搭載用基板、及び、電子部品搭載用基板の製造方法
US9595492B2 (en) * 2015-03-16 2017-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Device manufacture and packaging method thereof
KR20160122364A (ko) * 2015-04-14 2016-10-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2017123377A (ja) * 2016-01-05 2017-07-13 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US10636730B2 (en) * 2016-11-10 2020-04-28 Advanced Semiconductor Engineering, Inc. Semiconductor package and semiconductor manufacturing process
US20180138113A1 (en) * 2016-11-15 2018-05-17 Advanced Semiconductor Engineering, Inc. Semiconductor system and device package including interconnect structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130250533A1 (en) * 2009-04-16 2013-09-26 Shinko Electric Industries Co., Ltd. Wiring substrate having columnar protruding part
US20120211271A1 (en) * 2011-02-21 2012-08-23 Ngk Spark Plug Co., Ltd. Multilayer wiring board
US20130100626A1 (en) * 2011-10-25 2013-04-25 Ngk Spark Plug Co., Ltd. Wiring substrate and manufacturing method of the same
JP2013105840A (ja) * 2011-11-11 2013-05-30 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体パッケージの製造方法及び半導体装置
CN103545225A (zh) * 2012-07-13 2014-01-29 欣兴电子股份有限公司 电子元件封装结构及其封装方法
CN103151330A (zh) * 2012-09-14 2013-06-12 威盛电子股份有限公司 线路基板及线路基板制作工艺
CN104051405A (zh) * 2013-03-11 2014-09-17 欣兴电子股份有限公司 嵌埋有电子组件的线路板结构及其制法
CN106463447A (zh) * 2014-05-13 2017-02-22 高通股份有限公司 基板和形成基板的方法

Also Published As

Publication number Publication date
US10325842B2 (en) 2019-06-18
US20190080995A1 (en) 2019-03-14
CN109473416B (zh) 2021-05-18

Similar Documents

Publication Publication Date Title
CN106711125B (zh) 半导体封装及其制造方法
CN106571357B (zh) 半导体装置
US9549468B1 (en) Semiconductor substrate, semiconductor module and method for manufacturing the same
CN106158814B (zh) 具有包埋无源组件的电路板和其制造方法
CN109411410A (zh) 平衡有虚设铜图案的嵌入pcb单元表面的半导体器件和方法
US20180114758A1 (en) Semiconductor device package and a method of manufacturing the same
CN108155156A (zh) 半导体封装结构及其制造方法
CN108538802B (zh) 半导体装置封装及制造半导体装置封装的方法
US10424539B2 (en) Wiring structure, semiconductor package structure and semiconductor process
CN110189999A (zh) 半导体封装衬底及其制造方法、半导体封装及其制造方法
CN107644860A (zh) 集成扇出型封装
TW201533869A (zh) 半導體元件及其製作方法
CN101477980B (zh) 具有减小尺寸的堆叠晶片水平封装
CN109390293A (zh) 半导体封装装置及其制造方法
CN109037188A (zh) 半导体装置封装
TWI642145B (zh) 半導體封裝基板及其製造方法
KR102530568B1 (ko) 팬-아웃 상호연결부 통합 공정들 및 구조들
US11393785B2 (en) Method for manufacturing electronic chips
WO2014165245A1 (en) Porous alumina templates for electronic packages
CN109712941A (zh) 衬底结构、包含衬底结构的半导体封装结构，以及制造半导体封装结构的半导体工艺
CN109473416A (zh) 用于封装半导体装置封装的衬底及其制造方法
KR101416576B1 (ko) 반도체 장치
US20050258536A1 (en) Chip heat sink device and method
CN104766832A (zh) 制造半导体封装基板的方法及用其制造的半导体封装基板
US20170011934A1 (en) Fabricating process for redistribution layer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant