CN109427586A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，包括：半导体衬底；体区，体区设置在所述半导体衬底中，具有第一导电类型；源极，设置在体区中，具有第二导电类型；体引出区，设置在所述源极下方的体区中，具有第一导电类型，体引出区的杂质掺杂浓度大于体区的杂质掺杂浓度。本发明的半导体器件体引出区埋入在源极的下方使得源极端的间距进一步缩小，解决了器件源极端的体引出区需要占据一定尺寸的问题，大幅优化了器件间距大的问题，有利于器件尺寸的减小，同时，体引出区设置在源极的下方，可以减小横向上体引出区的引出距离，分散与降低衬底电流，改善器件特性，因此，本发明的半导体器件具有小的尺寸和高的性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着半导体行业的迅猛发展，PIC(Power Integrated Circuit，功率集成电路)不断在多个领域中使用，如电机控制、平板显示驱动控制、电脑外设的驱动控制等等。PIC电路中所使用的功率器件中，DMOS(Double Diffused MOSFET，双扩散金属氧化物半导体)具有工作电压高、工艺简单、易于同低压CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路在工艺上兼容等特点而受到广泛关注。
DMOS主要有两种类型，分别是垂直双扩散金属氧化物半导体(VDMOS)和横向双扩散金属氧化物半导体场效应管LDMOSFET(lateral double-diffused MOSFET，简称LDMOS)。LDMOS由于更容易与CMOS工艺兼容而在业内被广泛地采用。
另外，目前常规LDMOS器件源极端位于最低台阶处，LDMOS器件的源极端通常包括并排设置的N+源极、P+体引出区和N+源极。然而N+源极和P+体引出区的布局方式存在各种弊端，例如，并排设置的方式使得源极端的间距大，导致器件的尺寸较大。因此，如何合理布局源端的N+源极、P+体引出区和N+源极，也是业界内亟待解决的技术问题。
因此，为了解决上述至少一个技术问题，本发明提供一种新的半导体器件及其制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明一方面提供一种半导体器件，包括：
半导体衬底；
体区，所述体区设置在所述半导体衬底中，具有第一导电类型；
源极，设置在所述体区中，具有第二导电类型；
体引出区，设置在所述源极下方的所述体区中，具有所述第一导电类型，所述体引出区的杂质掺杂浓度大于所述体区的杂质掺杂浓度。
示例性地，还包括：沟槽，设置在所述半导体衬底中且贯穿所述源极并延伸至所述体引出区。
示例性地，还包括：导电连接条，所述导电连接条位于所述沟槽中与所述体引出区电连接，并向所述源极的两侧延伸。
示例性地，所述源极设置在相邻的栅极结构之间的所述半导体衬底中。
示例性地，还包括：
金属硅化物层，所述金属硅化物层形成在所述源极的表面，并且形成在所述沟槽的外侧。
示例性地，所述半导体器件为LDMOS器件。
本发明再一方面提供一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底中形成体区，所述体区具有第一导电类型；
在所述体区中形成具有第二导电类型的源极；
在所述源极下方的所述体区中形成体引出区，其中，所述体引出区具有所述第一导电类型，所述体引出区的杂质掺杂浓度大于所述体区的杂质掺杂浓度；
在所述半导体衬底中形成穿过所述源极至所述体引出区中的导电连接条，并且所述导电连接条向所述源极的两侧延伸。
示例性地，所述在所述半导体衬底中形成体引出区具体包括以下步骤：
形成覆盖层，以覆盖所述半导体衬底的表面；
在所述覆盖层上形成图案化的掩膜层，所述掩膜层中定义有开口；
以所述掩膜层为掩膜，蚀刻所述覆盖层，直到露出所述源极的部分表面，以形成开口；
进行离子注入，以形成所述体引出区。
示例性地，所述在所述体区中形成具有第二导电类型的源极还包括以下步骤：在所述源极的表面形成金属硅化物层，其中所述金属硅化物层位于所述半导体衬底中预定形成的沟槽的外侧，形成的所述开口露出部分所述金属硅化物层的表面。
示例性地，所述在所述半导体衬底中形成穿过所述源极至所述体引出区中的导电连接条包括以下步骤：
以所述金属硅化物层为阻挡层，蚀刻所述半导体衬底，直到露出所述体引出区，以形成所述沟槽，其中，所述开口的关键尺寸大于所述沟槽的关键尺寸；
去除所述掩膜层；
淀积金属，形成所述导电连接条。
示例性地，所述形成开口之后，所述进行离子注入之前，还包括以下步骤：
去除所述掩膜层；
以所述覆盖层为掩膜，蚀刻所述开口中露出的所述半导体衬底，直到穿过所述源极的底部，以形成沟槽。
示例性地，所述半导体器件为LDMOS器件。
本发明另一方面提供一种电子装置，所述电子装置包括前述的半导体器件。
本发明的半导体器件包括源极，其设置在所述半导体衬底中，以及设置在所述源极下方的半导体衬底中的体引出区。其中，体引出区埋入在源极的下方，使得源极端的间距(pitch)进一步缩小，解决了器件源极端的体引出区需要占据一定尺寸的问题，大幅优化了器件间距大的问题，有利于器件尺寸的减小。同时，体引出区设置在源极的下方，可以减小横向上体引出区的引出距离，分散与降低衬底电流，改善器件特性。因此，本发明的半导体器件具有小的尺寸和高的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了常规的一种LDMOS器件中源极端的布局示意图；
图2示出了对应图1中LDMOS器件的剖面示意图；
图3示出了常规的另一种LDMOS器件中源极端的布局示意图；
图4示出了常规的另一种LDMOS器件中源极端的布局示意图；
图5A至图5I示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；
图6示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图7A和图7B示出了本发明一个具体实施方式的半导体器件和常规的一种LDMOS器件的对比示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前，常规的LDMOS器件在源极端使用条型布局，如图1所示，包括并排设置在相邻栅极101之间的N+源极102、P+体引出区103和N+源极102，形成例如N+/P+/N+的图形。N+/P+/N+的总宽度决定了源极端的间距(pitch)，而在工艺中N+/P+的最小宽度由工艺能力决定，通常这个总长度约在1.4um附近，根据不同工艺能力或大或小。而这样的布局搭配需要三排接触孔(contact)或由形成金属硅化物(例如CoSix)来并联N+/P+/N+进而减少所需要的接触孔排数。衬底电流皆是横向绕经N+源极102下方后由P+体引出区103引出，如图2所示。然而根据目前的大量数据与仿真结果，发现N+宽度影响器件特性，并且这种布局方式的源极端的间距大，进而使得器件的尺寸也相应比较大。
而另外还有一种如图3和图4所述的LDMOS器件，此种LDMOS器件将中间的P+体引出区103以错位方式穿插于N+源极102(如图3所示)。虽然有效降低了横向长度，但错位的穿插方式使衬底电流走向不均匀，还会使有效的源极端沟道宽度变小。另一改进的方式是加宽源极端的间距，将P+体引出区103以岛状方式插入到N+源极102中，形成类错位方式如图4所示，但这种布局方式仍有衬底电流走向不均匀的问题存在。
为了解决前述提及的至少一个技术问题，本发明提供一种半导体器件器件，所述半导体器件主要包括：
半导体衬底；
体区，所述体区设置在所述半导体衬底中，具有第一导电类型；
源极，设置在所述体区中，具有第二导电类型；
体引出区，设置在所述源极下方的所述体区中，具有所述第一导电类型，所述体引出区的杂质掺杂浓度大于所述体区的杂质掺杂浓度。
综上所述，本发明的半导体器件包括源极，其设置在所述体区中，以及设置在所述源极下方的体区中的体引出区。其中，体引出区埋入在源极的下方，使得源极端的间距(pitch)进一步缩小，解决了器件源极端的体引出区需要占据一定尺寸的问题，大幅优化了器件间距大的问题，有利于器件尺寸的减小。同时，体引出区设置在源极的下方，可以减小横向上体引出区的引出距离，分散与降低衬底电流，改善器件特性，因此，本发明的半导体器件具有小的尺寸和高的性能。
实施例一
下面，参考图5I、以及图7A和图7B对本发明的半导体器件做详细解释和说明。
作为示例，本发明的半导体器件包括：半导体衬底200。半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
示例性地，本发明的半导体器件为LDMOS器件，所述半导体衬底200还可以为P型半导体衬底或者N型半导体衬底，例如N型高压器件则可选择使用P型半导体衬底，而P型高压器件则可选择使用N型半导体衬底，本实施例中，所述半导体衬底200为P型半导体衬底。
示例性地，在所述半导体衬底中形成有浅沟槽隔离结构(STI)，以定义有源区。
示例性地，在所述半导体衬底200中设置有漂移区(未示出)。
一般来说，漂移区的掺杂浓度较低，其低于源极和漏极的掺杂浓度，相当于在源极和漏极之间形成一个高阻层，能够提高击穿电压，并减小了源极和漏极之间的寄生电容，有利于提高频率特性。
在一个示例中，还可在半导体衬底200中设置有体区201。所述体区具有第一导电类型，体区201位于所述漂移区的外侧，并与漂移区间隔，体区201一般为器件的沟道区。其中，体区和漂移区具有相反的导电类型，也即，漂移区为N型时，体区为P型，或者，漂移区为P型时，体区为N型，且漂移区和沟道区也具有相反的导电类型。
还可在半导体衬底200中形成其他的阱区等，在此不做赘述。
在一个示例中，在所述半导体衬底200的部分表面上设置有栅极结构202。
示例性地，在所述半导体衬底上间隔设置有多个所述栅极结构202。
其中，所述栅极结构202覆盖沟道区，进一步地，栅极结构还覆盖部分漂移区的表面，以及部分体区201的表面，或者覆盖部分沟槽隔离结构的表面。示例性地，栅极结构202包括位于半导体衬底200表面上的栅极介电层以及位于栅极介电层上的栅极层。
在一实施例中，栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料，本实施例中，所述栅极层的材料较佳地包括多晶硅。
在一个示例中，在所述栅极结构202的侧壁上形成侧墙。所述侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
在一个示例中，在所述栅极结构202两侧的半导体衬底200中分别设置有源极203和漏极，所述漂移区具有和所述源极203以及所述漏极相同的导电类型，例如，所述漂移区为N型漂移区，所述漏极和所述源极则可以为N型源极和漏极，其还可以为N型掺杂离子重掺杂的源极和漏极。
在一个示例中，所述源极203设置在所述半导体衬底200中，具有第二导电类型，所述源极203的表面和半导体衬底200的表面齐平。
在一个示例中，所述源极203设置在相邻的所述栅极结构202之间的所述半导体衬底200中。
示例性地，所述源极203设置在所述体区201中。
在一个示例中，还包括金属硅化物层204，金属硅化物层204形成在所述源极203的部分表面上，例如，金属硅化物层204分布在所述源极203的两侧，所述金属硅化物层204可以呈块状。
示例性地，在所述栅极结构的至少部分表面上也设置有金属硅化物层。
可选地，所述金属硅化物层204可以包括CoSix、NiSix及PtSix或其组合的材料。
在一个示例中，在所述源极203下方的半导体衬底200中设置有体引出区208，所述体引出区208具有第一导电类型。
更进一步地，体引出区208设置在所述源极203下方的所述体区中，并与体区导电类型相同的，例如，体区为P型，则体引出区208则也可以为P型，且其杂质掺杂浓度大于体区的杂质掺杂浓度，例如体引出区208为P型重掺杂。
示例性地，所述体引出区208设置在所述源极203的中心区域的下方，所述体引出区208的顶面和所述源极203的底面相接触，或者较佳地，所述体引出区208的顶面和所述源极203的底面具有间隔。
示例性地，所述漂移区的表面、所述源极、所述漏极、所述体区的表面均和所述半导体衬底的表面齐平。
在一个示例中，还包括沟槽，所述沟槽设置在所述半导体衬底200中且贯穿所述源极203并延伸至所述体引出区208。
在一个示例中，本发明的半导体器件还包括导电连接条210，其中，所述导电连接条210位于所述沟槽中与所述体引出区208电连接，并向所述源极203的两侧延伸。
在一个示例中，本发明的半导体器件还包括覆盖层206，所述覆盖层206覆盖所述源极203两侧的所述栅极结构202以及部分所述半导体衬底200的表面。其中，在所述覆盖层206中形成有露出部分所述源极203的表面以及开口。金属淀积开口形成导电连接条210，导电连接条210延伸到所述开口两侧的至少部分所述覆盖层206的表面上。
其中，覆盖层206可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，覆盖层206也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
可选地，覆盖层206的厚度可以是1000埃～2000埃，也可以是其他适合的厚度，上述熟知仅作为示例，并不构成对本发明的限制。进一步地，在所述源极203的部分表面上设置有金属硅化物层204时，所述导电连接条210还覆盖部分所述金属硅化物层204的表面，并与其电连接。
在一个示例中，所述沟槽的关键尺寸D2小于或者等于所述开口的关键尺寸D1，其中，关键尺寸根据沟槽和开口的形状，可以是沟槽和开口的宽度、直径等。
在一个示例中，所述沟槽的高度可以是任意适合的高度，其根据器件的尺寸会有所差异，例如，所述沟槽的高度范围可以为3000～5000埃，例如3500埃、4000埃、4500埃等。
在一个示例中，所述块状的金属硅化物层204形成在所述沟槽的外侧的所述源极203的表面。
其中，所述覆盖层中的所述开口露出的一侧块状的金属硅化物层204的宽度例如为100埃至1000埃，例如，100埃、200埃、300埃、400埃、500埃、600埃、700埃、800埃、900埃，具体地根据器件的尺寸有所不同，本实施例中，约为1000埃。
在一个示例中，所述导电连接条210的材料均为导电材料，其中，所述导电材料可以为本领域技术人员熟知的任何适合的导电材料，包括但不限于金属材料，其中，所述金属材料可以包括Ag、Au、Cu、Pd、Pt、Cr、Mo、Ti、Ta、W和Al中的一种或几种，本实施例中，导电连接条210的材料均包括Ti和TiN。
导电连接条210穿过部分半导体衬底与埋在源极203下方的体引出区208电连接。其中，此时衬底电流将直接从侧向引出/或者是分散引出,从而使器件特性大幅改善。同时导电连接条210相当于增加了一层内金属布线，可以提供更为灵活的布局，并可以节省掉后端金属布线的层数，进而降低成本，带来经济效益。
示例性地，导电连接条210可以类似为一个槽状填满栓塞，使用该结构定义体引出区的引出，此时，其形成一个与源极相连的场板结构。
在一个示例中，在所述覆盖层和所述栅极结构、所述侧墙、部分所述半导体衬底以及部分所述金属硅化物层之间还设置有接触孔蚀刻停止层(CESL)。所述接触孔蚀刻停止层的材料可以是本领域技术人员熟知的任何适合的材料，例如氮化硅、氮氧化硅、碳化硅等，其具有较薄的厚度，例如100～800埃。
至此完成了对本发明的半导体器件的关键结构的说明，对于完整的器件结构还包括其他的部件，在此不做一一赘述。
与目前常规的LDMOS器件相比，本发明至少具有以下优点：
1、将源极端的体引出区(例如P+体引出区)埋入到源极(例如N+源极)的下方，使的源极端的间距能进一步缩小。解决了源极端的体引出区在横向上需要占据一定尺寸的问题，大幅优化了器件间距大的问题，该改善对于器件的元件尺寸的改善是非常显著的。特别是小器件间距(Device pitch)的改善，如图7A所示，在器件尺寸基本相同的情况下，本发明的器件面积可以得到大幅的减小，例如面积可以优化将近31％。
2、如图7B所示，将源极端的体引出区(例如P+体引出区)埋入到源极(例如N+源极)的下方，并利用导电连接条组成的类似槽状填满栓塞的结构电连接所述体引出区，相比于例如常规的N+/P+/N+布局方式，减小了横向体引出区(例如P+体引出区)引出的距离，分散与降低衬底电流，从而改善器件特性。
3、填充在沟槽中的导电连接条部分(也即寄生的引出孔)和沟槽上方的导电连接条相当于增加了一层内金属布线，可以提供更为灵活的布局，并可以节省掉后段金属布线的层数，进而降低成本，带来经济效益。
综上所述，本发明的半导体器件将体引出区埋入在源极的下方使得源极端的间距(pitch)进一步缩小，解决了器件源极端的体引出区需要占据一定尺寸的问题，大幅优化了器件间距大的问题，有利于器件尺寸的减小。同时，体引出区设置在源极的下方，并利用导电连接条的类似槽状填满栓塞的结构电连接所述体引出区，可以减小横向上体引出区的引出距离，分散与降低衬底电流，改善器件特性。因此，本发明的半导体器件具有小的尺寸和高的性能。另外导电连接条穿过部分半导体衬底连接埋入在源极下方的体引出区。其中，此时衬底电流将直接从侧向引出/或者是分散引出,从而使器件特性大幅改善。同时导电连接条相当于增加了一层内金属布线，可以提供更为灵活的布局，并可以节省掉后段金属布线的层数，进而降低成本，带来经济效益。
实施例二
本发明还提供一种前述实施例一中的半导体器件的制造方法，如图6所示，本发明的半导体器件的制造方法主要包括以下步骤：
步骤S1，提供半导体衬底；
步骤S2，在所述半导体衬底中形成体区，所述体区具有第一导电类型；
步骤S3，在所述体区中形成具有第二导电类型的源极；
步骤S4，在所述源极下方的所述体区中形成体引出区，其中，所述体引出区具有所述第一导电类型，所述体引出区的杂质掺杂浓度大于所述体区的杂质掺杂浓度；
步骤S5，在所述半导体衬底中形成穿过所述源极至所述体引出区中的导电连接条，并且所述导电连接条向所述源极的两侧延伸。
下面，参考图5A至图5I对本发明的半导体器件的制造方法做详细描述，其中，图5A至图5I示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图。
作为示例，本发明的半导体器件可以为LDMOS器件，也可以为本领域技术人员熟知的其他适合的器件，本实施例中主要以LDMOS器件的制造方法为例进行说明。
具体地，本发明的半导体器件的制造方法包括以下步骤：
首先，执行步骤一，提供半导体衬底。
具体地，如图5A所示，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
示例性地，本发明的半导体器件为LDMOS器件，所述半导体衬底200还可以为P型半导体衬底或者N型半导体衬底，例如N型高压器件则可选择使用P型半导体衬底，而P型高压器件则可选择使用N型半导体衬底，本实施例中，所述半导体衬底200为P型半导体衬底。
示例性地，在所述半导体衬底中形成有浅沟槽隔离结构(STI)，以定义有源区。
示例性地，在所述半导体衬底200中形成有漂移区。
根据具体的LDMOS器件的类型所述漂移区具有不同的导电类型，例如，若LDMOS器件为N型LDMOS器件，则漂移区为N型漂移区，若LDMOS器件为P型LDMOS器件，则漂移区为P型漂移区。
一般来说，漂移区的掺杂浓度较低，其低于源极和漏极的掺杂浓度，相当于在源极和漏极之间形成一个高阻层，能够提高击穿电压，并减小了源极和漏极之间的寄生电容，有利于提高频率特性。
可以使用合适的方法形成所述漂移区，例如离子注入的方法，例如，若制备N型高压器件，则对所述半导体衬底200中预定形成漂移区的区域进行N型离子掺杂，以在衬底内形成N型漂移区，若制备P型高压器件，则对半导体衬底200进行P型离子掺杂，形成P型漂移区。
掺杂一般是通过注入的方法实现。所需要的掺杂浓度越高，则注入过程中的注入剂量相应地也应该越高。一般来说，漂移区的掺杂浓度较低，相当于在源极和漏极之间形成一个高阻层，能够提高击穿电压，并减小了源极和漏极之间的寄生电容，有利于提高频率特性。例如，在根据本发明的一个实施例中，注入杂质为磷。
在一个示例中，还可在半导体衬底200中形成体区201，所述体区具有第一导电类型，体区201位于所述漂移区的外侧，并与漂移区间隔。在体区201和漂移区之间一般为器件的沟道区。其中，体区和漂移区具有相反的导电类型，也即，漂移区为N型时，体区为P型，或者，漂移区为P型时，体区为N型，且漂移区和沟道区也具有相反的导电类型。也可以使用例如离子注入的方法形成所述体区201，例如，预定形成P型体区，则通过离子注入向半导体衬底的预定形成体区的区域注入P型掺杂杂质例如硼。
还可在半导体衬底200中形成其他的阱区等，在此不做赘述。
值得一提的是，可以先形成所述体区也可以先形成所述漂移区，在此不作具体限定。
在一个示例中，在所述半导体衬底200的部分表面上设置有栅极结构202。
示例性地，在所述半导体衬底上间隔设置有多个所述栅极结构202。
其中，所述栅极结构202覆盖沟道区，进一步地，栅极结构还覆盖部分漂移区的表面，以及部分体区201的表面，或者覆盖部分沟槽隔离结构的表面。示例性地，栅极结构202包括位于半导体衬底200表面上的栅极介电层以及位于栅极介电层上的栅极层。
在一实施例中，形成栅极结构202的方法可以包括以下步骤：在半导体衬底200上依次形成栅极介电层和栅极层，图案化栅极介电层和所述栅极层以形成栅极结构202，例如可以同时形成多个间隔的栅极结构202。栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料，本实施例中，所述栅极层的材料较佳地包括多晶硅。
栅极层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。栅极层的厚度可以根据器件的尺寸使用适合的厚度，在此不做具体限制。
在一个示例中，在形成栅极结构之后，还可选择性地，在所述栅极结构的侧壁上形成侧墙。所述侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成侧墙。
接着，执行步骤二，在所述体区中形成源极。
在一个示例中，如图5A所示，在所述栅极结构202两侧的半导体衬底200中分别形成有源极203和漏极，所述漂移区具有和所述源极203以及所述漏极相同的导电类型，例如，所述漂移区为N型漂移区，所述漏极和所述源极则可以为N型源极和漏极，其还可以为N型掺杂离子重掺杂的源极和漏极。
其中，形成所述源极和漏极的方法包括对半导体衬底中预定形成源极和漏极的区域执行源漏离子注入，在所述栅极结构202两侧的半导体衬底200中分别设置有源极203和漏极，其中，可以通过利用光刻工艺首先形成暴露出预定形成源极和漏极的区域的图案化的光刻胶层，再以该图案化的光刻胶层为掩膜，进行源漏离子注入，最后利用例如灰化的方法去除所述图案化的光刻胶层。
随后，还可以进行退火工艺，示例性地，退火可以使用本领域技术人员熟知的任何的退火处理方法，包括但不限于快速热退火、炉管退火、峰值退火、激光退火等，例如，进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量，另于源极/漏极区域与各栅极之间分别形成轻掺杂漏极(LDD)。
在一个示例中，所述源极203设置在所述半导体衬底200中，具有第二导电类型，所述源极203的表面和半导体衬底200的表面齐平。
在一个示例中，所述源极203设置在相邻的所述栅极结构202之间的所述半导体衬底200中。
示例性地，所述源极203设置在所述体区201中。
在一个示例中，如图5A所示，形成所述源极的步骤还包括：在所述源极203的表面形成金属硅化物层204，其中所述金属硅化物层204位于所述半导体衬底200中预定形成沟槽的区域的外侧。
示例性地，所述金属硅化物层204形成在所述源极203的部分表面上，例如，所述金属硅化物层204分布在所述源极203的两侧。
示例性地，在所述栅极结构的至少部分表面上也设置有金属硅化物层。
可选地，所述金属硅化物层204可以包括CoSix、NiSix及PtSix或其组合的材料。
可以使用本领域技术人员熟知的任何适合的方法形成所述金属硅化物层204，例如先形成金属硅化物阻挡层以覆盖半导体衬底的整个表面，再在金属硅化物阻挡层中形成开口，以露出预定形成金属硅化物层的区域，沉积金属层，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，造成金属层与其下的硅层发生硅化作用，金属硅化物层区域因而形成。接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。
在一个示例中，如图5B所示，形成接触孔蚀刻停止层205以覆盖整个半导体衬底的表面，例如覆盖栅极结构、侧墙、金属硅化物层、源极等。
所述接触孔蚀刻停止层的材料可以是本领域技术人员熟知的任何适合的材料，例如氮化硅、氮氧化硅、碳化硅等，其具有较薄的厚度，例如100～800埃，其在后续的蚀刻过程中用作蚀刻停止层。
接着，执行步骤三，在所述半导体衬底上形成覆盖层，其中，所述覆盖层覆盖所述栅极结构，在所述覆盖层中形成有开口，所述开口露出所述源极的部分表面。
示例性地，如图5C至图5G所示，形成所述覆盖层和所述开口的方法包括以下步骤：
首先，如图5C所示，形成所述覆盖层206，以覆盖所述半导体衬底200的表面以及所述栅极结构202，具体地，所述覆盖层206覆盖金属硅化物层204、源极203露出的表面，栅极结构、侧墙、露出的半导体衬底表面等。
其中，覆盖层206可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，覆盖层206也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
可选地，覆盖层206的厚度可以是1000埃～2000埃，也可以是其他适合的厚度，上述熟知仅作为示例，并不构成对本发明的限制。
进一步地，覆盖层206位于接触孔蚀刻停止层205的表面上。
此时覆盖层206通过共形沉积的方法形成，不需对其进行平坦化，覆盖层在最低台阶处与最高台阶处不会有过大的厚度差异，覆盖层在高台阶和低台阶之间的高度差约略等于沉积前的高度差。
接着，如图5D所示，在所述覆盖层上形成图案化的掩膜层207，所述掩膜层207中定义有所述开口的图案。
其中，所述掩膜层可以是本领域技术人员熟知的任何能作为掩膜的材料，本实施例中，所述掩膜层较佳地为光刻胶层，通过光刻工艺图案化所述光刻胶层，以定义预定形成的开口的尺寸、位置等。
其中，掩膜层中定义的开口的图案露出的一侧金属硅化物层204的宽度例如为100埃至1000埃，例如，100埃、200埃、300埃、400埃、500埃、600埃、700埃、800埃、900埃，具体地根据器件的尺寸有所不同，本实施例中，约为1000埃。或者，也可以直接由该掩膜层中的图案定义出预定形成在半导体衬底中的沟槽的尺寸。
接着，如图5E和5G所示，以所述掩膜层207为掩膜，蚀刻所述覆盖层206，直到露出所述源极203的部分表面。
示例性地，如图5E所示，以所述掩膜层207为掩膜，首先蚀刻所述覆盖层206停止于接触孔蚀刻停止层205中，再如图5F所示，继续对接触孔蚀刻停止层205进行蚀刻，停止于金属硅化物层204的表面以及所述源极203(也即部分半导体衬底)露出的表面上，以在覆盖层206中形成所述开口2091。
本步骤的蚀刻将同时停在最高台阶处与最低台阶处，此时无需提供过多的过蚀刻保证。
其中，所述蚀刻可以是干法蚀刻或者湿法蚀刻，较佳地使用干法蚀刻，例如干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
接着，执行步骤四，在所述源极下方的所述半导体衬底形成中体引出区，其中，所述体引出区具有第一导电类型。
具体地，如图5F所示，在所述源极203下方的半导体衬底200中形成体引出区208，所述体引出区208具有第一导电类型。
更进一步地，体引出区208设置在所述源极203下方的所述体区中，并与体区导电类型相同的，例如，体区为P型，则体引出区208则也可以为P型，且其杂质掺杂浓度大于体区的杂质掺杂浓度，例如体引出区208为P型重掺杂。
示例性地，所述体引出区208设置在所述源极203的中心区域的下方，所述体引出区208的顶面和所述源极203的底面相接触，或者较佳地，所述体引出区208的顶面和所述源极203的底面具有间隔。
示例性地，所述漂移区的表面、所述源极、所述漏极、所述体区的表面均和所述半导体衬底的表面齐平。
可以使用例如离子注入的方法，通过控制注入能量、注入方向以及剂量等参数形成所述体引出区，其中，对于形成P型体引出区，则离子注入的掺杂离子为P型掺杂离子，例如硼，对于形成N型体引出区，则离子注入的掺杂离子为N型掺杂离子，例如磷等。
还可以选择性地进行退火，以激活体引出区中的掺杂离子。
随后，如图5G所示，去除所述掩膜层。示例性地，可以使用例如灰化或者湿法蚀刻的方法去除光刻胶材质的掩膜层。
接着，执行步骤五，在所述半导体衬底中形成沟槽，其中，所述沟槽贯穿所述源极延伸至所述体引出区。
在一个示例中，形成所述沟槽的方法包括以下步骤：
首先，如图5H所示，以所述覆盖层206和所述金属硅化物层204为阻挡层，蚀刻露出的所述半导体衬底200，直到露出所述体引出区208，以形成沟槽2092，其中，所述开口2091的关键尺寸大于所述沟槽2092的关键尺寸，该关键尺寸可以指宽度或者直径等。
所述沟槽2092的深度可以是任意适合的高度，其根据器件的尺寸会有所差异，例如，所述沟槽2092的深度范围可以为3000～5000埃，例如3500埃、4000埃、4500埃等。
其中，金属硅化物层204包围的半导体衬底的区域为预定形成沟槽的区域，因此，金属硅化物层204定义了沟槽的位置，以及关键尺寸等参数，只需控制蚀刻的深度，即可形成开口2091，该开口2091用作之后形成沟槽。
其中，所述蚀刻可以是干法蚀刻或者湿法蚀刻，较佳地使用干法蚀刻，例如干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
接着，如图5G所示，淀积金属，形成所述导电连接条210。
具体地，淀积金属填充所述沟槽以及至少部分所述开口，并延伸到所述开口两侧的至少部分所述覆盖层206的表面上，以形成导电连接条210。
所述金属的材料可以包括Ag、Au、Cu、Pd、Pt、Cr、Mo、Ti、Ta、W和Al中的一种或几种，本实施例中，所述导电连接条210的材料均包括Ti和TiN。
在一个示例中，所述导电连接条210填充所述沟槽并向所述源极203的两侧延伸，其中所述导电连接条210电连接所述体引出区。
在一个示例中，所述覆盖层206覆盖所述源极203两侧的所述栅极结构202以及部分所述半导体衬底200的表面，其中，在所述覆盖层206中形成有露出部分所述源极203的表面以及所述沟槽的表面的开口，所述导电连接条210设置在所述沟槽和开口中，并延伸到所述开口两侧的至少部分所述覆盖层206的表面上。
进一步地，在所述源极203的部分表面上设置有金属硅化物层204时，所述导电连接条210还覆盖部分所述金属硅化物层204的表面，并与其电连接，其中，导电连接条210的底部还可以位于部分金属硅化物层204中。
在一个示例中，所述沟槽的关键尺寸D2小于或者等于所述开口的关键尺寸D1，其中，关键尺寸根据沟槽和开口的形状，可以是沟槽和开口的宽度、直径等。
在一个示例中，所述金属硅化物层204形成在所述沟槽的外侧的所述源极203的表面
导电连接条210位于沟槽中的部分穿过部分半导体衬底连接埋入在源极203下方的体引出区208，其中，此时衬底电流将直接从侧向引出/或者是分散引出,从而使器件特性大幅改善。同时导电连接条相当于增加了一层内金属布线，可以提供更为灵活的布局，并可以节省掉后端金属布线的层数，进而降低成本，带来经济效益。
示例性地，导电连接条可以类似为一个槽状填满栓塞，使用该结构定义体引出区的引出，此时，其形成一个与源极相连的场板结构。
在另一个示例中，还提供一种前述半导体器件的制造方法，该制造方法并未形成金属硅化物层(例如前述的块状的金属硅化物层)，也即无需进行金属硅化物工艺，其中，为了避免重复，对于前述方法中描述的类似或者相同的内容，在此不再赘述，主要从形成所述覆盖层之后对本示例中的方法做主要描述：
首先，在所述半导体衬底上形成覆盖层，其中，所述覆盖层覆盖所述栅极结构，在所述覆盖层中形成有开口，所述开口露出所述源极的部分表面。
示例性地，形成所述开口的方法参考前述形成开口的方法，包括：
首先，形成所述覆盖层，以覆盖所述半导体衬底的表面以及所述栅极结构，具体地，所述覆盖层覆盖金属硅化物层、源极露出的表面，栅极结构、侧墙、露出的半导体衬底表面等。
可选地，覆盖层的厚度可以是1000埃～2000埃，也可以是其他适合的厚度，上述熟知仅作为示例，并不构成对本发明的限制。
进一步地，覆盖层位于接触孔蚀刻停止层的表面上。
此时覆盖层通过共形沉积的方法形成，不需对其进行平坦化，覆盖层在最低台阶处与最高台阶处不会有过大的厚度差异，覆盖层在高台阶和低台阶之间的高度差约略等于沉积前的高度差。
接着，在所述覆盖层上形成图案化的掩膜层，所述掩膜层中定义有所述开口的图案。
其中，所述掩膜层可以是本领域技术人员熟知的任何能作为掩膜的材料，本实施例中，所述掩膜层较佳地为光刻胶层，通过光刻工艺图案化所述光刻胶层，以定义预定形成的开口的尺寸、位置等。
也可以直接由该掩膜层中的图案定义出预定形成在半导体衬底中的沟槽的尺寸，也即预定形成的开口定义所述沟槽的关键尺寸，该关键尺寸包括沟槽的尺寸例如宽度或者直径等，以及位置等。
接着，以所述掩膜层为掩膜，蚀刻所述覆盖层，直到露出所述源极的部分表面(也即停止在半导体衬底的表面)，以在覆盖层中形成所述开口。
示例性地，以所述掩膜层为掩膜，首先蚀刻所述覆盖层停止于接触孔蚀刻停止层中，继续对接触孔蚀刻停止层进行蚀刻，停止于所述源极(也即部分半导体衬底)露出的表面上，以在覆盖层中形成所述开口。
本步骤中的蚀刻同时停在半导体衬底表面，由于是不包括金属硅化物层形成工艺,最高台阶处的栅极结构(例如多晶硅栅极结构)引出并没有形成金属硅化物层，因此无需同时考虑最低台阶处(半导体衬底表面)和最高台阶处的蚀刻，只考虑最低台阶处即可。
其中，所述蚀刻可以是干法蚀刻或者湿法蚀刻，较佳地使用干法蚀刻，例如干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
随后，可将掩膜层去除，也可以保留到形成沟槽之后再去除，较佳地为使用可以使用例如灰化或者湿法蚀刻的方法去除光刻胶材质的掩膜层。
接着，以所述覆盖层为掩膜(也即硬掩膜)，蚀刻所述开口中露出的所述半导体衬底，直到穿过所述源极的底部至所述体区，以形成沟槽，所述沟槽的深度可以是任意适合的高度，其根据器件的尺寸会有所差异，例如，所述沟槽的深度范围可以为3000～5000埃，例如3500埃、4000埃、4500埃等。
开口和沟槽可以具有相同的关键尺寸，例如具有相同的宽度，或者直径等。
接着，执行毯式(Blanket)离子注入，以在所述源极下方的部分所述半导体衬底中形成所述体引出区。
毯式离子注入也即全面离子注入，其对整个半导体衬底表面进行注入，而由于覆盖层的阻挡作用，离子注入仅注入到沟槽中露出的半导体衬底中，因此，沟槽的尺寸(例如宽度或直径)定义了体引出区的大致尺寸。
其中，体引出区的位置等可以参考前述示例中的描述，在此不做赘述。
接着，淀积金属填充所述沟槽以及至少部分所述开口，并延伸到所述开口两侧的至少部分所述覆盖层的表面上，以形成导电连接条。
其中，导电连接条的结构等可参考前述示例，在此不做重复描述。
至此完成了对本发明的LDMOS器件的制造方法的关键步骤的说明，对于完整的器件结构制备还可能需要其他的步骤，在此不做一一赘述。
综上所述，通过本发明的制造方法形成的半导体器件将体引出区埋入在源极的下方，使得源极端的间距(pitch)进一步缩小，解决了器件源极端的体引出区需要占据一定尺寸的问题，大幅优化了器件间距大的问题，有利于器件尺寸的减小，同时，体引出区设置在源极的下方，可以减小横向上体引出区的引出距离，分散与降低衬底电流，改善器件特性，因此，本发明的半导体器件具有小的尺寸和高的性能。另外导电连接条穿过部分半导体衬底连接埋入在源极下方的体引出区，此时衬底电流将直接从侧向引出/或者是分散引出,从而使器件特性大幅改善。同时导电连接条相当于增加了一层内金属布线，可以提供更为灵活的布局，并可以节省掉后段金属布线的层数，进而降低成本，带来经济效益。
另外，本发明的制造方法，还可以解决最高台阶处和最低台阶处的蚀刻差异，能够保证最低台阶处接触孔的蚀刻量足够，并同时可以避免对高台阶处的过蚀刻问题。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
体区，所述体区设置在所述半导体衬底中，具有第一导电类型；
源极，设置在所述体区中，具有第二导电类型；
体引出区，设置在所述源极下方的所述体区中，具有所述第一导电类型，所述体引出区的杂质掺杂浓度大于所述体区的杂质掺杂浓度。
2.如权利要求1所述的半导体器件，其特征在于，还包括：沟槽，设置在所述半导体衬底中且贯穿所述源极并延伸至所述体引出区。
3.如权利要求2所述的半导体器件，其特征在于，还包括：导电连接条，所述导电连接条位于所述沟槽中与所述体引出区电连接，并向所述源极的两侧延伸。
4.如权利要求1所述的半导体器件，其特征在于，所述源极设置在相邻的栅极结构之间的所述半导体衬底中。
5.如权利要求2所述的半导体器件，其特征在于，还包括：
金属硅化物层，所述金属硅化物层形成在所述源极的表面，并且形成在所述沟槽的外侧。
6.如权利要求1所述的半导体器件，其特征在于，所述半导体器件为LDMOS器件。
7.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底中形成体区，所述体区具有第一导电类型；
在所述体区中形成具有第二导电类型的源极；
在所述源极下方的所述体区中形成体引出区，其中，所述体引出区具有所述第一导电类型，所述体引出区的杂质掺杂浓度大于所述体区的杂质掺杂浓度；
在所述半导体衬底中形成穿过所述源极至所述体引出区中的导电连接条，并且所述导电连接条向所述源极的两侧延伸。
8.如权利要求7所述的制造方法，其特征在于，所述在所述半导体衬底中形成体引出区具体包括以下步骤：
形成覆盖层，以覆盖所述半导体衬底的表面；
在所述覆盖层上形成图案化的掩膜层，所述掩膜层中定义有开口；
以所述掩膜层为掩膜，蚀刻所述覆盖层，直到露出所述源极的部分表面，以形成开口；
进行离子注入，以形成所述体引出区。
9.如权利要求8所述的制造方法，其特征在于，所述在所述体区中形成具有第二导电类型的源极还包括以下步骤：在所述源极的表面形成金属硅化物层，其中所述金属硅化物层位于所述半导体衬底中预定形成的沟槽的外侧，形成的所述开口露出部分所述金属硅化物层的表面。
10.如权利要求9所述的制造方法，其特征在于，所述在所述半导体衬底中形成穿过所述源极至所述体引出区中的导电连接条包括以下步骤：
以所述金属硅化物层为阻挡层，蚀刻所述半导体衬底，直到露出所述体引出区，以形成所述沟槽，其中，所述开口的关键尺寸大于所述沟槽的关键尺寸；
去除所述掩膜层；
淀积金属，形成所述导电连接条。
11.如权利要求8所述的制造方法，其特征在于，所述形成开口之后，所述进行离子注入之前，还包括以下步骤：
去除所述掩膜层；
以所述覆盖层为掩膜，蚀刻所述开口中露出的所述半导体衬底，直到穿过所述源极的底部，以形成沟槽。
12.如权利要求7所述的制造方法，其特征在于，所述半导体器件为LDMOS器件。
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