CN109346454B - 引线框架条、半导体封装方法、半导体封装结构及其单元 - Google Patents

引线框架条、半导体封装方法、半导体封装结构及其单元 Download PDF

Info

Publication number
CN109346454B
CN109346454B CN201811324155.5A CN201811324155A CN109346454B CN 109346454 B CN109346454 B CN 109346454B CN 201811324155 A CN201811324155 A CN 201811324155A CN 109346454 B CN109346454 B CN 109346454B
Authority
CN
China
Prior art keywords
lead frame
strip
cutting
pin
leadframe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811324155.5A
Other languages
English (en)
Other versions
CN109346454A (zh
Inventor
朱健荣
王超
郑友君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Carsem Semiconductor Suzhou Co Ltd
Original Assignee
Carsem Semiconductor Suzhou Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Carsem Semiconductor Suzhou Co Ltd filed Critical Carsem Semiconductor Suzhou Co Ltd
Priority to CN201811324155.5A priority Critical patent/CN109346454B/zh
Publication of CN109346454A publication Critical patent/CN109346454A/zh
Application granted granted Critical
Publication of CN109346454B publication Critical patent/CN109346454B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明提供了一种引线框架条、半导体封装方法、半导体封装结构及其单元，引线框架条包括：呈多排多列配置的多个引线框架单元，相邻两列引线框架单元之间形成有第一切割道连接条，相邻两行引线框架单元之间形成有第二切割道连接条；每个引线框架单元包括：与第一切割道连接条相连接的多个引脚，引脚设有引脚连接条，引脚连接条与第二切割道连接条相连接；相邻两个第二切割道连接条通过切割道导电连接条相连接。本发明实施例的能有效的避免在切割分离由引线框架条封装的半导体封装产品时产生金属碎屑或金属丝，从而消除因此而引发的相邻半导体封装结构单元在使用过程中形成的桥接而导致的短路这种质量及安全隐患。

Description

引线框架条、半导体封装方法、半导体封装结构及其单元
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种引线框架条、半导体封装方法、半导体封装结构及其单元。
背景技术
本部分的描述仅提供与本发明公开相关的背景信息，而不构成现有技术。
为了满足某些行业(如汽车电子类产品)对半导体封装产品更高性能的要求，需要在半导体封装产品引脚的侧边上形成保护层，防止引脚侧边氧化，以提高半导体封装产品的可靠性以及与其他元器件连接时的可焊性。
公告号为CN204834611U提供了一种能在半导体封装产品引脚的侧边形成防氧化保护层的已知实施例，该已知实施例的具体实现过程如下：
如图1A和图1B所示，提供引线框架条。该引线框架条包含有多个引线框架单元，引线框架单元包括中央焊盘区16及排列于中央焊盘区16四周的多个引脚12，中央焊盘区16和引脚12的中间设有空隙18，相邻两个引线框架单元处设计有连接条14，以使多个引线框架单元彼此连接。
如图1C所示，半导体芯片粘附及引线键合。在中央焊盘区16上涂敷胶层20，然后将半导体芯片22粘附在胶层20上，将半导体芯片22上的微型焊垫与引线框架条的引脚12利用引线24连接起来。
如图1D所示，塑封。采用塑封料26将半导体芯片22及引线24全部包覆起来，引脚12和中央焊盘区16之间的空隙18也填充塑封料26，引脚12和中央焊盘区16的背面裸露。
如图1E所示，半切割。对引线框架条的连接条14实行半切割，切割深度为引线框架条厚度的70％-80％，最佳为75％，使得引线框架条连接条14处形成凹槽32。
如图1F所示，形成保护层。通过电镀的方式，在引脚12和中央焊盘区16的背面，以及凹槽32的侧壁及顶壁上形成附加金属层28。
如图1G所示，全切割分离。在半切割的基础上进行引线框架条全切割，全切割开口宽度小于半切割开口宽度但大于引线框架条连接条14的宽度。在引脚12的侧边处形成有L形的凹槽32，凹槽32的侧壁上镀有与引脚12在封装体底部的相同且连接一体的电镀附加金属层28，最终获得如图1H所示的半导体封装结构单元。
由于在实施如图1F所示的电镀工艺时，在凹槽32的顶壁也形成有附加金属层28。那么在实施如图1G所示的全切割时，形成在凹槽32顶壁上的附加金属层28被切割，而附加金属层28在被切割的过程中容易产生金属碎屑或金属丝。这些金属碎屑或金属丝将粘附在引脚12的外侧壁上，由于粒径较小，不易被清除。这将导致最终得到的半导体封装结构单元在使用过程中，易与相邻半导体封装结构单元形成桥接，从而导致短路。
此外，由于附加金属层28只覆盖引脚12被切割暴露后的侧壁。因此，在实施如图1G所示的全切割之后，引脚12的上端侧壁并未包覆有附加金属层28，从而导致最终得到的如图1H所示的半导体封装结构单元中的引脚12仍有部分侧壁34处于暴露状态。该暴露部分的引脚12的侧壁34将有可能氧化，而影响半导体封装结构单元的可靠性。
应该注意，上面对技术背景的介绍只是为了方便对本发明的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本发明的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
基于前述的现有技术缺陷，本发明实施例提供了一种引线框架条、半导体封装方法、半导体封装结构及其单元，其能够有效的避免在切割分离由引线框架条封装的半导体封装产品时产生金属碎屑或金属丝，从而消除因此而引发的相邻半导体封装结构单元在使用过程中形成的桥接而导致的短路这种质量及安全隐患。
此外，采用本发明实施例的半导体封装方法得到的半导体封装结构及其单元，引脚的侧壁被保护层全包覆，从而避免引脚因存在暴露的侧壁发生氧化而导致半导体封装结构及其单元可靠性不良情况发生。
为了实现上述目的，本发明提供了如下的技术方案。
一种引线框架条，包括：多个引线框架单元，多个所述引线框架单元呈多排多列配置，相邻两列所述引线框架单元之间形成有第一切割道连接条，相邻两行所述引线框架单元之间形成有第二切割道连接条；
每个所述引线框架单元包括：与所述第一切割道连接条相连接的多个引脚，所述引脚设有引脚连接条，所述引脚连接条与所述第二切割道连接条相连接；
其中，相邻两个所述第二切割道连接条通过切割道导电连接条相连接。
优选地，多个相连接的所述引脚及所述引脚连接条建构形成一个引线框架模块，所述引线框架单元包括多个所述引线框架模块，多个所述引线框架模块呈多排多列配置。
优选地，相连接的一个所述引脚及一个所述引脚连接条形成一个引脚组，一个所述引线框架模块包含有两个所述引脚组；
同一个所述引线框架模块中所包含的两个所述引脚组互相间隔，相邻两个所述引线框架模块中位于最外侧的所述引脚组也互相间隔。
优选地，所述引脚组还包括焊盘，所述焊盘两个相邻的侧壁分别朝向所述第一切割道连接条和所述第二切割道连接条延伸以分别形成所述引脚和所述引脚连接条。
优选地，同一个所述引线框架单元中位于同一排的最外侧两个所述引线框架模块呈镜像对称结构，同一个所述引线框架单元中位于同一列的最外侧两个所述引线框架模块也呈镜像对称结构。
优选地，所述引线框架条配置为具有目标区和位于所述目标区外侧的余料区，多个所述引线框架单元设置在所述目标区中，多个所述引线框架单元与所述余料区导电连接。
一种半导体封装结构，包括：
如上述任意一个实施例所述的引线框架条，所述引线框架条的背面对应于所述第一切割道连接条的位置处形成有切割凹槽，所述切割凹槽贯穿所述第一切割道连接条的厚度，且所述切割凹槽的宽度大于所述第一切割道连接条的宽度，从而所述引脚的侧壁完全裸露；
粘贴在所述引线框架单元正面上的半导体芯片，所述半导体芯片的焊垫通过引线与所述引线框架单元的引脚电连接；
塑封层，其包封所述半导体芯片、引线及所述引线框架条的正面；
保护层，其至少形成在所述引脚和引脚连接条的背面，以及所述引脚完全裸露的侧壁上，且所述保护层对所述引脚的侧壁形成全包覆。
一种半导体封装结构单元，包括：
引线框架单元，其包括多个引脚，所述引脚设有引脚连接条；
粘贴在所述引线框架单元正面上的半导体芯片，所述半导体芯片的焊垫通过引线与所述引线框架单元的引脚电连接；
塑封层，其包封所述半导体芯片、引线及所述引线框架单元的正面；
保护层，其至少形成在所述引脚和引脚连接条的背面以及所述引脚的侧壁，且所述保护层对所述引脚的侧壁形成全包覆。
一种半导体封装方法，包括：
提供如上述任意一个实施例所述的引线框架条；
半导体芯片粘贴及引线键合；所述半导体芯片粘贴在所述引线框架条的正面，并通过引线使所述半导体芯片的焊垫与所述引线框架条的引脚实现电连接；
塑封；在所述半导体芯片的正面形成塑封层，所述塑封层包封所述半导体芯片、引线及所述引线框架条的正面；
第一次切割；在所述引线框架条的背面切割第一切割道连接条，切割宽度大于所述第一切割道连接条的宽度，切割深度大于所述第一切割道连接条的厚度但小于所述第一切割道连接条与所述塑封层的厚度之和，从而所述第一切割道连接条被切穿但所述塑封层并未被切穿，所述引线框架条的引脚侧壁完全裸露；
形成保护层；在所述引线和引线连接条的背面，以及所述引脚裸露的完全侧壁上形成保护层；
第二次切割；在所述引线框架条的背面沿所述第一切割道连接条的方向切穿所述塑封层，在所述引线框架条的背面切穿所述第二切割道连接条和所述塑封层。
优选地，所述引线框架条配置为具有目标区和位于所述目标区外侧的余料区，多个所述引线框架单元设置在所述目标区中；
在完成第一次切割步骤之后，所有所述引线框架单元通过所述余料区实现电互连。
优选地，在执行第二次切割的步骤中，
沿所述第一切割道连接条的方向切穿所述塑封层的切割宽度等于第一次切割的切割宽度；
切穿第二切割道连接条和所述塑封层的切割宽度大于所述第二切割道连接条的宽度。
本发明实施例的引线框架条、半导体封装方法、半导体封装结构以及半导体封装结构单元，通过设置与引脚相连接的引脚连接条，并使引脚连接条与第二切割道连接条相连接。这样，在执行第一次切割时，即便第一切割道连接条被完全切穿，整个引线框架条仍可以通过切割道导电连接条实现相邻第二切割道连接条的导电互连，进而与第二切割道连接条相连接的引脚连接条，以及与引脚连接条相连接的引脚均实现了导电互连，从而保证电镀工艺能够顺利实施。
而由于第一切割道连接条被完全切穿，那么与第一切割道连接条相连接的引脚的外侧壁将完全暴露，进而在后续的电镀工艺中，引脚的整个外侧壁均被保护层所覆盖。如此，避免因氧化而导致半导体封装结构以及半导体封装结构单元可靠性不良的情况。
并且，由于第一次切割时，第一切割道连接条被完全切穿。而塑封层由于是绝缘材料，在实施后续的电镀时，其表面上不会形成金属质保护层。如此，在执行第二次切割时，不会产生金属丝或金属碎屑残留，避免了最终得到的半导体封装结构单元在使用过程中出现引脚桥接而导致短路的问题。
参照后文的说明和附图，详细公开了本发明的特定实施例，指明了本发明的原理可以被采用的方式。应该理解，本发明的实施例在范围上并不因而受到限制。在所附权利要求的精神和条款的范围内，本发明的实施例包括许多改变、修改和等同。
针对一种实施例描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施例中使用，与其它实施例中的特征相组合，或替代其它实施例中的特征。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
附图说明
在此描述的附图仅用于解释目的，而不意图以任何方式来限制本发明公开的范围。另外，图中的各部件的形状和比例尺寸等仅为示意性的，用于帮助对本发明的理解，并不是具体限定本发明各部件的形状和比例尺寸。本领域的技术人员在本发明的教导下，可以根据具体情况选择各种可能的形状和比例尺寸来实施本发明。在附图中：
图1A为现有技术的引线框架条的平面结构示意图；
图1B为图1A中的引线框架条沿A-A’方向的剖视结构示意图；
图1C为图1B中的引线框架条与半导体芯片粘贴和引线键合后的结构示意图；
图1D为图1C所示的引线框架条执行塑封后的结构示意图；
图1E为图1D所示的引线框架条实施半切割后的结构示意图；
图1F为图1E所示的引线框架条镀附加金属层后的结构示意图；
图1G为图1F所示的引线框架条实施切割分离后的结构示意图；
图1H为图1G中引线框架条实施切割后得到的半导体封装结构单元的结构示意图；
图2为本发明实施例的半导体封装方法的流程图；
图3A为本发明实施例的引线框架条的平面剖视结构示意图；
图3B为图3A中引线框架单元的局部放大图；
图3C为图3A中的引线框架条沿A-A’方向的剖视结构示意图；
图3D为图3C中的引线框架条与半导体芯片粘贴和引线键合后的结构示意图；
图3E为图3D所示的引线框架条执行塑封后的结构示意图；
图3F为本发明实施例的引线框架条的平面结构示意图；
图3G为图3F所示的引线框架条实施第一次切割后的结构示意图；
图3H为图3G所示的引线框架条背面及引脚外侧壁形成保护层后的结构示意图；
图3I为图3G所示的引线框架条实施第二次切割后的结构示意图；
图3J为图3I中引线框架条实施切割后得到的半导体封装结构单元的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施例。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1A至图1H所呈现的现有技术，最终得到的半导体封装结构及其单元存在相邻引脚12之间易桥接，以及引脚12侧壁氧化的缺陷，是由于其提供的引脚框架条自身的结构特性、半导体封装结构产品要求以及电镀工艺要求所导致的。具体阐述如下：
最终得到的半导体封装结构出于产品性能正常发挥的需要，要求半导体封装结构中所包含的引线框架单元四周的引脚12应互相隔离(电绝缘，或，不导电连通)，否则会出现短路情况。
如图1A所示，引线框架单元的每一个侧边有多个(图1A示意为4个)引脚12。该处于同一侧边的多个引脚12经历半切割(如图1E所示)和全切割分离(如图1G所示) 之后，在最终的半导体封装结构(如图1G所示)以及半导体封装结构单元(如图1H所示)中，必须要互相隔离。
这就要求在半切割以及全切割的步骤中，切割的宽度要大于连接条14的宽度。这样，连接条14被切掉而不复存在。从而，使同一侧边上的多个引脚12原本处于导电连通状态的导电连接介质-连接条14失去，进而多个引脚12互相隔离不再导电连通。
然而，出于电镀形成附加金属层28的(如图1F所示)的工艺要求，在实施完半切割工艺之后，必须要保留一部分连接条14，以使整个引脚框架条处于导电连通状态。
原因是，电镀(Electroplating)是利用电解原理在金属表面镀上其它金属或合金薄层的过程，是利用电解作用使金属或其它材料制件的表面附着金属膜的工艺。若使裸露的金属区域全部镀上金属，则需要保证所有金属区域是连通的。
因此，出于电镀工艺能够实现的要求，实施半切割时，相邻两个引线框架单元相对侧边上的多个引脚12，仍需要通过未被切割的连接条14实现相互导通。否则，后续的电镀工艺将无法实施，引脚12和中央焊盘区16的背面，以及凹槽32的侧壁及顶壁也将无法形成附加金属层28。
亦正是由于半切割，从而，导致形成凹槽32，也导致引脚12在全切割分离后存在未能被附加金属层28所覆盖的侧壁部分34。
凹槽32的存在，将导致后续电镀形成的附加金属层28也覆盖在了凹槽32的顶壁。进而导致全切割分离时，形成在凹槽32顶壁上的附加金属层28被切割，产生金属碎屑或金属丝粘附在引脚12的外侧壁上。从而引起相邻半导体封装结构单元形成桥接，出现短路。
而引脚12在全切割分离后存在的未能被附加金属层28所覆盖的侧壁部分34，后续将处于暴露状态，从而极易氧化，进而影响半导体封装结构单元的可靠性。
有鉴于此，本发明实施例提供了一种引线框架条200、利用该引线框架条200得到的半导体封装结构300及半导体封装结构单元400，以及，利用该引线框架条200进行半导体封装的方法，可以较佳的解决上述现有技术的缺陷。
如图3A所示，本发明实施例的引线框架条200同样可以包括多个引线框架单元203，该多个引线框架单元203以矩形阵列的形式排布，即呈多排多列配置。
其中，相邻两列引线框架单元203之间形成有第一切割道连接条201，相邻两行引线框架单元203之间形成有第二切割道连接条202。
第一切割道连接条201和第二切割道连接条202为导电材质制成，优选与引线框架单元203中所包含的引脚2031以及引脚连接条2032的材质相同。此外，第一切割道连接条201和第二切割道连接条202互相垂直。
这样，第一切割道连接条201和第二切割道连接条202不仅分别作为相邻两列引线框架单元203和相邻两行引线框架单元203之间的物理连接件，还作为相邻两列引线框架单元203和相邻两行引线框架单元203之间的导电连接件。
或者，也可以说，相邻两列引线框架单元203通过第一切割道连接条201实现物理连接+导电连接，相邻两行引线框架单元203通过第二切割道连接条202实现物理连接+ 导电连接。
需要说明的是，实际工艺需求，由于第一切割道连接条201在后续封装过程中，于第一次切割工序时即被切穿，而使多个引线框架单元203处于导电连通状态的，需要第二切割道连接条202来完成。
因此，在另一个实施例中，第一切割道连接条201可以仅起到物理连接相邻两列引线框架单元203即可，而无需实现相邻两列引线框架单元203的导电连接。而第二切割道连接条202仍需要实现相邻两行引线框架单元203的物理连接+导电连接。
当然，作为优选地实施例，为了简化制备工艺，第一切割道连接条201和第二切割道连接条202为同质材料，均导电。
结合图3B所示，在一个实施例中，每个引线框架单元203可以包括：与第一切割道连接条201相连接的多个引脚2031，引脚2031设有引脚连接条2032，引脚连接条2032 与第二切割道连接条202相连接。
进一步地，多个相连接的引脚2031及引脚连接条2032建构形成一个引线框架模块204，引线框架单元203包括多个这样的引线框架模块204，多个引线框架模块204呈多排多列配置。
如图3B所示，在一个示意性的实施例中，一个引线框架模块204所包含的引脚2031及引脚连接条2032分别为两个。需要说明的是，上述仅是示意性的。实际上，一个引线框架模块204所包含的引脚2031及引脚连接条2032的数量，可以根据实际需求进行设定，本发明对此不作限定。
承接上文描述，由于相连接的引脚2031和引脚连接条2032朝向两个互相垂直的方向延伸，且分别与第一切割道连接条201和第二切割道连接条202相连接。因此，由两个引脚2031及两个引脚连接条2032建构形成一个引线框架模块204中，存在一对引脚 2031和引脚连接条2032位于相对外侧，另一对引脚2031和引脚连接条2032位于相对内侧。
如图3A和图3B所示，为了适配与相垂直的第一切割道连接条201和第二切割道连接条202相连接的位置关系，位于相对外侧的一对引脚2031和引脚连接条2032大致形成“L”形。呈“L”形的一对引脚2031和引脚连接条2032连同第一切割道连接条201 和第二切割道连接条202一起，将位于内侧的一对引脚2031和引脚连接条2032包围在其内。
在一个实施例中，相连接的一个引脚2031及一个引脚连接条2032构建形成一个引脚组2034，一个引线框架模块204的包含有两个这样的引脚组2034。
在本实施例中，引脚组2034还可以包括焊盘2033，引脚2031和引脚连接条2032 优选由金属材质制成，两者可以为焊盘2033的两个相邻的侧壁分别朝向第一切割道连接条201和第二切割道连接条202延伸形成，从而引脚2031和引脚连接条2032的延伸方向也互相垂直。也就是说，引脚2031、引脚连接条2032与焊盘2033为一体构造。
并且，同一个引线框架模块204中所包含的两个引脚组2034互相间隔，相邻两个引线框架模块204中位于最外侧的引脚组2034也互相间隔。
也就是说，同一个引线框架模块204中所包含的多个引脚2031之间互相间隔设置，同一个引线框架模块204中所包含的多个引脚连接条2032之间也互相间隔设置，同一个引线框架模块204中所包含的多个焊盘2033之间同样也互相间隔设置。
这样，一个引线框架模块204内部的引脚组2034之间，以及，两个引线框架模块204的引脚组2034之间，均是互相间隔。如此，所有引脚组2034之间均物理隔绝不导电，可避免最终得到的半导体封装结构300及半导体封装结构单元400在内部发生短路。
引线框架单元203所包含的引线框架模块204优选为4个，4个引线框架模块204 呈2*2的矩形性质排布。并且，同一个引线框架单元203中，位于同一排的最外侧两个引线框架模块204呈镜像对称结构，同一个引线框架单元203中，位于同一列的最外侧两个引线框架模块204也呈镜像对称结构。即左、右引线框架模块204左右对称设置，上、下引线框架模块204上下对称设置。
通过将引线框架模块204以对称的方式设置，可以提高引线框架单元203的结构均衡性，进而保证引线框架条200具有较佳的结构稳固性。此外，引线框架单元203采用模块化的结构设计，可以提高引线框架条200的制备效率。
在一个实施例中，相邻两个第二切割道连接条202之间通过切割道导电连接条205导电连接。具体的，切割道导电连接条205由导电材质(例如金属)制成，从而可导电。优选为与引脚2031、引脚连接条2032、焊盘2033、第一切割道连接条201和第二切割道连接条202的材质相同。这样，后续第一切割道连接条201被切穿后，其可以作为导电连接介质，连接相邻两个第二切割道连接条202。进而实现整个引线框架条200的导电连通。
此外，切割道导电连接条205位于相邻两列引线框架单元203之间，其可以作为加固构件连接在相邻两个第二切割道连接条202之间，起到加固和稳定的作用。从而，提高引线框架单元203的抗扭和抗弯强度，使引线框架条200，以及利用该引线框架条200 封装完成的半导体封装结构300及单元保持稳定的结构和形状。
并且，由于切割道导电连接条205促使引线框架条200具有较佳的强度，使得后续在利用该引线框架条200进行封装过程中，对第一切割道连接条201和第二切割道连接条202执行切割操作时，引线框架条200仍能保持稳定的形状而不变形。从而保证切割时走刀的准确性以及最终得到的半导体封装结构300及单元的良率。
如图3A所示，在一个实施例中，引线框架条200可以被配置为具有目标区206和位于目标区206外侧的余料区207。多个引线框架单元203设置在目标区206中，多个引线框架单元203与余料区207导电连接。
在本实施例中，位于目标区206外侧的余料区207，可以在后续电镀时，为设置在目标区206中的引线框架单元203提供导电路径，确保电镀工艺能够顺利实现和完成。
并且，通过设置余料区207，还可以方便对引线框架条200的夹持和拾取操作。余料区207此时相当于用于供工具夹持和拾取的Tab。如此，避免了工具对设置在目标区 206中的引线框架单元203的夹持或拾取操作，保护引线框架单元203中的引脚2031、引脚连接条2032、焊盘2033、第一切割道连接条201、第二切割道连接条202及切割道导电连接条205的结构不被损坏。
进一步地，目标区206中还可以设置有位于多个引线框架单元203外侧的第一切割终止标识结构208，第一切割终止标识结构208与第一切割道连接条201相对应。
在本实施例中，第一切割终止标识结构208作为后续第一次切割操作时的停车标记，避免第一次切割沿第一切割道连接条201的长度方向持续进行下去。从而防止引线框架条200的余料区207沿第一切割道连接条201的长度方向被切断，保证多个引线框架单元203在电镀时能够通过余料区207建立导电连接。
在本实施例中，第一切割终止标识结构208与第一切割道连接条201相对应，可以为第一切割终止标识结构208与第一切割道连接条201的端部对齐，或者，第一切割终止标识结构208沿长度延伸方向位于第一切割道连接条201的端部外侧。
在一个实施例中，第一切割终止标识结构208为凹槽或贯穿目标区206厚度的孔，其截面可以呈预定的形状，例如十字型、正方形、长方形、圆形、椭圆形等。作为优选地，第一切割终止标识结构208为呈镂空的十字型。
需要说明的是，在目标区206中还可以设置有位于多个引线框架单元203外侧且与第二切割道连接条202相对应的第二切割终止标识结构209，以作为后续第二次切割操作时的停车标记。
第二切割终止标识结构209的结构优选与第一切割终止标识结构208的结构相同，具体可参见上文描述，在此不作赘述。
下面介绍利用本发明实施例的引线框架条200进行半导体封装的方法，以及利用该半导体封装方法得到的半导体封装结构300及其单元400。
具体的，图2为本发明实施例的半导体封装方法的流程图。虽然本发明提供了如下述实施例或流程图所述的方法操作步骤，但是基于常规或者无需创造性的劳动，在所述方法中可以包括更多或者更少的操作步骤。此外，所述方法在逻辑性上不存在必要因果关系的步骤中，这些步骤的执行顺序不限于本申请实施方式中所提供的执行顺序。
如图2所示，本发明实施例的半导体封装方法可以包括如下步骤：
步骤S10：提供如上述任意一个实施例所述的引线框架条。
如图3A至图3C所示，本实施例的引线框架条200的具体结构可参见上文描述，在此不作赘述。
步骤S20：半导体芯片粘贴及引线键合。
如图3D所示，半导体芯片210通过粘合剂211粘贴在引线框架条200的正面(上表面)。随后，执行引线键合操作，通过引线212使半导体芯片210的焊垫与引线框架条200的引脚2031实现电互连。
步骤S30：塑封。
如图3E所示，用绝缘材料(例如环氧树脂聚合物)将半导体芯片210、引线212 及引线框架条200的正面全面包覆，形成塑封层213。
步骤S40：第一次切割。
如图3F和图3G所示，在引线框架条200的背面(下表面)切割第一切割道连接条201。该第一次切割的切割宽度大于第一切割道连接条201的宽度，且切割深度大于第一切割道连接条201的厚度但小于第一切割道连接条201与塑封层213的厚度之和。优选地，该第一次切割的切割深度被配置为切去塑封层213的一半厚度。
这样，由于切割深度大于第一切割道连接条201的厚度，第一切割道连接条201被切穿。又由于塑封层213被切去一部分厚度，因此塑封层213未被切穿。从而形成切割凹槽214。这样，整个引线框架条200仍通过未被切割的塑封层213连为一个整体结构，而并未分离。
且此次切割，仅切割掉第一切割道连接条201，并未切割第二切割道连接条202。这样，由于切割道导电连接条205的存在，相邻的第二切割道连接条202仍可以通过切割道导电连接条205实现导电连接。这样，引线框架条200的多个引线框架单元203仍处于导电互连的状态。
此外，由于该第一次切割的切割宽度大于第一切割道连接条201的宽度，且切割深度大于第一切割道连接条201的厚度。如此，如图3G所示，引线框架条200的引脚2031 侧壁完全裸露。这样，在后续实施电镀工艺时，引脚2031的整个外侧壁均能够被保护层215所覆盖。
进一步地，目标区206中可以设置有位于多个引线框架单元203外侧的第一切割终止标识结构208，第一切割终止标识结构208与第一切割道连接条201相对应。
这样，在执行第一次切割的步骤中，当沿第一切割道连接条201的长度延伸方向切割到第一切割终止标识结构208时，停止第一次切割的操作。
此外，引线框架条200配置为具有目标区206和位于目标区206外侧的余料区207，多个引线框架单元203设置在目标区206中。这样，在完成第一次切割步骤之后，所有引线框架单元203均通过余料区207实现电互连。
具体的，位于最外侧的引线框架单元203的第二切割道连接条202与余料区207直接导电连接。又由于各个第二切割道连接条202通过切割道导电连接条205电互连，这样，所有的引线框架单元203的第二切割道连接条202均可实现导电互连。
由于引脚连接条2032与第二切割道连接条202，而引脚连接条2032又与引脚2031、焊盘2033相连接，那么引脚2031、焊盘2033也与第二切割道连接条202实现导电连通。
这样，即便第一次切割将第一切割道连接条201切穿，而导致引脚2031失去导电互连部件。但是，由于切割道导电连接条205的存在，以及，通过设置引线框架单元203 相连接的余料区207，引线框架单元203包含的所有需要被电镀形成保护层2015的部分 -引脚2031、引脚连接条2032、焊盘2033，在失去切割道连接条201后仍可以导电互连。而各个引线框架单元203亦通过第二切割道连接条202继续实现电互连，这就为后续的电镀形成保护层215提供必要的实施条件。
步骤S50：形成保护层。
如图3H所示，通过前述步骤，使整条引线框架条200的金属区域(引脚2031、引脚连接条2032、焊盘2033以及切割道导电连接条205的背面或下表面)仍彼此互相导电连通，为电镀工艺提供了实施条件。从而在电镀工艺中，使引脚2031裸露的外侧壁、以及引线框架条200的背面上裸露的引脚2031的下表面、引脚连接条2032的下表面、以及焊盘2033的下表面上均可以形成保护层215。
由于第一次切割时，第一切割道连接条201为完全切穿，从而引脚2031的外侧壁完全裸露。如此，电镀时形成的保护层215对引脚2031的侧壁形成全包覆。
同样的，在切割道导电连接条205的下表面也形成有保护层215。具体电镀材料可以是锡材料，其厚度为5um-15um。
至此，获得本发明实施例的半导体封装结构300。
步骤S60：第二次切割。
如图3I所示，第二次切割是为了将半导体封装结构300进行的分离，获得如图3J所示的半导体封装结构单元400。
具体的，在引线框架条200的背面沿第一切割道连接条201的方向切穿塑封层213，在引线框架条200的背面切穿第二切割道连接条202和塑封层213。
进一步地，目标区206中设置有位于多个引线框架单元203外侧的第二切割终止标识结构209，第二切割终止标识结构209与第二切割道连接条202相对应。
在执行第二次切割的步骤中，当沿第二切割道连接条202的长度延伸方向切割到第二切割终止标识结构209时，停止第二次切割的操作。
在本实施例中，该第二次切割包括两个切割过程：沿第一切割道连接条201的方向切穿塑封层213，以及切穿第二切割道连接条202和塑封层213。其中，沿第一切割道连接条201的方向切穿塑封层213的切割宽度，优选为等于第一次切割的切割宽度。如此，可以获得引脚2031外侧壁较为平整的半导体封装结构单元400。
而切穿第二切割道连接条202和塑封层213的切割宽度，也优选为大于第二切割道连接条202的宽度。这样，第二切割道连接条202也被切掉。避免与之连接的引脚连接条2032因发生导电互连而导致半导体封装结构单元400发生短路。
完成第二次切割后，半导体封装结构300彼此分离，即可获得单独的半导体封装结构单元400。
由于第一次切割时，第一切割道连接条201被完全切穿。而塑封层213由于是绝缘材料，在实施后续的电镀时，其表面上不会形成金属质保护层215。如此，在执行第二次切割时，不会产生金属丝或金属碎屑残留，避免了最终得到的半导体封装结构单元400 在使用过程中出现桥接而导致短路的问题。
如图3H所示，本发明实施例的半导体封装结构300包括：
如上述任意一个实施例所述的引线框架条200，引线框架条200的背面对应于第一切割道连接条201的位置处形成有切割凹槽214，切割凹槽214贯穿第一切割道连接条 201的厚度，且切割凹槽214的宽度大于第一切割道连接条201的宽度，从而引脚2031 的侧壁完全裸露；
粘贴在引线框架单元203正面上的半导体芯片210，半导体芯片210的焊垫通过引线212与引线框架单元203的引脚2031电连接；
塑封层213，其包封半导体芯片210、引线212及引线框架条200的正面；
保护层215，其至少形成在引脚2031和引脚连接条2032的背面，以及引脚2031 完全裸露的外侧壁上，且保护层215对引脚2031的外侧壁形成全包覆。
如图3J所示，本发明实施例的半导体封装结构单元400包括：
引线框架单元203，其包括多个引脚2031，引脚2031设有引脚连接条2032；
粘贴在引线框架单元203正面上的半导体芯片210，半导体芯片210的焊垫通过引线212与引线框架单元203的引脚2031电连接；
塑封层213，其包封半导体芯片210、引线212及引线框架单元203的正面；
保护层215，其至少形成在引脚2031和引脚连接条2032的背面以及引脚2031的外侧壁，且保护层215对引脚2031的侧壁形成全包覆。
关于本发明实施例的半导体封装结构300以及半导体封装结构单元400的结构，具体可参见上文描述，在此不作赘述。
本发明实施例的引线框架条200、半导体封装方法、半导体封装结构300以及半导体封装结构单元400，通过设置与引脚2031相连接的引脚连接条2032，并使引脚连接条2032与第二切割道连接条202相连接。这样，在执行第一次切割时，即便第一切割道连接条201被完全切穿，整个引线框架条200仍可以通过切割道导电连接条205实现相邻第二切割道连接条202的导电互连，进而与第二切割道连接条202相连接的引脚连接条2032，以及与引脚连接条2032相连接的引脚2031均实现了导电互连，从而保证电镀工艺能够顺利实施。
而由于第一切割道连接条201被完全切穿，那么与第一切割道连接条201相连接的引脚2031的外侧壁将完全暴露，进而在后续的电镀工艺中，引脚2031的整个外侧壁均被保护层215所覆盖。如此，避免因氧化而导致半导体封装结构300以及半导体封装结构单元400可靠性不良的情况。
并且，由于第一次切割时，第一切割道连接条201被完全切穿。而塑封层213由于是绝缘材料，在实施后续的电镀时，其表面上不会形成金属质保护层215。如此，在执行第二次切割时，不会产生金属丝或金属碎屑残留，避免了最终得到的半导体封装结构单元400在使用过程中出现引脚2031桥接而导致短路的问题。
需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的和区别类似的对象，两者之间并不存在先后顺序，也不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应该理解，以上描述是为了进行图示说明而不是为了进行限制。通过阅读上述描述，在所提供的示例之外的许多实施例和许多应用对本领域技术人员来说都将是显而易见的。因此，本教导的范围不应该参照上述描述来确定，而是应该参照前述权利要求以及这些权利要求所拥有的等价物的全部范围来确定。出于全面之目的，所有文章和参考包括专利申请和公告的公开都通过参考结合在本文中。在前述权利要求中省略这里公开的主题的任何方面并不是为了放弃该主体内容，也不应该认为申请人没有将该主题考虑为所公开的发明主题的一部分。

Claims (10)

1.一种引线框架条，其特征在于，包括：多个引线框架单元，多个所述引线框架单元呈多排多列配置，相邻两列所述引线框架单元之间形成有第一切割道连接条，相邻两行所述引线框架单元之间形成有第二切割道连接条；
每个所述引线框架单元包括：与所述第一切割道连接条相连接的多个引脚，所述引脚设有引脚连接条，所述引脚连接条与所述第二切割道连接条相连接；多个相连接的所述引脚及所述引脚连接条建构形成一个引线框架模块，所述引线框架单元包括多个所述引线框架模块，多个所述引线框架模块呈多排多列配置；
其中，相邻两个所述第二切割道连接条通过切割道导电连接条相连接。
2.如权利要求1所述的引线框架条，其特征在于，
相连接的一个所述引脚及一个所述引脚连接条形成一个引脚组，一个所述引线框架模块包含有两个所述引脚组；
同一个所述引线框架模块中所包含的两个所述引脚组互相间隔，相邻两个所述引线框架模块中位于最外侧的所述引脚组也互相间隔。
3.如权利要求2所述的引线框架条，其特征在于，所述引脚组还包括焊盘，所述焊盘两个相邻的侧壁分别朝向所述第一切割道连接条和所述第二切割道连接条延伸以分别形成所述引脚和所述引脚连接条。
4.如权利要求1所述的引线框架条，其特征在于，同一个所述引线框架单元中位于同一排的最外侧两个所述引线框架模块呈镜像对称结构，同一个所述引线框架单元中位于同一列的最外侧两个所述引线框架模块也呈镜像对称结构。
5.如权利要求1所述的引线框架条，其特征在于，所述引线框架条配置为具有目标区和位于所述目标区外侧的余料区，多个所述引线框架单元设置在所述目标区中，多个所述引线框架单元与所述余料区导电连接。
6.一种半导体封装结构，其特征在于，包括：
如权利要求1至5任意一项所述的引线框架条，所述引线框架条的背面对应于所述第一切割道连接条的位置处形成有切割凹槽，所述切割凹槽贯穿所述第一切割道连接条的厚度，且所述切割凹槽的宽度大于所述第一切割道连接条的宽度，从而所述引脚的侧壁完全裸露；
粘贴在所述引线框架单元正面上的半导体芯片，所述半导体芯片的焊垫通过引线与所述引线框架单元的引脚电连接；
塑封层，其包封所述半导体芯片、引线及所述引线框架条的正面；
保护层，其至少形成在所述引脚和引脚连接条的背面，以及所述引脚完全裸露的侧壁上，且所述保护层对所述引脚的侧壁形成全包覆。
7.一种半导体封装结构单元，其特征在于，包括：
如权利要求1至5任意一项所述的引线框架单元，其包括多个引脚，所述引脚设有引脚连接条；
粘贴在所述引线框架单元正面上的半导体芯片，所述半导体芯片的焊垫通过引线与所述引线框架单元的引脚电连接；
塑封层，其包封所述半导体芯片、引线及所述引线框架单元的正面；
保护层，其至少形成在所述引脚和引脚连接条的背面以及所述引脚的侧壁，且所述保护层对所述引脚的侧壁形成全包覆。
8.一种半导体封装方法，其特征在于，包括：
提供如权利要求1至5任意一项所述的引线框架条；
半导体芯片粘贴及引线键合；所述半导体芯片粘贴在所述引线框架条的正面，并通过引线使所述半导体芯片的焊垫与所述引线框架条的引脚实现电连接；
塑封；在所述半导体芯片的正面形成塑封层，所述塑封层包封所述半导体芯片、引线及所述引线框架条的正面；
第一次切割；在所述引线框架条的背面切割第一切割道连接条，切割宽度大于所述第一切割道连接条的宽度，切割深度大于所述第一切割道连接条的厚度但小于所述第一切割道连接条与所述塑封层的厚度之和，从而所述第一切割道连接条被切穿但所述塑封层并未被切穿，所述引线框架条的引脚侧壁完全裸露；
形成保护层；在所述引线和引线连接条的背面，以及所述引脚裸露的完全侧壁上形成保护层；
第二次切割；在所述引线框架条的背面沿所述第一切割道连接条的方向切穿所述塑封层，在所述引线框架条的背面切穿所述第二切割道连接条和所述塑封层。
9.如权利要求8所述的半导体封装方法，其特征在于，
所述引线框架条配置为具有目标区和位于所述目标区外侧的余料区，多个所述引线框架单元设置在所述目标区中；
在完成第一次切割步骤之后，所有所述引线框架单元通过所述余料区实现电互连。
10.如权利要求8所述的半导体封装方法，其特征在于，在执行第二次切割的步骤中，
沿所述第一切割道连接条的方向切穿所述塑封层的切割宽度等于第一次切割的切割宽度；
切穿第二切割道连接条和所述塑封层的切割宽度大于所述第二切割道连接条的宽度。
CN201811324155.5A 2018-11-08 2018-11-08 引线框架条、半导体封装方法、半导体封装结构及其单元 Active CN109346454B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811324155.5A CN109346454B (zh) 2018-11-08 2018-11-08 引线框架条、半导体封装方法、半导体封装结构及其单元

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811324155.5A CN109346454B (zh) 2018-11-08 2018-11-08 引线框架条、半导体封装方法、半导体封装结构及其单元

Publications (2)

Publication Number Publication Date
CN109346454A CN109346454A (zh) 2019-02-15
CN109346454B true CN109346454B (zh) 2023-12-15

Family

ID=65314013

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811324155.5A Active CN109346454B (zh) 2018-11-08 2018-11-08 引线框架条、半导体封装方法、半导体封装结构及其单元

Country Status (1)

Country Link
CN (1) CN109346454B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109950159A (zh) * 2019-03-11 2019-06-28 嘉盛半导体(苏州)有限公司 一种半导体封装方法
CN110399054A (zh) * 2019-06-27 2019-11-01 云谷（固安）科技有限公司 一种触控面板和显示装置
CN112652583A (zh) * 2019-10-10 2021-04-13 珠海格力电器股份有限公司 一种封装器件及其生产方法
CN113725090A (zh) * 2020-03-27 2021-11-30 矽磐微电子(重庆)有限公司 半导体封装方法
CN114649305B (zh) * 2022-03-17 2023-03-07 长电科技管理有限公司 半导体封装结构及其形成方法、导电治具及电镀设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021879A (zh) * 2012-12-28 2013-04-03 日月光半导体（昆山）有限公司 无外引脚半导体封装构造及其制造方法与导线架条
CN103681585A (zh) * 2013-12-31 2014-03-26 苏州日月新半导体有限公司 引线框架、qfn封装体、及形成qfn封装体的方法
CN103928353A (zh) * 2014-04-14 2014-07-16 矽力杰半导体技术(杭州)有限公司 无外引脚封装构造及其制造方法与导线框架
CN104659010A (zh) * 2015-02-11 2015-05-27 江苏长电科技股份有限公司 一种四方扁平无引脚型态封装的引线框结构与封装体结构
CN204834611U (zh) * 2015-07-29 2015-12-02 嘉盛半导体(苏州)有限公司 引线框架及其单元、半导体封装结构及其单元
CN206685374U (zh) * 2017-05-10 2017-11-28 成都先进功率半导体股份有限公司 一种dfn3030‑8高密度框架
CN208848899U (zh) * 2018-11-08 2019-05-10 嘉盛半导体(苏州)有限公司 引线框架条、半导体封装结构及其单元

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871019B2 (en) * 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021879A (zh) * 2012-12-28 2013-04-03 日月光半导体（昆山）有限公司 无外引脚半导体封装构造及其制造方法与导线架条
CN103681585A (zh) * 2013-12-31 2014-03-26 苏州日月新半导体有限公司 引线框架、qfn封装体、及形成qfn封装体的方法
CN103928353A (zh) * 2014-04-14 2014-07-16 矽力杰半导体技术(杭州)有限公司 无外引脚封装构造及其制造方法与导线框架
CN104659010A (zh) * 2015-02-11 2015-05-27 江苏长电科技股份有限公司 一种四方扁平无引脚型态封装的引线框结构与封装体结构
CN204834611U (zh) * 2015-07-29 2015-12-02 嘉盛半导体(苏州)有限公司 引线框架及其单元、半导体封装结构及其单元
CN206685374U (zh) * 2017-05-10 2017-11-28 成都先进功率半导体股份有限公司 一种dfn3030‑8高密度框架
CN208848899U (zh) * 2018-11-08 2019-05-10 嘉盛半导体(苏州)有限公司 引线框架条、半导体封装结构及其单元

Also Published As

Publication number Publication date
CN109346454A (zh) 2019-02-15

Similar Documents

Publication Publication Date Title
CN109346454B (zh) 引线框架条、半导体封装方法、半导体封装结构及其单元
EP2622635B1 (en) Singulation of ic packages
EP3440697B1 (en) Flat no-leads package with improved contact leads
KR102330403B1 (ko) 반도체 장치 및 그 제조 방법
US9385071B2 (en) Manufacturing method of semiconductor device and semiconductor device
US9443791B2 (en) Leadless semiconductor package and method
KR20190002931U (ko) 예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지
US20160190115A1 (en) Method of Manufacturing Semiconductor Device
CN103928353A (zh) 无外引脚封装构造及其制造方法与导线框架
US9673122B2 (en) Micro lead frame structure having reinforcing portions and method
JP3077668B2 (ja) 半導体装置、半導体装置用リードフレームおよびその製造方法
KR20050009036A (ko) 적층 패키지 및 그 제조 방법
KR20080025001A (ko) 반도체 장치의 제조 방법 및 반도체 장치
CN210429796U (zh) 一种引线框双面焊接组装的封装结构
US8643156B2 (en) Lead frame for assembling semiconductor device
US5990544A (en) Lead frame and a semiconductor device having the same
CN105097755A (zh) 单体化封装的方法和引线框
JP5701579B2 (ja) 半導体装置の製造方法
CN109256367B (zh) 预塑封引线框架、半导体封装结构及其单元、封装方法
JP2001077265A (ja) 樹脂封止型半導体装置の製造方法
CN103137593A (zh) 用于集成电路封装的引线框及相应的封装器件
CN101685809A (zh) 半导体封装件及其导线架
JP4570797B2 (ja) 半導体装置の製造方法
US20230095545A1 (en) Semiconductor Packages and Methods for Manufacturing Thereof
US20150097278A1 (en) Surface mount semiconductor device with additional bottom face contacts

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant