CN109346420A - 一种检测大马士革结构导电性的方法 - Google Patents
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Abstract
本发明公开一种检测大马士革结构导电性的方法，包括：提供具有器件区域和外围区域的半导体结构，包括衬底，于衬底上依次形成导电层、介电层；步骤S1、于半导体结构的器件区域开设第一深孔，同时于半导体结构的外围区域开设第二深孔，第一深孔与第二深孔均穿过介电层以暴露导电层；步骤S2、于第一深孔的顶部开设第一沟槽，以形成大马士革结构；同时，于半导体结构的外围区域开设独立于第二深孔的第二沟槽；步骤S3、于大马士革结构、第二深孔及第二沟槽内填充金属，并进行平坦化处理；步骤S4、以电子束扫描大马士革结构、第二深孔及第二沟槽，以判断大马士革结构的电性连接情况。有益效果在于：能够准确地判断出大马士革结构的结构缺陷的原因。
Description
技术领域
本发明涉及半导体检测技术领域，尤其涉及一种检测大马士革结构导电性的方法。
背景技术
大马士革结构作为一种多层金属互联技术，广泛应用于集成电路制造工艺。在现有技术中，形成大马士革结构最常用的两种方式：先沟槽再深孔或者先深孔再沟槽的形式。在填充金属后，需要检测其电性是否导通，常采用电子束扫描的方式进行检测。
目前，通常是大马士革结构形成后，通过填充金属并进行电子束扫描的方式检测其电性，这种方法能够判断大马士革结构整体的导电性是否连通，但是无法确定电性不导通的原因是深孔与导电层之间的连接问题，还是沟槽与深孔的连接问题，如果该大马士革结构的电性检测失败，需要通过切片等方法找出根本原因，进而延迟了工艺时间。
发明内容
针对现有技术中存在的上述问题，现提供一种检测大马士革结构导电性的方法。
具体技术方案如下：
一种检测大马士革结构导电性的方法，其中包括：
提供一具有器件区域和外围区域的半导体结构，所述半导体结构包括一衬底，于所述衬底上依次形成一导电层、一介电层；
步骤S1、于所述半导体结构的器件区域开设一第一深孔，以及同时于所述半导体结构的外围区域开设一第二深孔，所述第一深孔与所述第二深孔均穿过所述介电层以暴露所述导电层；
步骤S2、于所述第一深孔的顶部开设一第一沟槽，以形成所述大马士革结构；同时，于所述半导体结构的外围区域开设一独立于所述第二深孔的第二沟槽；
步骤S3、于所述大马士革结构、所述第二深孔及所述第二沟槽内填充金属，并进行平坦化处理；
步骤S4、以电子束扫描所述大马士革结构、所述第二深孔及所述第二沟槽，以判断所述大马士革结构的电性连接情况。
优选的，所述步骤S1中包括：
步骤S10、于所述介电层上沉积一掩膜层，于所述掩膜层上形成一第一光刻胶层，图形化所述第一光刻胶层以形成一第一工艺窗口与一第二工艺窗口；
步骤S11、以所述第一光刻胶层为掩模刻蚀所述掩膜层，以于所述掩膜层中形成一第三工艺窗口与一第四工艺窗口；
步骤S12、以所述掩膜层为掩模刻蚀所述介电层，以形成所述第一深孔与所述第二深孔。
优选的，所述步骤S2包括：
步骤S20、于所述介电层上设置一第二光刻胶，图形化所述第二光刻胶以形成一第五工艺窗口、一第六工艺窗口及一第七工艺窗口；
步骤S21、以所述第二光刻胶层为掩膜刻蚀所述介电层，以形成对应于所述第五工艺窗口的所述第一沟槽，及对应于所述第七工艺窗口的所述第二沟槽；
所述第一沟槽与所述第一深孔形成所述大马士革结构，所述第二沟槽的深度与所述第一沟槽的深度相同。
优选的，所述步骤S20中，于所述第一深孔与所述第二深孔内填充一缓冲层。
优选的，所述缓冲层为抗反射层。
优选的，于所述步骤S3中，于所述大马士革结构的内壁、所述第二深孔的内壁及所述第二沟槽的内壁分别设置一粘附层，通过蒸镀填充所述金属。
优选的，所述金属为钨。
优选的，于所述步骤S3中，所述平坦化处理通过化学机械研磨工艺完成。
优选的，于所述步骤S4中，通过所述第二深孔的电子束扫描结果，判断所述第二深孔与所述导电层之间的连接是否正常。
优选的，于所述步骤S4中，通过所述第二沟槽内的图形的电子束扫描结果，判断所述第二沟槽内的图形是否正常。
本发明的技术方案有益效果在于：通过与大马士革结构相同工艺分别在外围区域形成独立的深孔和独立的沟槽，能够准确地判断出大马士革结构的结构缺陷的原因，进而缩短了故障排查的时间，同时节约了成本，避免资源的浪费。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明中，关于检测大马士革结构导电性的方法的流程图；
图2-7显示了关于本方法的较优的实施例中的每个工艺步骤中的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明包括一种检测大马士革结构导电性的方法，其中包括：
提供一具有器件区域和外围区域的半导体结构1，半导体结构1包括一衬底10，于衬底10上依次形成一导电层11、一介电层12；
步骤S1、于半导体结构1的器件区域上开设一第一深孔2，以及同时于半导体结构1的外围区域开设一第二深孔3，第一深孔2与第二深孔3均穿过介电层12以暴露导电层11；
步骤S2、于第一深孔2的顶部开设一第一沟槽4，以形成大马士革结构24；同时，于半导体结构1的外围区域开设一独立于第二深孔3的第二沟槽5；
步骤S3、于大马士革结构24、第二深孔3及第二沟槽5内填充金属，并进行平坦化处理；
步骤S4、以电子束扫描大马士革结构24、第二深孔3及第二沟槽5，以判断大马士革结构24的电性连接情况。
通过上述检测大马士革结构24导电性的方法的技术方案，如图1所示，由于大马士革结构24的第一深孔2与独立的第二深孔3在同一工艺下，以相同的工艺参数同时形成，并且大马士革结构24的第一沟槽4与独立的第二沟槽5也在同一工艺下，以相同的工艺参数同时形成，进一步的，后续在大马士革结构24、第二深孔3以及第二沟槽5中也通过同一工艺，在相同的工艺参数下同时填充金属，因此可通过分别检测第二深孔3与导电层11之间的连接情况，以及第二沟槽5内的图形的连接情况，可以准确地判断出大马士革结构24中结构缺陷是由深孔加工工艺，还是沟槽加工工艺，或者金属填充工艺中的问题所形成，便于快速的找到并解决造成缺陷的问题。
为了具体说明本方法，图2-7显示了关于本方法的较优的实施例中的工艺步骤的结构示意图；
首先提供一具有器件区域和外围区域的半导体结构1，其中半导体结构1包括衬底10、导电层11、介电层12；
进一步地，步骤S1中，如图2所示，于介电层12上沉积掩膜层13，于掩膜层13上形成第一光刻胶层14，图形化第一光刻胶层14以形成一第一工艺窗口a1与一第二工艺窗口b1；如图3所示，以第一光刻胶层14为掩模刻蚀掩膜层13，以于掩膜层13中形成第三工艺窗口a2与第四工艺窗口b2；如图4所示，以掩膜层13为掩模刻蚀介电层12，以形成位于半导体结构1的器件区域的第一深孔2与位于半导体结构1的外围区域的第二深孔3；其中，第一深孔2与第二深孔3均穿过介电层12以暴露导电层11；
进一步地，步骤S2中，如图5所示，其中于第一深孔2与第二深孔3内填充缓冲层，缓冲层可采用抗反射层15，抗反射层15用以在进行二次刻蚀(即第一沟槽4与第二沟槽5的形成过程)的过程中，防止第一深孔2与第二深孔3被再次刻蚀，并且在刻蚀的过程中被消耗；然后于介电层12上设置第二光刻胶层16，图形化第二光刻胶层16以形成第五工艺窗口c1、第六工艺窗口d1及第七工艺窗口e1；如图6所示，以第二光刻胶层16为掩膜刻蚀介电层12，以形成对应于第五工艺窗口c1的第一沟槽4，及对应于第七工艺窗口e1的第二沟槽5；其中第一沟槽4与第一深孔2形成大马士革结构24，第二沟槽5的深度与第一沟槽4的深度相同，第二沟槽5位于介电层12中；
进一步地，步骤S3中，如图7所示，于大马士革结构24的内壁、第二深孔3的内壁及第二沟槽5的内壁分别设置粘附层，粘附层的作用是增强填充的金属与大马士革结构24的内壁、第二深孔3的内壁及第二沟槽5的内壁之间的附着力，然后通过蒸镀填充金属钨17，接着通过化学机械研磨工艺进行平坦化处理；需要说明的是，本方案以填充钨为例，也可以为铜，在通过电镀工艺填充铜时，并不需要填充粘附层，而是需要设置一层阻挡层，在此不再赘述；
由于大马士革结构24的第一深孔2与独立的第二深孔3在同一工艺下，以相同的工艺参数同时形成，并且大马士革结构24的第一沟槽4与独立的第二沟槽5也在同一工艺下，以相同的工艺参数同时形成，进一步的，后续在大马士革结构24、第二深孔3以及第二沟槽5中也通过同一工艺，在相同的工艺参数下同时填充金属，进一步地，在步骤S4中，如图7所示，以电子束扫描大马士革结构24、第二深孔3及第二沟槽5，通过第二深孔3的电子束扫描结果，判断第二深孔2与导电11层之间的连接是否正常，同时通过第二沟槽5内的图形的电子束扫描结果，判断第二沟槽5内的图形是否正常，可以准确地判断出大马士革结构24中结构缺陷是由深孔加工工艺，还是沟槽加工工艺，或者金属填充工艺中的问题所形成，便于快速的找到并解决造成缺陷的问题。
需要说明的是，形成大马士革结构24最常用的两种方式：先沟槽再深孔或者先深孔再沟槽的形式，本实施例中以先深孔再沟槽的形式，但并不局限于这种，在此不再赘述。
本发明的技术方案有益效果在于：通过与大马士革结构相同工艺分别在外围区域形成独立的深孔和独立的沟槽，能够准确地判断出大马士革结构的结构缺陷的原因，进而缩短了故障排查的时间，同时节约了成本，避免资源的浪费。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (10)
1.一种检测大马士革结构导电性的方法，其特征在于，包括：
提供一具有器件区域和外围区域的半导体结构，所述半导体结构包括一衬底，于所述衬底上依次形成一导电层、一介电层；
步骤S1、于所述半导体结构的器件区域开设一第一深孔，以及同时于所述半导体结构的外围区域开设一第二深孔，所述第一深孔与所述第二深孔均穿过所述介电层以暴露所述导电层；
步骤S2、于所述第一深孔的顶部开设一第一沟槽，以形成所述大马士革结构；同时，于所述半导体结构的外围区域开设一独立于所述第二深孔的第二沟槽；
步骤S3、于所述大马士革结构、所述第二深孔及所述第二沟槽内填充金属，并进行平坦化处理；
步骤S4、以电子束扫描所述大马士革结构、所述第二深孔及所述第二沟槽，以判断所述大马士革结构的电性连接情况。
2.根据权利要求1所述的检测大马士革结构导电性的方法，其特征在于，所述步骤S1中包括：
步骤S10、于所述介电层上沉积一掩膜层，于所述掩膜层上形成一第一光刻胶层，图形化所述第一光刻胶层以形成一第一工艺窗口与一第二工艺窗口；
步骤S11、以所述第一光刻胶层为掩模刻蚀所述掩膜层，以于所述掩膜层中形成一第三工艺窗口与一第四工艺窗口；
步骤S12、以所述掩膜层为掩模刻蚀所述介电层，以形成所述第一深孔与所述第二深孔。
3.根据权利要求1所述的检测大马士革结构导电性的方法，其特征在于，所述步骤S2包括：
步骤S20、于所述介电层上设置一第二光刻胶，图形化所述第二光刻胶以形成一第五工艺窗口、一第六工艺窗口及一第七工艺窗口；
步骤S21、以所述第二光刻胶层为掩膜刻蚀所述介电层，以形成对应于所述第五工艺窗口的所述第一沟槽，及对应于所述第七工艺窗口的所述第二沟槽；
所述第一沟槽与所述第一深孔形成所述大马士革结构，所述第二沟槽的深度与所述第一沟槽的深度相同。
4.根据权利要求3所述的检测大马士革结构导电性的方法，其特征在于，所述步骤S20中，于所述第一深孔与所述第二深孔内填充一缓冲层。
5.根据权利要求4所述的检测大马士革结构导电性的方法，其特征在于，所述缓冲层为抗反射层。
6.根据权利要求1所述的检测大马士革结构导电性的方法，其特征在于，于所述步骤S3中，于所述大马士革结构的内壁、所述第二深孔的内壁及所述第二沟槽的内壁分别设置一粘附层，通过蒸镀填充所述金属。
7.根据权利要求6所述的检测大马士革结构导电性的方法，其特征在于，所述金属为钨。
8.根据权利要求1所述的检测大马士革结构导电性的方法，其特征在于，于所述步骤S3中，所述平坦化处理通过化学机械研磨工艺完成。
9.根据权利要求1所述的检测大马士革结构导电性的方法，其特征在于，于所述步骤S4中，通过所述第二深孔的电子束扫描结果，判断所述第二深孔与所述导电层之间的连接是否正常。
10.根据权利要求1所述的检测大马士革结构导电性的方法，其特征在于，于所述步骤S4中，通过所述第二沟槽内的图形的电子束扫描结果，判断所述第二沟槽内的图形是否正常。
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Legal Events
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Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |