CN109285834B - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN109285834B
CN109285834B CN201710994380.9A CN201710994380A CN109285834B CN 109285834 B CN109285834 B CN 109285834B CN 201710994380 A CN201710994380 A CN 201710994380A CN 109285834 B CN109285834 B CN 109285834B
Authority
CN
China
Prior art keywords
patterns
line patterns
layer
line
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710994380.9A
Other languages
English (en)
Other versions
CN109285834A (zh
Inventor
林正平
施江林
施信益
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN109285834A publication Critical patent/CN109285834A/zh
Application granted granted Critical
Publication of CN109285834B publication Critical patent/CN109285834B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开提供一种半导体结构及其制造方法，该半导体结构包含一基板，该基板具有一存储器阵列区与一周边电路区；多个第一线图案位于该存储器阵列区中且沿着一第一方向延伸；多个第二线图案位于该存储器阵列区中的所述第一线图案上方；以及多个线性元件位于该周边电路区中。该多个第二线图案沿着一第二方向延伸，该第二方向不同于该第一方向。该多个线图案与该多个线性元件实质位于该基板中的相同阶层。

Description

半导体结构及其制造方法
技术领域
本公开涉及一种半导体结构及其制造方法。
背景技术
随着半导体元件的整合密度增加，微影制程需要较高的分辨率以符合半导体元件的精准需求。微影制程通常用于在半导体基板上制造电子与光电元件，并且微影制程制造的光致抗蚀剂图案可作为蚀刻或离子植入的遮罩。因此，光致抗蚀剂图案的细致度(fineness)对于决定整合程度而言是非常重要的。
增加分辨率的方法之一是使用具有较短波长的光源作为曝光来源。例如，氟化氪(KrF)激光用以提供波长为248纳米的深UV光，以及氟化氩(ArF)激光用以提供波长为193纳米的深UV光。在半导体基板上形成此细致光致抗蚀剂图案的另一方法是经由双重图案化技术。在双重图案化技术中，可在半导体基板上的光致抗蚀剂层上，蚀刻第一曝光的图案，而后该半导体基板重新涂覆光致抗蚀剂层以形成第二图案，再次蚀刻以得到期望图案。然而，双重图案化技术需要进行两次曝光程序，该两次曝光程序的间需要非常精准的对准。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的实施例提供一种半导体结构，该半导体结构包括：一基板，具有一存储器阵列区与一周边电路区；多个第一线图案，位于该存储器阵列区中并且沿着一第一方向延伸；多个第二线图案，位于该存储器阵列区中的所述第一线图案上方，其中该多个第二线图案沿着一第二方向延伸，该第二方向不同于该第一方向；多个第三线图案，位于该存储器阵列区中的所述第一线图案上方，其中该多个第二线图案与该多个第三线图案是以一交替方式未于该第一线图案上方；以及多个线性元件，位于该周边电路区中；其中该多个第二线图案、该多个第三线图案与该多个线性元件实质位于该基板中的相同阶层(level)。
在本公开的一些实施例中，该周边电路区没有所述第一线图案存在。
在本公开的一些实施例中，该周边电路区中的该多个线性元件是与该存储器阵列区中的该多个第二线图案整合形成(integrally formed)。
在本公开的一些实施例中，该周边电路区中的该多个线性元件是与该存储器阵列区中的该多个第三线图案整合形成。
本公开的一些实施例提供一种半导体结构，包括一基板，该基板具有一存储器阵列区与一周边电路区；多个岛图案(island pattern)位于该存储器阵列区中；以及多个线性元件位于该周边电路区中；其中该多个岛图案与该多个线性元件实质位于该基板中的不同阶层。
在本公开的一些实施例中，该多个岛图案以一阵列方式位于该存储器阵列区中，其中该阵列沿着一第一方向与一第二方向延伸，该第二方向实质未垂直于该第一方向。
在本公开的一些实施例中，该多个线性元件于该周边电路区中沿着该第一方向延伸。
在本公开的一些实施例中，该多个岛图案位于一第一阶层，该多个线性元件位于一第二阶层，以及在该基板中，该第一阶层实质低于该第二阶层。
本公开的一些实施例提供一种半导体结构的制造方法，包括：在一基板上形成多个线性核心图案与多个线性间隔物图案，其中该多个线性间隔物图案形成于所述线性核心图案的侧壁上；自该基板移除该多个线性核心图案；移除未受该多个线性间隔物图案覆盖的该基板的一部分，以形成多个第一线图案，其中该多个第一线图案沿着一第一方向延伸；进行一第一微影蚀刻制程以于所述第一线图案上方形成多个第二线图案，其中该多个第二线图案沿着一第二方向延伸，该第二方向不同于该第一方向；以及进行一第二微影蚀刻制程以于所述第一线图案上方形成多个第三线图案，其中该多个第二线图案与该多个第三线图案是以一交替方式形成于该第一线图案上方。
在本公开的一些实施例中，该第二方向实质未垂直于该第一方向。
在本公开的一些实施例中，该多个第一线图案形成于该基板的一遮罩层中，以及使用该多个第二线图案与该多个第三线图案进行一图案化制程以图案化该多个第一线图案成为多个岛图案。
在本公开的一些实施例中，该制造方法另包括使用该多个岛图案作为一蚀刻遮罩进行一蚀刻制程，以移除该遮罩层下方的一目标层的一部分。
在本公开的一些实施例中，该基板包括一存储器阵列区与一周边电路区，进行该第一微影蚀刻制程与该第二微影蚀刻制程以于该存储器阵列区中形成该多个第二线图案与该多个第三线图案并且于该周边电路区中形成多个线性元件。
在本公开的一些实施例中，该周边电路区中的该多个线性元件是与该存储器阵列区中的该多个第二线图案整合形成。
在本公开的一些实施例中，该周边电路区中的该多个线性元件是与该存储器阵列区中的该多个第三线图案整合形成。
在本公开的一些实施例中，该基板包括一存储器阵列区与一周边电路区，该多个第一线图案形成于该存储器阵列区中，以及该周边电路区没有所述第一线图案存在。
在本公开的一些实施例中，形成该多个线性核心图案包括进行一浸没微影(immersion-litho)制程。
在本公开的一些实施例中，形成多个第一线图案包括使用该多个线性间隔物图案作为一蚀刻遮罩以进行一蚀刻制程。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求结合考量附图时，可得以更全面了解本申请案的公开内容，附图中相同的元件符号是指相同的元件。
图1为示意图，例示本公开实施例的DRAM存储元件的布局，其中该DRAM存储元件具有存储器阵列区与周边电路区。
图2为示意图，例示本公开实施例的DRAM存储器。
图3为示意图，例示本公开实施例的存储器阵列区的俯视图。
图4为流程图，例示本公开实施例的半导体结构的制造方法。
图5至图29为示意图，例示本公开实施例通过图4的方法制造半导体结构的程序。
附图标记说明：
10 DRAM存储元件
11A 存储器阵列区
11B 周边电路区
15 周边电路
15A 读写电路
15B 感测放大电路
15C 功率管理电路
20 存储器
21 电容器
23 晶体管
25 字元线
27 位元线
29 主动区
51 基板
51A 金属层
51B 第一层
51C 第二层
61 线性核心图案
63 介电层
65 线性间隔物图案
67 第一线图案
69 第三层
71 第四层
73 第二线图案
75 线性元件
77 第三线图案
79 线性元件
81 岛图案
83 线性元件
A-A 剖面线
B-B 剖面线
C-C 剖面线
D-D 剖面线
D1 第一方向
D2 第二方向
E-E 剖面线
F-F 剖面线
G-G 剖面线
H-H 剖面线
I-I 剖面线
J-J 剖面线
K-K 剖面线
L-L 剖面线
M-M 剖面线
N-N 剖面线
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
本公开涉及一种半导体结构及其制造方法。为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明的外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细对其进行说明内容，而是由权利要求定义。
各种半导体存储元件广泛使用于许多消费产品中。例如，所述存储元件包含动态随机存取存储器(dynamic random access memory，DRAM)以及快闪存储元件。图1为本公开实施例的DRAM存储元件10的示意布局，DRAM存储元件10具有存储器阵列区11A与周边电路区11B。通常，存储元件10包括存储器阵列区11A中的存储器阵列13以及周边电路区11B中的多个周边电路15。仅作为例示，图1说明多个示意描述的周边电路15。更具体而言，所对其进行说明周边电路15包括读写电路15A、感测放大电路(sense amp circuit)15B与功率管理电路15C。图1所对其进行说明周边电路未包括存储元件10上所有此周边电路15。换言之，周边电路15可包括存储元件10上的任何电路，包含存储器阵列13内发现的电路以外的电路。
存储器阵列13包含以行与列配置的多个存储器。各个存储器经构造用于以逻辑高(亦即“1”)或逻辑低(亦即“0”)的形式储存数字信息。为了在存储器中存写(亦即储存)位元，提供具有识别存储器的列(列位址)与行(行位址)部分的二位元位址以定位存储元件10中的电路用以启动该存储器，而后该位元被提供至该存储器。同样地，为了自存储器读取(亦即获取)位元，使用该存储器的记忆位址再次启动该存储器，而后自该存储器输出该位元。
图2为示意图，例示本公开实施例的DRAM存储器20。存储器20包括电容器21与晶体管23。电容器21可储存电荷，其代表一个位元的信息。晶体管23作为开关，控制电荷流入电容器21或自电容器21流出。晶体管23的控制栅极耦合至字元线25，以及晶体管23的漏极耦合至位元线27。当记忆标被读取时，经由字元线25而启动晶体管23，以及可通过感测放大器经由位元线27而检测电容器21中的电荷且该电荷可经处理以判定存储器20的位元状态。典型的存储器阵列13含有数千或数百万个存储器20。
图3为示意图，例示本公开实施例的存储器阵列区11A的俯视图。如图3所示，存储器阵列区11A包括多个主动区、多个字元线25形成于对应主动区29之间、多个位元线27耦合至主动区29的一部分、以及多个电容器21耦合至主动区29的其他部分。在一些实施例中，多个主动区29为以阵列形式位于存储器阵列区11A中的岛(island)图案，该阵列沿着第一方向D1与第二方向D2延伸，该第二方向D2实质未垂直于该第一方向D1。
图4为流程图，例示本公开实施例的半导体结构的制造方法40。方法40包括步骤41为在基板上形成多个线性核心图案与多个线性间隔图案，其中该多个线性间隔图案是形成于该线性核心图案的侧壁上；步骤43为自该基板移除该多个线性核心图案；步骤45为移除未受该多个线性间隔图案覆盖的该基板的一部分，以形成多个第一线图案，其中该多个第一线图案沿着第一方向延伸；步骤47为进行第一微影蚀刻制程，以于所述第一线图案上方形成多个第二线图案，其中该多个第二线图案沿着第二方向延伸，该第二方向不同于该第一方向；以及步骤49为进行第二微影蚀刻制程，以于所述第一线图案上方形成多个第三线图案，其中该多个第二线图案与该多个第三线图案是以交替方式形成于该第一线图案上方。
以下内容根据本公开的一些实施例说明注入成形模拟方法(injection moldingsimulation method)40的例示流程。图5至图29为示意图，例示本公开实施例通过图4所示的方法40而制造半导体结构的制程。
在方法40的步骤41中，在基板51上，形成多个线性核心图案61与多个线性间隔物图案65，如图5至图10所示。在一些实施例中，参阅图5与图6，通过沉积、微影与蚀刻制程，在基板51上形成多个线性核心图案61。图5为存储器阵列区11A的俯视图，以及图6为沿着图5的剖面线A-A的剖面图。
在一些实施例中，基板51包括硅晶圆。在一些实施例中，基板51包括金属层51A、第一层51B以及第二层51C。在一些实施例中，金属层51A包括钨(W)、氮化钛(TiN)或钛(Ti)。在一些实施例中，第一层51B与第二层51C包括不同材料，分别选自于由氧化硅、氮化硅、但氧化硅、硅、碳、或其组合所组成的群组。
图7为存储器阵列区11A的俯视图，以及图8为沿着图7中的剖面线B-B的剖面图。在一些实施例中，进行沉积制程，以于基板51上形成介电层63。在一些实施例中，沉积制程为原子层沉积制程，以及介电层63覆盖多个线性核心图案61并且包括选自于氧化硅、氮化硅与氮氧化硅的材料。
图9为存储器阵列区11A的俯视图，以及图10为沿着图9的剖面线C-C的剖面图。在一些实施例中，进行间隔物蚀刻制程，以移除介电层63的一部分，因而于线性核心图案61的侧壁上形成多个线性间隔物图案65。
图11为存储器阵列区11A的俯视图，以及图12为沿着图11的剖面线D-D的剖面图。在方法40的步骤43中，自基板51移除多个线性核心图案61。图12中的线性间隔物图案65之间的空间小于图6中的线性核心图案61之间的空间。在一些实施例中，图12中的线性间隔物图案65之间的空间是图6中的线性核心图案61之间的空间的一半。
图13为存储器阵列区11A的俯视图，以及图14为沿着图13的剖面线E-E的剖面图。在方法40的步骤45中，将未受多个线性间隔物图案65覆盖的基板51的一部分移除，以形成多个第一线图案67，其中该多个第一线图案67沿着第一方向D1延伸。在一些实施例中，使用线性间隔物图案65作为蚀刻遮罩以进行蚀刻制程，移除未受多个线性间隔物图案65覆盖的第二层51C的一部分，因而在线间隔图案65下方形成多个第一线图案67，而后自基板51被剥除。在一些实施例中，在存储器阵列区11A中形成多个第一线图案67；换言之，周边电路区11B不存在第一线图案。
图15为存储器阵列区11A的俯视图，图16为沿着图15中的剖面线F-F的剖面图，以及图17为沿着图15中的剖面线G-G的剖面图。在一些实施例中，以沉积制程，在基板51上形成第三层69与第四层71。在方法40的步骤47中，进行第一微影蚀刻制程，以移除第四层71的一部分，因而在所述第一线图案形成67上方形成多个第二线图案73。在一些实施例中，所述多个第二线图案73沿着第二方向D2延伸，第二方向D2不同于第一方向D1。在一些实施例中，第一微影蚀刻制程包含通过微影制程形成图案化的光致抗蚀剂层，并且使用该图案化的光致抗蚀剂层作为蚀刻遮罩进行蚀刻制程，以移除未受该蚀刻遮罩覆盖的第四层71的一部分。
图18为周边电路区11B的俯视图，以及图19为沿着图18中的剖面线H-H的剖面图。在一些实施例中，在方法40的步骤47中，第一微影蚀刻制程亦于周边电路区11B中形成多个线性元件75；换言之，周边电路区11B中的多个线性元件75是与存储器阵列区11A中的多个第二线图案73整合形成(integrally formed)。在一些实施例中，形成线性元件75与第二线图案73的对应元件实质是由相同制程形成，并且由于它们彼此整合形成因而具有实质相同的物理与化学性质。
图20为存储器阵列区11A的俯视图，图21为沿着图22的剖面线I-I的剖面图，以及图21为沿着图20的剖面线J-J的剖面图。在一些实施例中，在方法40的步骤49中，进行第二微影蚀刻制程移除第四层71的一部分，以于第一线图案67上方形成多个第三线图案77。在一些实施例中，所述多个第三线图案77沿着第二方向D2延伸，第二方向D2不同于第一方向D1。在一些实施例中，所述多个第二线图案73与所述第三线图案77以交替方式形成于所述第一线图案67上方。在一些实施例中，第二微影蚀刻制程包含以微影制程形成图案化的光致抗蚀剂层，并且使用该图案化的光致抗蚀剂层作为蚀刻遮罩而进行蚀刻制程，以移除未被该蚀刻遮罩覆盖的第四层71的一部分。
图23为周边电路区11B的俯视图，以及图24为沿着图23的剖面线的剖面图。在一些实施例中，在方法40的步骤49中，第二微影蚀刻制程亦于周边电路区11B中形成多个线性元件79；换言之，周边电路区11B中的该多个线性元件79与存储器阵列区11A中的多个第三线图案77是整合形成。在一些实施例中，多个第二线图案73、多个第三线图案77与多个线性元件75、79实质位于基板51的相同阶层(level)。在一些实施例中，线性元件79与第三线图案77的对应元件实质是由相同制程形成，并且由于它们彼此整合形成因而具有实质相同的物理与化学性质。
图20为存储器阵列区11A的俯视图，图21为沿着图20的剖面线L-L的剖面图，以及图21为沿着图20的剖面线M-M的剖面图。图28为周边电路区11B的俯视图，以及图29为沿着图28的剖面线N-N的剖面图。在一些实施例中，使用图案化的第四层71进行蚀刻制程，以图案化存储器阵列区11A中与周边电路区11B中的第三层69。而后，使用图案化的第三层69进行另一蚀刻制程，以图案化存储器阵列区11A中与周边电路区11B中的第二层51C，因而形成存储器阵列区11A中的多个岛图案81以及周边电路区11B中的多个线性元件83。
参阅图13与图25，在基板的第二层(遮罩层)51C中形成多个第一线图案67，以及二次蚀刻制程(two-etch process)作为使用多个第二线图案73与多个第三线图案77的图案化制程，以图案化多个第一线图案67成为存储器阵列区11A中的多个岛图案81。
在一些实施例中，多个岛图案81与多个线性元件83实质位于基板51的不同阶层(level)中。在一些实施例中，多个岛图案81位于第一阶层，多个线性元件83位于第二阶层，以及在基板51中，第一阶层实质低于第二阶层。在一些实施例中，岛图案81为以阵列方式位于存储器阵列区11A中的主动区，该阵列沿着第一方向D1延伸，并且第二方向D2实质未垂直于第一方向D1。在一些实施例中，多个线性元件83在周边电路区11B中沿着第一方向D1延伸。
在一些实施例中，一种半导体结构包含一基板，该基板具有一存储器阵列区与一周边电路区；多个第一线图案，位于该存储器阵列区中并且沿着一第一方向延伸；多个第二线图案，位于该存储器阵列区中的该第一线图案上方；以及多个线性元件，位于该周边电路区中。在一些实施例中，该多个第二线图案沿着一第二方向延伸，该第二方向不同于该第一方向。在一些实施例中，该多个第二线图案与该多个线性元件实质位于该基板中的相同阶层。
在一些实施例中，一种半导体结构包含一基板，该基板具有一存储器阵列区与一周边电路区；多个岛图案，位于该存储器阵列区中；以及多个线性元件，位于该周边电路区中。在一些实施例中，该多个岛图案与该多个线性元件实质位于该基板中的不同阶层。
在一些实施例中，一种半导体结构的制造方法包括在一基板上形成多个线性核心图案与多个线性间隔物图案，其中该多个线性间隔物图案是形成于所述线性核心图案的侧壁上。在一些实施例中，该制造方法自该基板移除该多个线性核心图案，而后移除未被该多个线性间隔物图案覆盖的该基板的一部分，以形成多个第一线图案，其中该多个第一线图案沿着一第一方向延伸。而后，该制造方法进行一第一微影蚀刻制程以于所述第一线图案上方形成多个第二线图案，并且进行一第二微影蚀刻制程，以于所述第一线图案上方形成多个第三线图案，其中该多个第二线图案与该多个第三线图案以交替方式形成于该第一线图案上方。在一些实施例中，该多个第二线图案沿着一第二方向延伸，该第二方向不同于该第一方向。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (8)

1.一种半导体结构的制造方法，包括：
在一基板上形成多个线性核心图案与多个线性间隔物图案，其中该基板包括金属层、第一层以及第二层，该多个线性间隔物图案形成于所述线性核心图案的侧壁上；
自该基板移除该多个线性核心图案；
移除未受该多个线性间隔物覆盖的该基板的一部分，以形成多个第一线图案，其中该多个第一线图案沿着一第一方向延伸；
以沉积制程，在该基板上形成第三层与第四层；
进行一第一微影蚀刻制程，以移除该第四层的一部分，由此于所述第一线图案上方形成多个第二线图案，其中该多个第二线图案沿着一第二方向延伸，该第二方向不同于该第一方向；以及
进行一第二微影蚀刻制程移除该第四层的一部分，以于所述第一线图案上方形成多个第三线图案，其中该多个第二线图案与该多个第三线图案是以一交替方式形成于该第一线图案上方，
其中该第一微影蚀刻制程包含通过微影制程形成图案化的第一光致抗蚀剂层，并且使用该图案化的第一光致抗蚀剂层作为第一蚀刻遮罩进行蚀刻制程，以移除未受该第一蚀刻遮罩覆盖的该第四层的一部分，
其中该第二微影蚀刻制程包含以微影制程形成图案化的第二光致抗蚀剂层，并且使用该图案化的第二光致抗蚀剂层作为第二蚀刻遮罩而进行蚀刻制程，以移除未被该第二蚀刻遮罩覆盖的该第四层的一部分。
2.如权利要求1所述的制造方法，其中该第二方向实质未垂直于该第一方向。
3.如权利要求1所述的制造方法，其中该多个第一线图案形成于该基板的一遮罩层中，以及使用该多个第二线图案与该多个第三线图案进行一图案化制程，以图案化该多个第一线图案成为多个岛图案。
4.如权利要求3所述的制造方法，其中该基板包括一第一区与一第二区，以及进行该第一微影蚀刻制程与该第二微影蚀刻制程以于该第一区中形成该多个第二线图案与该多个第三线图案并且于该第二区中形成多个线性元件；其中该多个岛图案是使用图案化的该第四层进行蚀刻制程，以图案化该第一区与该第二区中的该第三层来形成的；其中该多个线性元件是使用图案化的该第三层进行另一蚀刻制程，以图案化该第一区与该第二区中的第二层来形成的。
5.如权利要求4所述的制造方法，其中该第二区中的该多个线性元件是与该第一区中的该多个第二线图案整合形成。
6.如权利要求4所述的制造方法，其中该第二区中的该多个线性元件是与该第一区中的该多个第三线图案整合形成。
7.如权利要求4所述的制造方法，其中该基板包括一第一区与一第二区，该多个第一线图案形成于该第一区中，以及该第二区没有所述第一线图案存在。
8.如权利要求1所述的制造方法，其中形成该多个第一线图案包括使用该多个线性间隔物作为一蚀刻遮罩而进行一蚀刻制程。
CN201710994380.9A 2017-07-21 2017-10-23 半导体结构及其制造方法 Active CN109285834B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/656,668 US20190027364A1 (en) 2017-07-21 2017-07-21 Semiconductor structure and method for preparing the same
US15/656,668 2017-07-21

Publications (2)

Publication Number Publication Date
CN109285834A CN109285834A (zh) 2019-01-29
CN109285834B true CN109285834B (zh) 2020-10-30

Family

ID=63638752

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710994380.9A Active CN109285834B (zh) 2017-07-21 2017-10-23 半导体结构及其制造方法

Country Status (3)

Country Link
US (2) US20190027364A1 (zh)
CN (1) CN109285834B (zh)
TW (1) TW201909238A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111009461B (zh) * 2019-11-25 2021-03-09 长江存储科技有限责任公司 半导体器件的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428687A (en) * 2003-06-06 2004-12-16 Sony Corp Magnetic memory device and manufacturing method of magnetic memory device
TW201532219A (zh) * 2013-12-20 2015-08-16 Intel Corp 用於製造後段製程（ｂｅｏｌ）互連之改良覆蓋的對角線硬遮罩
US20150371685A1 (en) * 2014-06-23 2015-12-24 Seok-ho Shin Methods of Forming Semiconductor Devices to Include Single Body Interconnection Patterns Using Fine Patterning Techniques, and Semiconductor Device So Formed
US20160056081A1 (en) * 2014-08-25 2016-02-25 Sanghoon BAEK Semiconductor device and method of fabricating the same
US20170025284A1 (en) * 2015-07-24 2017-01-26 SK Hynix Inc. Method for forming patterns of semiconductor device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817089B1 (ko) * 2007-02-28 2008-03-26 삼성전자주식회사 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법
TWI349363B (en) * 2007-11-15 2011-09-21 Nanya Technology Corp Non-volatile memory and the manufacturing method thereof
US8758987B2 (en) * 2009-09-02 2014-06-24 Micron Technology, Inc. Methods of forming a reversed pattern in a substrate
KR101569466B1 (ko) * 2009-12-31 2015-11-17 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
JP2011159739A (ja) * 2010-01-29 2011-08-18 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR101649965B1 (ko) * 2010-02-16 2016-08-24 삼성전자주식회사 반도체 소자
KR101804517B1 (ko) * 2011-06-01 2018-01-10 삼성전자 주식회사 Ｄｐｔ를 이용한 메탈 콘택 형성 방법
JP5835123B2 (ja) * 2012-06-21 2015-12-24 Jsr株式会社 パターン形成用自己組織化組成物及びパターン形成方法
KR20140025799A (ko) * 2012-08-22 2014-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102003004B1 (ko) * 2012-09-12 2019-07-23 삼성전자주식회사 매립 게이트를 포함하는 반도체 소자 및 그 제조 방법
KR102084954B1 (ko) * 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102104058B1 (ko) * 2013-09-27 2020-04-23 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US9704871B2 (en) * 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
KR102339781B1 (ko) * 2014-12-19 2021-12-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102316160B1 (ko) * 2014-12-22 2021-10-26 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR102337410B1 (ko) 2015-04-06 2021-12-10 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR102530534B1 (ko) * 2016-02-17 2023-05-09 삼성전자주식회사 포토마스크 및 이를 이용한 반도체 소자의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428687A (en) * 2003-06-06 2004-12-16 Sony Corp Magnetic memory device and manufacturing method of magnetic memory device
TW201532219A (zh) * 2013-12-20 2015-08-16 Intel Corp 用於製造後段製程（ｂｅｏｌ）互連之改良覆蓋的對角線硬遮罩
US20150371685A1 (en) * 2014-06-23 2015-12-24 Seok-ho Shin Methods of Forming Semiconductor Devices to Include Single Body Interconnection Patterns Using Fine Patterning Techniques, and Semiconductor Device So Formed
US20160056081A1 (en) * 2014-08-25 2016-02-25 Sanghoon BAEK Semiconductor device and method of fabricating the same
US20170025284A1 (en) * 2015-07-24 2017-01-26 SK Hynix Inc. Method for forming patterns of semiconductor device

Also Published As

Publication number Publication date
US10090154B1 (en) 2018-10-02
TW201909238A (zh) 2019-03-01
US20190027364A1 (en) 2019-01-24
CN109285834A (zh) 2019-01-29

Similar Documents

Publication Publication Date Title
KR101149632B1 (ko) 반도체 구조물, 다중 라인 형성 방법, 및 단일 포토마스크로 고밀도 구조 및 저밀도 구조를 형성하는 방법
KR101873080B1 (ko) 고-밀도 비-휘발성 메모리 내의 에어 갭 격리를 제조하는 방법
KR101553438B1 (ko) Ｓｒａｍ 셀의 컨택 플러그 및 이의 형성 방법
US9257439B2 (en) Structure and method for FinFET SRAM
JP4934149B2 (ja) 選択ゲート幅を増加させたフラッシュメモリ用の半導体装置の製造方法
US9330934B2 (en) Methods of forming patterns on substrates
US20070018201A1 (en) Non-volatile memory cells and methods for fabricating non-volatile memory cells
US8198655B1 (en) Regular pattern arrays for memory and logic on a semiconductor substrate
KR20100113087A (ko) 피치 배가된 재료의 루프의 부분들을 분리시키는 방법 및 관련 구조물
DE10334427B4 (de) Verfahren zum Bilden eines Gate-Kontakts in einer Halbleitervorrichtung
CN109285834B (zh) 半导体结构及其制造方法
TWI376770B (en) Method of manufacturing sidewall spacers on a memory device, and device comprising same
CN107424958B (zh) 制造鳍的方法和包括鳍的半导体器件
US8350308B2 (en) Reverse engineering resistant read only memory
CN102136415B (zh) 改善半导体工艺中光刻图案线条边缘粗糙度的方法
WO2014055460A2 (en) Support lines to prevent line collapse in arrays
CN113421880A (zh) 存储器件、集成电路器件及形成方法
CN112599415A (zh) 制造集成电路装置的方法
CN117276275A (zh) 栅极电极的半导体元件
US8890214B2 (en) Method of manufacturing sidewall spacers on a memory device
JP2004356469A (ja) 半導体集積回路装置の製造方法
JP2006228943A (ja) 半導体装置および半導体装置の製造方法
KR100712995B1 (ko) 반도체소자의 스토리지노드콘택홀 형성 방법
KR101039140B1 (ko) 고집적 반도체 메모리소자의 제조방법
JP2007096099A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant