CN109285760B - 氮化硅介电层的制作方法、约瑟夫森结及超导量子比特 - Google Patents

氮化硅介电层的制作方法、约瑟夫森结及超导量子比特 Download PDF

Info

Publication number
CN109285760B
CN109285760B CN201811080849.9A CN201811080849A CN109285760B CN 109285760 B CN109285760 B CN 109285760B CN 201811080849 A CN201811080849 A CN 201811080849A CN 109285760 B CN109285760 B CN 109285760B
Authority
CN
China
Prior art keywords
silicon nitride
silicon
dielectric layer
film
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811080849.9A
Other languages
English (en)
Other versions
CN109285760A (zh
Inventor
冯加贵
武彪
熊康林
孙骏逸
黄永丹
郑明昊
丁孙安
陆晓鸣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Institute of Nano Tech and Nano Bionics of CAS
Original Assignee
Suzhou Institute of Nano Tech and Nano Bionics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Institute of Nano Tech and Nano Bionics of CAS filed Critical Suzhou Institute of Nano Tech and Nano Bionics of CAS
Priority to CN201811080849.9A priority Critical patent/CN109285760B/zh
Publication of CN109285760A publication Critical patent/CN109285760A/zh
Application granted granted Critical
Publication of CN109285760B publication Critical patent/CN109285760B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02269—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by thermal evaporation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

本发明公开了一种氮化硅介电层的制作方法、约瑟夫森结及超导量子比特，所述氮化硅介电层的制作方法包括：在衬底上沉积硅薄膜；对所述硅薄膜进行氮化处理以形成第一氮化硅薄膜；利用等离子体辅助分子束外延共沉积法在所述第一氮化硅薄膜上制作形成第二氮化硅薄膜。该方法利用微波损耗系数较低的氮化硅材料制作介电层，降低了介电层的微波损耗，同时基于该方法制作的氮化硅介电层的超导量子比特中，可采用氮化硅材料制作超导量子比特的保护层，有效减少了表界面引入的双能级缺陷和磁性杂质，有利于提高约瑟夫森结以及超导量子比特的相关性能。而且，所述氮化硅介电层的制作方法能以较低要求的工艺条件获得高性能的氮化硅介电层，有利于量产化。

Description

氮化硅介电层的制作方法、约瑟夫森结及超导量子比特
技术领域
本发明涉及超导量子技术领域，尤其涉及氮化硅介电层的制作方法、约瑟夫森结及超导量子比特。
背景技术
量子计算机的基本单元是量子比特，其中，超导量子比特兼容传统半导体微加工工艺，其操控和测量涉及微波工程技术，其研究进展领先于其它量子计算的研究方向。通常地，每个超导量子比特包括至少一个约瑟夫森结，约瑟夫森结是由两个超导体之间嵌入介电层薄膜形成弱耦合的隧道结，其中，现有技术一般采用氧化铝(AlOX)非晶材料制作约瑟夫森结的介电层，而氧化铝非晶材料的微波损耗系数约为1.6×10-3，其微波损耗系数较大，容易引入双能级缺陷和磁性杂质，严重影响了超导量子比特的性能，影响超导量子比特在微波工程技术领域的应用。
发明内容
有鉴于此，本发明的目的在于提供氮化硅介电层的制作方法、约瑟夫森结及超导量子比特，来解决上述问题。
为了实现上述的目的，本发明采用了如下的技术方案：
本发明提供了一种氮化硅介电层的制作方法，包括：在衬底上沉积硅薄膜；对所述硅薄膜进行氮化处理以形成第一氮化硅薄膜；利用等离子体辅助分子束外延共沉积法在所述第一氮化硅薄膜上制作形成第二氮化硅薄膜。
优选地，所述对所述硅薄膜进行氮化处理以形成第一氮化硅薄膜的方法包括：将所述衬底和所述硅薄膜置于真空腔室内；向所述真空腔室内通入氮等离子体气体对所述硅薄膜进行氮化，以形成所述第一氮化硅薄膜。
优选地，所述利用等离子体辅助分子束外延共沉积法在所述第一氮化硅薄膜上制作形成第二氮化硅薄膜的方法包括：使所述衬底和所述第一氮化硅薄膜处于氮等离子体气体的氛围中；利用等离子体辅助分子束外延共沉积法将硅原子喷射至所述第一氮化硅薄膜上进行沉积，同时使所述硅原子与所述氮等离子体气体进行反应，以形成所述第二氮化硅薄膜。
优选地，所述衬底为超导体。
优选地，所述硅薄膜的厚度为3～5个硅原子的原子直径之和。
本发明还提供了一种约瑟夫森结，包括第一超导体层、第二超导体层以及设置于所述第一超导体层和所述第二超导体层之间的氮化硅介电层，其中，所述氮化硅介电层由上述的制作方法制作而成。
本发明还提供了一种超导量子比特，包括基底以及设置于所述基底上的约瑟夫森结，所述约瑟夫森结为如上所述的约瑟夫森结。
优选地，所述超导量子比特还包括覆盖于所述第一超导体层和所述第二超导体层上的第一保护层，所述第一保护层包括氮化硅材料。
优选地，所述超导量子比特还包括设置于所述第一超导体层与所述基底之间以及设置于所述第二超导体层与所述基底之间的第二保护层，所述第二保护层包括氮化硅材料。
优选地，所述超导量子比特还包括覆盖于所述基底的未被所述约瑟夫森结占据的部分上的第三保护层，所述第三保护层包括氮化硅材料。
本发明提供的氮化硅介电层的制作方法、约瑟夫森结及超导量子比特，利用微波损耗系数较低的氮化硅材料制作介电层，并采用氮化硅材料制作超导量子比特的保护层，降低了微波损耗的同时，有效减少了表界面引入的双能级缺陷和磁性杂质，有利于提高基于所述氮化硅介电层的约瑟夫森结以及超导量子比特的相关性能。
附图说明
图1是本发明实施例提供的氮化硅介电层的制作方法的流程图；
图2a～2c是所述氮化硅介电层的制作方法在各个步骤中获得的结构的示意图；
图3是本发明实施例提供的约瑟夫森结的结构示意图；
图4是本发明实施例提供的超导量子比特的结构示意图；
图5是对应图4的超导量子比特的剖面图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式进行详细说明。这些优选实施方式的示例在附图中进行了例示。附图中所示和根据附图描述的本发明的实施方式仅仅是示例性的，并且本发明并不限于这些实施方式。
在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了关系不大的其他细节。
参阅图1所示，本实施例提供了一种应用于约瑟夫森结的氮化硅(SiNX)介电层的制作方法，包括：
结合图2a所示，S1、在衬底1上沉积硅薄膜21a。
约瑟夫森结是由两个超导体之间嵌入介电层薄膜形成弱耦合的隧道结，因此，所述衬底包括超导体。
具体地，所述步骤S1中，将所述衬底1置于室温或低于室温的低温环境下，利用分子束外延技术在所述衬底1上均匀地沉积硅薄膜21a。示例性地，所述硅薄膜21a的厚度为3～5个硅原子的原子直径之和，实际制作过程中，可根据不同的需求，改变所述硅薄膜21a的厚度。
结合图2b所示，S2、对所述硅薄膜21a进行氮化处理以形成第一氮化硅薄膜21。
具体地，所述步骤S2中，所述对所述硅薄膜21a进行氮化处理以形成第一氮化硅薄膜21的方法包括：将所述衬底1和所述硅薄膜20置于真空腔室10内；向所述真空腔室10内通入氮等离子体气体21b对所述硅薄膜21a进行氮化，以形成所述第一氮化硅薄膜21。
更具体地，所述步骤S2中，可一边向所述真空腔室10内缓慢通入少量氮等离子体气体21b，一边以真空互联设备以准原位检测所述硅薄膜21a的氮化程度，使所述硅薄膜21a达到指定的氮化程度以形成所述第一氮化硅薄膜21，不会造成真空腔室10内的氮等离子体气体21b过多进而影响作为衬底1的超导体，也可以事先通过真空互联设备的检测来试验使指定规格的硅薄膜21a达到指定的氮化程度而不生成超导材料氮化物的可控条件。
结合图2c所示，S3、利用等离子体辅助分子束外延共沉积法在所述第一氮化硅薄膜21上制作形成第二氮化硅薄膜22。
上述步骤S1和S2先通过在包括超导体的衬底1上沉积硅薄膜21a，然后对硅薄膜21a进行氮化以形成第一氮化硅薄膜21，使得后续步骤S3可直接在所述第一氮化硅薄膜21上利用以硅原子22a和氮等离子体气体22b制备第二氮化硅薄膜22，以获得氮化硅介电层2，其既避免了直接以等离子体辅助分子束外延共沉积法制备氮化硅介电层2而使得作为衬底1的超导体受到氮化而形成微波损耗较大的界面层，同时又可获得更均匀和微波损耗更小的氮化硅介电层2。
具体地，所述步骤S3中，所述利用等离子体辅助分子束外延共沉积法在所述第一氮化硅薄膜21上制作形成第二氮化硅薄膜22的方法包括：使所述衬底1和所述第一氮化硅薄膜21处于氮等离子体气体22b的氛围中；利用等离子体辅助分子束外延共沉积法将硅原子22a喷射至所述第一氮化硅薄膜21上进行沉积，同时使所述硅原子22a与所述氮等离子体气体22b进行反应，形成所述第二氮化硅薄膜22，以所述第一氮化硅薄膜21和所述第二氮化硅薄膜22构成所述氮化硅介电层2。
双能级缺陷为两个独立能级的缺陷，一般由两个不同的缺陷之间通过量子隧穿形成，超导量子比特中的相关界面因吸附或非晶材料的本征引入而形成有双能级缺陷是增加界面的微波损耗的主要因素；磁性杂质的引入会对超导量子比特造成磁通微扰，同样会增加超导量子比特相关界面的微波损耗，进而影响超导量子比特的性能。而本实施例提供的上述氮化硅介电层2的制作方法应用于超导量子比特的约瑟夫森结，以微波损耗系数可仅为1.2×10-4的氮化硅材料作为约瑟夫森结中的介电层，相比于以微波损耗系数高达约1.6×10-3的氧化铝材料制作介电层，其能有效减少表界面引入的双能级缺陷和磁性杂质，基于其制得的约瑟夫森结的微波损耗较小，有利于提高超导量子比特的相关性能。而且，上述氮化硅介电层2的制备条件相对简易，无需如采用单晶材料制备的介电层，需要提供高温等严苛的制备条件，从而避免了使器件加工工艺变得复杂甚至无法实现。
参阅图3所示，本发明实施例还提供了一种约瑟夫森结，包括第一超导体层1a、第二超导体层3以及设置于所述第一超导体层1a和所述第二超导体层3之间的氮化硅介电层2，其中，所述氮化硅介电层2由如上所述的制作方法制作而成。本实施例先以铌和铝等材料制作第一超导体层1a作为衬底1，然后在衬底1上采用上述制作方法制作所述氮化镓介电层2，然后在所述氮化镓介电层2上继续制作第二超导体层3，便可获得所述约瑟夫森结。
结合图4和图5所示，本发明实施例还提供了一种超导量子比特，包括基底100和设置于所述基底100上的如上所述的约瑟夫森结。
一般地，超导量子比特包括一个以上的约瑟夫森结，本实施例以蓝宝石等材料作为基底100，然后在所述基底100上制作若干个约瑟夫森结。
超导量子比特在制作过程中，常常容易在超导体与基底100之间的界面、超导体与大气接触的界面以及基底与大气接触的界面等这些界面上引入双能级缺陷和磁性杂质。因此，进一步地，本实施例还可以采用氮化硅材料作为所述超导量子比特中的超导引线以及超导波导等器件的保护层，避免了各个器件的界面在制作过程中轻易引入双能级缺陷和磁性杂质，从而进一步降低了超导量子比特的微波损耗，提高了超导量子比特的性能。
具体地，所述超导量子比特还包括覆盖于所述第一超导体层1a和所述第二超导体层3上的第一保护层41，所述第一保护层41包括氮化硅材料。所述第一保护层41相当于覆盖于第一超导体层1a和第二超导体层3分别与大气接触的顶面和侧面的这些界面上，防止第一超导体层1a和第二超导体层3与大气接触后引入双能级缺陷和磁性杂质。
具体地，所述超导量子比特还包括设置于所述第一超导体层1a与所述基底100之间以及设置于所述第二超导体层3与所述基底100之间的第二保护层42，所述第二保护层42包括氮化硅材料。同理，所述第二保护层42能防止所述第一超导体层1a与所述基底100之间以及防止所述第二超导体层3与所述基底100之间的界面引入双能级缺陷和磁性杂质。
具体地，所述超导量子比特还包括覆盖于所述基底100的未被所述约瑟夫森结占据的部分上的第三保护层43，即所述第三保护层43覆盖于所述基底100露出于大气中的部分，所述第三保护层43包括氮化硅材料。同理，所述第三保护层43能防止所述基底100与大气接触的界面引入双能级缺陷和磁性杂质。
综上所述，本发明实施例提供的氮化硅介电层2的制作方法、约瑟夫森结及超导量子比特，利用微波损耗系数较低的氮化硅材料制作介电层，同时采用氮化硅材料制作超导量子比特的保护层，有效减少了表界面引入的双能级缺陷和磁性杂质，有利于提高基于所述氮化硅介电层2的约瑟夫森结以及超导量子比特的相关性能。而且，所述氮化硅介电层2的制作方法能以较低要求的工艺条件获得高性能的氮化硅介电层，有利于量产化。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (8)

1.一种约瑟夫森结，其特征在于，包括第一超导体层、第二超导体层以及设置于所述第一超导体层和所述第二超导体层之间的氮化硅介电层，其中，所述氮化硅介电层由以下制作方法制作而成，所述的制作方法包括：
在所述第一超导体层上沉积硅薄膜；
对所述硅薄膜进行氮化处理以形成第一氮化硅薄膜；其中，在对所述硅薄膜进行氮化处理的同时，检测所述硅薄膜的氮化程度；
使衬底和所述第一氮化硅薄膜处于氮等离子体气体的氛围中；
利用等离子体辅助分子束外延共沉积法将硅原子喷射至所述第一氮化硅薄膜上进行沉积，同时使所述硅原子与所述氮等离子体气体进行反应，以形成第二氮化硅薄膜。
2.根据权利要求1所述的约瑟夫森结，其特征在于，所述对所述硅薄膜进行氮化处理以形成第一氮化硅薄膜的方法包括：
将所述衬底和所述硅薄膜置于真空腔室内；
向所述真空腔室内通入氮等离子体气体对所述硅薄膜进行氮化，以形成所述第一氮化硅薄膜。
3.根据权利要求1所述的约瑟夫森结，其特征在于，所述衬底为超导体。
4.根据权利要求1所述的约瑟夫森结，其特征在于，所述硅薄膜的厚度为3～5个硅原子的原子直径之和。
5.一种超导量子比特，其特征在于，包括基底以及设置于所述基底上的约瑟夫森结，所述约瑟夫森结为如权利要求1至4任一项所述的约瑟夫森结。
6.根据权利要求5所述的超导量子比特，其特征在于，所述超导量子比特还包括覆盖于所述第一超导体层和所述第二超导体层上的第一保护层，所述第一保护层包括氮化硅材料。
7.根据权利要求5所述的超导量子比特，其特征在于，所述超导量子比特还包括设置于所述第一超导体层与所述基底之间以及设置于所述第二超导体层与所述基底之间的第二保护层，所述第二保护层包括氮化硅材料。
8.根据权利要求5所述的超导量子比特，其特征在于，所述超导量子比特还包括覆盖于所述基底的未被所述约瑟夫森结占据的部分上的第三保护层，所述第三保护层包括氮化硅材料。
CN201811080849.9A 2018-09-17 2018-09-17 氮化硅介电层的制作方法、约瑟夫森结及超导量子比特 Active CN109285760B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811080849.9A CN109285760B (zh) 2018-09-17 2018-09-17 氮化硅介电层的制作方法、约瑟夫森结及超导量子比特

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811080849.9A CN109285760B (zh) 2018-09-17 2018-09-17 氮化硅介电层的制作方法、约瑟夫森结及超导量子比特

Publications (2)

Publication Number Publication Date
CN109285760A CN109285760A (zh) 2019-01-29
CN109285760B true CN109285760B (zh) 2021-10-29

Family

ID=65180990

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811080849.9A Active CN109285760B (zh) 2018-09-17 2018-09-17 氮化硅介电层的制作方法、约瑟夫森结及超导量子比特

Country Status (1)

Country Link
CN (1) CN109285760B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110646503B (zh) * 2019-09-29 2022-12-13 中国科学院苏州纳米技术与纳米仿生研究所 一种二能级缺陷空间分布的测量方法及测量装置
CN110970698B (zh) * 2019-12-20 2021-11-05 济南腾铭信息科技有限公司 超导耦合结构
US11563162B2 (en) * 2020-01-09 2023-01-24 International Business Machines Corporation Epitaxial Josephson junction transmon device
CN114595569B (zh) * 2022-02-28 2022-11-15 中国人民解放军战略支援部队信息工程大学 利用界面结构调控氧化铝约瑟夫森结电输运性质的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1485891A (zh) * 2002-08-30 2004-03-31 ��ʿͨAmd�뵼�����޹�˾ 半导体存储器件及其制造方法
CN103871867A (zh) * 2014-03-19 2014-06-18 武汉新芯集成电路制造有限公司 一种低应力氮化硅薄膜的形成方法
CN104701451A (zh) * 2015-03-20 2015-06-10 清华大学 一种原位三层膜边缘覆盖超导约瑟夫森结制备工艺

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1485891A (zh) * 2002-08-30 2004-03-31 ��ʿͨAmd�뵼�����޹�˾ 半导体存储器件及其制造方法
CN103871867A (zh) * 2014-03-19 2014-06-18 武汉新芯集成电路制造有限公司 一种低应力氮化硅薄膜的形成方法
CN104701451A (zh) * 2015-03-20 2015-06-10 清华大学 一种原位三层膜边缘覆盖超导约瑟夫森结制备工艺

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Edge-Type Josephson Junctions with Silicon Nitride Spacer";S.N.Vdovichev;《Technical Physics Letters》;20041231;第30卷(第5期);第374-376页 *

Also Published As

Publication number Publication date
CN109285760A (zh) 2019-01-29

Similar Documents

Publication Publication Date Title
CN109285760B (zh) 氮化硅介电层的制作方法、约瑟夫森结及超导量子比特
JP3064306B2 (ja) 弱結合ジョセフソン接合の形成法及びこれを用いた超電導素子
US4996081A (en) Method of forming multiple nitride coating on silicon
US10367133B1 (en) Epitaxial superconducting devices and method of forming same
US10290399B2 (en) Integrated superconductor device and method of fabrication
US5480861A (en) Layered structure comprising insulator thin film and oxide superconductor thin film
JP5207271B2 (ja) 高温超伝導単結晶上での面内型ジョセフソン接合形成法
KR940003745B1 (ko) 산화물 초전도체를 갖는 능동소자 및 그의 제조방법
KR100338250B1 (ko) 고온초전도 ＹＢａ2Ｃｕ3Ｏ7-δ 박막 성장시 박막의 표면특성 향상법
US5420101A (en) Structures super conductor tracks and process for making them
US20240312781A1 (en) Method for making a radio frequency silicon-on-insulator (rfsoi) wafer including a superlattice
US12014950B2 (en) Method for forming semiconductor structure and semiconductor structure
CN112420861B (zh) 二维材料异质结结构及其制备方法和应用、光电器件
KR950004595B1 (ko) YBa₂Cu₃O_y 기판을 이용한 죠셉슨 터널접합(tunnel junction) 제조방법
Bruno et al. Investigation of the Superconducting Properties of Nb Filmscovered by PECVD a-Si: H Layers for Superconducting Qubit Application
CN114883490A (zh) 半导体结构的制造方法
KR920007360B1 (ko) 다층구조를 갖는 반도체 제조방법
Shimakage et al. Characteristics of all-MgB2 superconductor–insulator–superconductor junctions obtained with as-grown MgB2 thin films
KR20230060475A (ko) 루타일 결정구조를 갖는 이산화 티타늄 박막의 제조 방법
CN115831761A (zh) 二维半导体场效应晶体管及其制备方法和应用
JPH01308086A (ja) 固体電子装置
CN115148597A (zh) 金属薄膜的制备方法
Green et al. High resolution imaging of the interfacial region in metal‐insulator‐semiconductor and Schottky diodes
JPH04226089A (ja) 超伝導集積回路素子の製造方法
Chan et al. Interface between gold and superconducting YBa {sub 2} Cu {sub 3} O {sub 7 {minus}{ital x}}

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant