CN109243358A - 移位寄存器单元、栅极驱动电路与显示装置 - Google Patents

Abstract

本发明设计显示技术领域，提出一种移位寄存器单元。该移位寄存器单元包括输入模块、上拉模块、输出模块、辅助模块、下拉模块、第一存储电容与第二存储电容。辅助模块连接第一时钟信号端、第二时钟信号端、输入端以及第一输出端；第二存储电容连接于第一节点与上拉节点之间；在实际生产过程或在移位寄存器单元工作时若输入模块、第一存储电容与上拉模块中的一个或多个元件出现故障无法正常工作时，第二存储电容与辅助模块配合可以使得移位寄存器单元的正常工作，从而使得显示面板能够正常显示。

Description

移位寄存器单元、栅极驱动电路与显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路与显示装置。

背景技术

随着对平板显示装置对低成本的追求以及制造工艺的提高，平板显示装置越来越多的采用了栅极驱动技术，栅极驱动电路中可以包括多个移位寄存器单元。

但是，在实际生产制程中，移位寄存器单元中的部分TFT(薄膜晶体管)和存储电容中一个或多个易出现缺各种各种缺陷，使移位功能无法实现，这就可以导致整个面板无法正常显示。

因此，有必要有必要提出一种新的移位寄存器单元、栅极驱动电路以及显示装置。

所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种移位寄存器单元以及显示装置，进而至少在一定程度上克服移位寄存器单元中因部分TFT(薄膜晶体管)、存储电容中一个获多个易出现缺各种缺陷，使移位功能无法实现，进而导致整个显示面板无法正常显示的问题。

根据本发明的一个方面，一种移位寄存器单元，包括：

输入模块，连接输入端、上拉节点、第一时钟信号端，用于响应第一时钟信号将输入信号传输至所述上拉节点；

第一存储电容，连接于所述上拉节点和下拉节点之间；

上拉模块，连接所述上拉节点、第二时钟信号端和第一输出端，用于响应所述上拉节点的信号将第二时钟信号传输至所述第一输出端；

输出模块，连接第二时钟信号端、上拉节点和第二输出端，用于响应所述上拉节点的信号将所述第二时钟信号传输至所述第二输出端；

辅助模块，连接所述第一时钟信号端、第二时钟信号端、输入端以及第一输出端，用于响应第一时钟信号将输入信号传输至第一节点；以及响应所述第一节点的信号将所述第二时钟信号传输至所述第一输出端；

第二存储电容，连接于所述上拉节点和所述第一节点之间；

下拉模块，连接第三时钟信号端、第一电源信号端、所述下拉节点以及第二输出端，用于响应第三时钟信号将第一电源信号传输至所述下拉节点以及第二输出端。

在本公开的一种示例性实施例中，所述输入模块包括：

第一开关元件，其控制端连接所述第一时钟信号端，第一端连接所述输入端，第二端连接所述上拉节点。

在本公开的一种示例性实施例中，所述上拉模块包括：

第二开关元件，其控制端连接所述上拉节点，第一端连接所述第二时钟信号，第二端连接所述下拉节点。

在本公开的一种示例性实施例中，所述输出模块包括：

第三开关元件，其控制端连接所述上拉节点，第一端连接所述第二时钟信号端，第二端连接所述第二输出端。

在本公开的一种示例性实施例中，所述辅助模块包括：

第四开关元件，其控制端连接所述第一时钟信号，第一端连接所述输入端，第二端连接所述第一节点；以及

第五开关元件，其控制端连接所述第一节点，第一端连接所述第二时钟信号端，第二端连接所述第一输出端。

在本公开的一种示例性实施例中，所述下拉模块包括：

第十一开关元件，其控制端连接所述第三时钟信号端，第一端连接所述下拉节点，第二端连接所述第一电源信号端；以及

第十二开关元件，其控制端连接所述第三时钟信号端，第一端连接所述第二输出端，第二端连接所述第一电源信号端。

在本公开的一种示例性实施例中，所述移位寄存器单元还包括：

控制模块，连接所述上拉节点以及电源信号端，用于响应所述第三时钟信号将所述第一电源信号传输至所述上拉节点。

在本公开的一种示例性实施例中，所述控制模块包括：

第六开关元件，其控制端连接所述上拉节点，第一端连接所述第三时钟信号端，第二端连接第二节点；

第七开关元件，其控制端连接所述上拉节点，第一端连接所述第二节点，第二端连接所述第一电源信号端；

第八开关元件，其控制端连接所述第三时钟信号端，第一端连接第二电源信号端，第二端连接所述第二节点；

第九开关元件，其控制端连接所述第三时钟信号端，第一端连接所述上拉节点，第二端连接第十开关元件；以及

第十开关元件，其控制端连接所述第三时钟信号端，第一端连接所述第九开关元件的第二端，第二端连接所述第一电源信号端。

根据本公开的一个方面，提供一种栅极驱动电路，包括级联的N个如上述任意一项所述的移位寄存器单元；

其中，除第一级移位寄存器单元外，其余每级移位寄存器单元的输入端的输入信号为相邻上一级第二输出端的输出信号；

除最后一级移位寄存器单元外，其余每级移位寄存器单元的第二输出端的输出信号为相邻下一级的输入端的输入信号。

根据本公开的一个方面，提供一种显示装置，包括根据上述任意一项所述的栅极驱动电路。

根据本公开的一个方面，提供一种显示装置，包括上述任意一项所述的移位寄存器单元。

由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：

本公开一种示例性实施例提供的一种移位寄存器单元以及显示装置。该移位寄存器单元包括输入模块、上拉模块、输出模块、辅助模块、下拉模块、第一存储电容与第二存储电容。辅助模块连接第一时钟信号端、第二时钟信号端、输入端以及第一输出端；第二存储电容连接于第一节点与上拉节点之间；在实际生产过程或在移位寄存器单元工作时若输入模块、第一存储电容与上拉模块中的一个或多个元件出现故障无法正常工作时，第二存储电容与辅助模块配合可以将输入端的信号传输到上拉节点，进而使得第二时钟信号端的信号可以通过可以传输到第二输出端；同时还可以使得第二时钟信号端的信号传输到第一输出端；进而使得移位寄存器单元的移位功能正常工作，从而使得显示面板能够正常显示。

附图说明

通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。

图1是本公开一种示例性实施例中提供的移位寄存器单元的结构示意图；

图2是图1中控制模块的一种实施方式的结构示意图；

图3是图2中电路结构正常工作的仿真时序示意图；

图4是图2中第一开关元件、第二开关元件与第一存储电容均无法工作时的仿真时序示意图；

图5是图2中电路多级级联时的仿真时序示意图；

图6是图2中电路多级级联的结构示意图。

图中主要元件附图标记说明如下：110、输入模块；120、上拉模块；130、输出模块；140、辅助模块；150、下拉模块、160、控制模块；

T1、第一开关元件；T2、第二开关元件；T3、第三开关元件；T4、第四开关元件；T5、第五开关元件；T6、第六开关元件；T7、第七开关元件；T8、第八开关元件；T9、第九开关元件；T10、第十开关元件；T11、第十一开关元件；T12、第十二开关元件；C1、第一存储电容；C2、第二存储电容；N、第一节点；QB、第二节点；Q、上拉节点；M、下拉节点；CR、第一输出端；OUT、第二输出端；CLK1、第一时钟信号端；CLK2、第二时钟信号端；CLK3、第三时钟信号端；CLKA、第一时钟信号源；CLKB、第二时钟信号源；CLKC、第三时钟信号源；VGL、第一电源信号端；VGH、第二电源信号端；G1、第一级；G2、第二级；G3、第三级。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

本示例实施方式中提供了一种移位寄存器单元，该移位寄存器单元可以包括：输入模块110、第一存储电容C1、上拉模块120、输出模块130、辅助模块140、第二存储电容C2以及下拉模块150。其中：输入模块110连接输入端、上拉节点Q、第一时钟信号端CLK1，用于响应第一时钟信号将输入信号传输至所述上拉节点；第一存储电容C1连接于所述上拉节点Q和下拉节点M之间。上拉模块120连接所述上拉节点Q、第二时钟信号端CLK2和第一输出端CR，用于响应所述上拉节点Q的信号将第二时钟信号传输至所述第一输出端CR。输出模块130连接第二时钟信号端CLK2、上拉节点Q和第二输出端OUT，用于响应所述上拉节点Q的信号将所述第二时钟信号传输至所述第二输出端OUT。辅助模块140连接所述第一时钟信号端、第二时钟信号端CLK2、输入端以及第一输出端CR，用于响应第一时钟信号将输入信号传输至第一节点N；以及响应所述第一节点N的信号将所述第二时钟信号传输至所述第一输出端CR。第二存储电容连接于所述上拉节点Q和所述第一节点N之间。下拉模块150连接第三时钟信号端CLK3、第一电源信号端VGL、所述下拉节点以及第二输出端OUT，用于响应第三时钟信号将第一电源信号传输至所述下拉节点M以及第二输出端OUT。

本示例实施方式中，设置的辅助模块140连接第二时钟信号端CLK2、上拉节点Q和第二输出端OUT；在实际生产过程或在移位寄存器单元正常工作时若输入模块110、第一存储电容C1与上拉模块120中的一个或多个元件出现故障无法正常工作时，第二存储电容C2与辅助模块140配合可以将输入端的信号传输到上拉节点Q，进而使得第二时钟信号端CLK2的信号可以通过可以传输到第二输出端OUT；同时还可以使得第二时钟信号端CLK2的信号传输到第一输出端CR；进而使得移位寄存器单元的移位功能正常工作，从而使得显示面板能够正常显示。

在本示例实施方式中，第一时钟信号为输入到第一时钟信号端CLK1的信号，第二时钟信号为输入到第二时钟信号端CLK2的信号，第三时钟信号为输入到第三时钟信号端CLK3的信号；

以下对上述移位寄存器单元中的各个模块的具体结构和连接关系进行详细说明。

参照图1所示，输入模块110可以包括第一开关元件，第一开关元件T1的控制端连接第一时钟信号端CLK1，第一开关元件T1的第一端连接输入端，第一开关元件T1的第二端连接上拉节点Q。

第一存储电容C1连接于上拉节点Q和下拉节点M之间。

上拉模块120可以包括第二开关元T2，第二开关元T2的控制端连接上拉节点Q，第二开关元T2的第一端连接第二时钟信号，第二开关元T2的第二端连接下拉节点M。

输出模块130可以包括第三开关元件T3，第三开关元件T3的控制端连接上拉节点Q，第三开关元件T3的第一端连接第二时钟信号端CLK2，第三开关元件T3的第二端连接第二输出端OUT。

辅助模块140可以包括第四开关元件T4以及第五开关元件T5，第四开关元件T4的控制端连接第一时钟信号，第四开关元件T4的第一端连接输入端，第四开关元件T4的第二端连接第一节点N；第五开关元件T5的控制端连接第一节点N，第五开关元件T5的第一端连接第二时钟信号端CLK2，第五开关元件T5的第二端连接第一输出端CR。

第二存储电容C2，连接于所述上拉节点Q和所述第一节点N之间。

下拉模块150可以包括第十一开关元件T11以及第十二开关元件T12，第十一开关元件T11的控制端连接第三时钟信号端CLK3，第十一开关元件T11的第一端连接下拉节点M，第十一开关元件T11的第二端连接所述第一电源信号端VGL；第十二开关元件T12的控制端连接第三时钟信号端CLK3，第十二开关元件T12的第一端连接第二输出端OUT，第十二开关元件T12的第二端连接第一电源信号端VGL。

在本示例性实施例中，所述第一开关元件至第五开关元件(T1～T5)、第十一开关元件T11和第十二开关元件T12可以分别对应第一开关晶体管至第五开关晶体管、第十一开关晶体管和第十二开关晶体管，每一个开关晶体管均具有控制端、第一端、第二端。具体的，各开关晶体管的控制端可以为栅极、第一端可以为源极、第二端可以为漏极；或者各开关晶体管的控制端可以栅极、第一端可以为漏极、第二端可以为源极。此外，各开关晶体管可以为增强型晶体管或者耗尽型晶体管，本示例性实施例对此不作特殊限定。另外，各开关晶体管可以为N型晶体管或者P型晶体管本示例性实施例对此不作特殊限定。

参照图1所示，当第一开关元件T1、第二开关元件T2以及第一存储电容C1中的一个或多个无法正常工作时，第二存储电容C2配合辅助模块140可以使得该移位寄存器单元正常工作。

当第一开关元件T1无法正常工作时，首先，第四开关元件响应第一时钟信号将输入信号写入第一节点N，对第二存储电容C2充电；然后，通过第二存储电容C2将上拉节点Q电压抬升；上拉节点Q电压抬升，最后，第二开关元T2响应第一节点N电压将第二时钟信号传输至第一输出端CR，第三开关元件响应上拉节点Q电压将第二时钟信号传输至第二输出端OUT。

当第二开关元T2无法正常工作时，首先，第一开关元件T1响应第一时钟信号将输入信号传输至上拉节点Q，第三开关元件T3响应上拉节点Q信号将第二时钟信号传输到第二输出端OUT；然后，第一开关元件T1响应第一时钟信号将输入信号传输至第一节点N，第五开关元件T5响应第一节点N信号将第二时钟信号传输到第一输出端CR。

当第一存储电容C1无法正常工作时，可以通过第四开关元件T4将输入端的信号写入第一节点N，对第二存储电容C2充电，抬升上拉节点Q电压，使得上拉节点Q处在高电平，进而使得第三开关元件T3响应上拉节点Q电压将第二时钟信号传输至第一输出端CR，以及第五开关元件T5响应上拉节点Q电压将第二时钟信号传输到第二输出端OUT。

当第一开关元件T1与第二开关元T2均无法正常工作时，可以通过第四开关元件T4响应第一时钟信号将输入信号写入第一节点N，进而第五开关元件T5响应第一节点N信号将第二时钟信号传输到第一输出端CR，进一步的，通过电容耦合抬升上拉节点Q电压，使得第三开关元件T3响应上拉节点Q信号将第二时钟信号传输到第二输出端OUT。

当第一开关元件T1与第一存储电容C1均无法正常工作时，或当第二开关元T2与第一存储电容C1均无法正常工作时，均可以通过第四开关元件T4响应第一时钟信号将输出信号传输至第一节点N，第一节点N高电平时，第五开关元件T5导通，第二时钟信号端CLK2的信号可以传输到第一输出端CR；之后对第二存储电容C2充电，通过电容耦合将上拉节点Q电压抬升，使得上拉节点Q高电平，从而可以使第三开关元件T3导通，即第三开关元件T3响应上拉节点Q信号将第二时钟信号端CLK2的信号传输至第二输出端OUT。

当第一开关元件T1，第二开关元T2以及第一存储电容C1均无法正常工作时，首先，可以通过第四开关元件T4相应第一时钟信号将输入信号写入第一节点N，第一节点N高电平，第五开关元件T5导通，即第五开关元件T5响应第一节点N信号将第二时钟信号端CLK2的信号传输至第一输出端CR；然后对第二存储电容C2充电，通过电容耦合将上拉节点Q电压抬升，使得上拉节点Q高电平，从而可以使第三开关元件T3导通，即第三开关元件T3响应上拉节点Q电压将第二时钟信号传输至第二输出端OUT。

通过一个具体的实施方式结合仿真时序图来对本发明中电路正常工作时，与第一开关元件T1、第二开关元T2以及第一存储电容C1均无法正常工作时进行对比，使得本发明的优点更加明显。

在本示例实施方式中，移位寄存器单元还包括控制模块，控制模块连接所述上拉节点以及电源信号端，用于响应所述第三时钟信号将所述第一电源信号传输至所述上拉节点。

参照图2所示，控制模块160中可以包括第六开关元件T6、第七开关元件T7、第八开关元件T8、第九开关元件T9以及第十开关元件，其中：

第六开关元件T6的控制端连接上拉节点Q，第六开关元件T6的第一端连接第三时钟信号端CLK3，第六开关元件T6的第二端连接第二节点QB。

第七开关元件的控制端连接上拉节点Q，第七开关元件的第一端连接第二节点，第七开关元件的第二端连接第一电源信号端VGL。

第八开关元件T8的控制端连接第三时钟信号端CLK3，第八开关元件T8的第一端连接第二电源信号端VGH，第八开关元件T8的第二端连接第二节点QB。

第九开关元件T9的控制端连接第三时钟信号端CLK3，第九开关元件T9的第一端连接上拉节点Q，第九开关元件T9的第二端连接第十开关元件T10。

第十开关元件的控制端连接所述第三时钟信号端CLK3，第十开关元件的第一端连接所述第九开关元件T9的第二端，第十开关元件的第二端连接第一电源信号端VGL。

在本示例性实施例中，所述第六开关元件至第十开关元件(T6～T10)可以分别对应第六开关晶体管至第十开关晶体管，每一个开关晶体管均具有控制端、第一端、第二端。具体的，各开关晶体管的控制端可以为栅极、第一端可以为源极、第二端可以为漏极；或者各开关晶体管的控制端可以栅极、第一端可以为漏极、第二端可以为源极。此外，各开关晶体管可以为增强型晶体管或者耗尽型晶体管，本示例性实施例对此不作特殊限定。另外，各开关晶体管可以为N型晶体管或者P型晶体管本示例性实施例对此不作特殊限定。

下面以所有开关元件均为N型薄膜晶体管为例，对图2中的移位寄存单元的工作过程进行说明。由于开关元件均为N型薄膜晶体管，因此，所有开关元件的导通信号均为高电平信号，所有开关元件的关断信号均为低电平信号。

提供三个时钟信号源，第一时钟信号源CLKA、第二时钟信号源CLKB和第三时钟信号源CLKC；在本示例实施方式中，第一时钟信号端CLK1连接第二时钟信号源CLKB，第二时钟信号端CLK2连接第三时钟信号源CLKC，第三时钟信号端CLK3连接第一时钟信号源CLKA；

在本示例实施方式中，参照图2和图3所示，当电路中所有器件均正常工作时

在充电阶段S1，第一时钟信号端的CLK1的信号、输入端信号为高电平；第二时钟信号端CLK2的信号、第三时钟信号端CLK3的信号为低电平，此时第一开关元件T1在输入端的高电平信号作用下导通，输入端的高电平信号传输到上拉节点Q，对第一存储电容C1充电。

在自举阶段S2，第一时钟信号端CLK1的信号、第三时钟信号端XLK3的信号以及输入端信号均为低电平，第二时钟信号端CLK2的信号为高电平，在第一存储电容C1的作用下上拉节点Q的信号为高电平，使得第二开关元件T2导通，第二时钟信号端CLK2的信号传输到第一输出端CR，即第一输出端CR出高电平；上拉节点Q高电平，使得第三开关元件T3导通，第二时钟信号端CLK2的信号传输到第二输出端OUT，使得第二输出端OUT的信号高电平；此外，由于第一存储电容C1的自举作用使得上拉节点Q的电位上升到与第二时钟信号端CLK2的信号同样的高电平。

在下拉阶段S3，第三时钟信号端CLK3的为高电平/输入端的信号、第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号均为低电平，第六开关元件T6在第一存储电容C1的作用下导通，同时，第十开关元件T10在第三时钟信号端CLK3的高电平信号作用下导通，使得第一信号端VGL的信号传输到下拉节点，关闭第二开关元件T2，并对第一存储电容C1放电。第十一开关元件T11在第三时钟信号端CLK3的高电平信号作用下导通，将第一信号端VGL的信号传输到第二输出端OUT，使得第三开关元件T3关闭。此时，第一输出端CR与第二输出端OUT输出低电平。

当第一时钟信号第一次出现高电平时，第一开关元件T1导通，将输入信号输入上拉节点Q，上拉节点Q高电平，对第一存储电容C1C1充电，当第一时钟信号高电平结束后，由存储元件为上拉节点提供高电平，第二开关元T2导通，第二时钟信号传输到第一输出端CR，第五开关元件T5导通，第二时钟信号传输至第二输出端OUT。上拉节点Q高电平，第六开环元件导通，当第三时钟信号出现高电平时，第九开关元件T9与第十开关元件T10导通，第一电源信号传输到上拉节点Q对第一存储电容C1进行复位，第十一开关元件T11第一电源信号传输到下拉节点M，使的第五开关元件T5关闭，以及第十二开关元件T12导通，第一电源信号传输到第二输出端OUT，使得第三开关元件T3关闭；完成对电路的复位。

参照图2和图4所示，当第一开关元件、第二开关元件以及第一存储电容均无法正常工作时，其工作过程如下：

在充电阶段S1，第一时钟信号端CLK1的信号、输入端的信号为高电平；第二时钟信号端CLK2的信号以及第三时钟信号端CLK3的信号为低电平，第四开关元件T4在第一时钟信号端CLK1的信号作用下导通，使得输入端的信号传输带第一节点，对第二存储电C2充电。

在自举阶段S2，第一时钟信号端CLK1的信号、第三时钟信号端CLK3的信号以及输入端信号均为低电平，第二时钟信号端CLK2的信号为高电平，由于第二存储电容C2的电容耦合作用将上拉节点Q电位抬升，使得上拉节点Q的信号为高电平；第五开关元件T5在第一节点N信号作用下导通，第二时钟信号端CLK2的信号传输到第一输出端CR，即第一输出端CRS输出高电平；上拉节点Q为高电平使得第三开关元件T3导通，第二时钟信号端CLK2的信号传输到第二输出端OUT，使得第二输出端OUT的信号高电平；此外，由于第二存储电容C2的自举作用使得上拉节点Q的电位上升到与第二时钟信号端CLK2的信号同样的高电平。

在下拉阶段S3，第三时钟信号端CLK3的为高电平；输入端的信号、第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号均为低电平，第六开关元件T6在第一存储电容的作用下导通，同时，第十一开关元件T11在第三时钟信号端CLK3的高电平信号作用下导通，将第一信号端VGL的信号传输到第二输出端OUT，使得第三开关元件T3关闭；第九开关元件T9与第十开关元件T10在第三时钟信号端CLK3的信号作用下导通，使得第一信号端VHL的信号可以传输到上拉节点Q，对第二存储电容C2放电。此时，第一输出端CR与第二输出端OUT输出低电平。

当第一时钟信号第一次出现高电平时，第四开关元件T4导通，将输入信号写入到第一节点N，通过第二存储电容C2的自举与电容耦合作用，使得第一节点N与上拉节点Q在第一时钟信号第一次高电平结束时达到高电平，第一节点N高电平，对第二存储电容C2充电，当第一时钟信号高电平结束时，由第二存储电容C2为第一节点与上拉节点Q提供高电平；第一节点高电平，使得第五开关元件T5导通，第二时钟信号传输至第一输出端CR，上拉节点Q高电平，使得第三开关元件T3导通，第二时钟信号传输至第二输出端OUT。上拉节点Q高电平，第六开环元件导通，当第三时钟信号出现高电平时，第九开关元件T9与第十开关元件T10导通，第一电源信号传输到上拉节点Q对第二存储电容C2进行复位，第十一开关元件T11第一电源信号传输到下拉节点M，使的第五开关元件T5关闭，以及第十二开关元件T12导通，第一电源信号传输到第二输出端OUT，使得第三开关元件T3关闭；完成对电路的复位。

通过对比可以得到，当第一开关元件T1、第二开关元T2和第一存储电容C1均无法正常工作时，第二存储电容C2配合辅助模块140可以使该电路正常工作，即移位功能不受影响，保证显示面板的正常显示。

进一步的，本发明还提供一种栅极驱动电路，该栅极驱动电路可以包括包括级联的N个所述的移位寄存器单元；移位仅存起单元的具体结构上述所述已经进行了详细说明，因此此处不再赘述。

参照图5和图6所示，提供三个时钟信号源，第一时钟信号源CLKA、第二时钟信号源CLKB和第三时钟信号源CLKC；在进行级联时，该移位寄存器单元的第一级G1中的第一时钟信号端CLK1连接第二时钟信号源CLKB，第二时钟信号端CLK2连接第三时钟信号源CLKC，第三时钟信号端CLK3连接第一时钟信号源CLKA；第二级G2的第一时钟信号端CLK1连接第三时钟信号源CLKC，第二时钟信号端CLK2连接第一时钟信号源CLKA；第三时钟信号端CLK3连接第二时钟信号源CLKB；第三级G3的第一时钟信号端CLK1连接第一时钟信号源CLKA，第二时钟信号端CLK2连接第二时钟信号源CLKB，第三时钟信号端CLK3连接第三时钟信号源CLKC；第四级与上述第一级G1相同，依次类推，可以得到多级级联的移位寄存器单元，同时保证了多级级联后输出的连续性。

其中，除第一级G1移位寄存器单元外，其余每级移位寄存器单元的输入端的输入信号为相邻上一级第二输出端OUT的输出信号。

除最后一级移位寄存器单元外，其余每级移位寄存器单元的第二输出端OUT的输出信号为相邻下一级的输入端的输入信号。

更进一步的，本发明还提供一种显示装置，该显示装置可以包括上述所述的栅极驱动电路，栅极驱动电路包括上述所述的移位寄存器单元，移位寄存器单元的具体结构上述所述已经进行了详细介绍，因此，此处不再赘述。

所述显示装置可以包括手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。

本说明书中，用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：

输入模块，连接输入端、上拉节点、第一时钟信号端，用于响应第一时钟信号将输入信号传输至所述上拉节点；

第一存储电容，连接于所述上拉节点和下拉节点之间；

上拉模块，连接所述上拉节点、第二时钟信号端和第一输出端，用于响应所述上拉节点的信号将第二时钟信号传输至所述第一输出端；

输出模块，连接第二时钟信号端、上拉节点和第二输出端，用于响应所述上拉节点的信号将所述第二时钟信号传输至所述第二输出端；

辅助模块，连接所述第一时钟信号端、第二时钟信号端、输入端以及第一输出端，用于响应第一时钟信号将输入信号传输至第一节点以及响应所述第一节点的信号将所述第二时钟信号传输至所述第一输出端；

第二存储电容，连接于所述上拉节点和所述第一节点之间；

下拉模块，连接第三时钟信号端、第一电源信号端、所述下拉节点以及第二输出端，用于响应第三时钟信号将第一电源信号传输至所述下拉节点以及第二输出端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：

第一开关元件，其控制端连接所述第一时钟信号端，第一端连接所述输入端，第二端连接所述上拉节点。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括：

第二开关元件，其控制端连接所述上拉节点，第一端连接所述第二时钟信号，第二端连接所述下拉节点。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括：

第三开关元件，其控制端连接所述上拉节点，第一端连接所述第二时钟信号端，第二端连接所述第二输出端。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述辅助模块包括：

第四开关元件，其控制端连接所述第一时钟信号，第一端连接所述输入端，第二端连接所述第一节点；以及

第五开关元件，其控制端连接所述第一节点，第一端连接所述第二时钟信号端，第二端连接所述第一输出端。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括：

第十一开关元件，其控制端连接所述第三时钟信号端，第一端连接所述下拉节点，第二端连接所述第一电源信号端；以及

第十二开关元件，其控制端连接所述第三时钟信号端，第一端连接所述第二输出端，第二端连接所述第一电源信号端。

7.根据权利要求1-6任一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：

控制模块，连接所述上拉节点以及电源信号端，用于响应所述第三时钟信号将所述第一电源信号传输至所述上拉节点。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述控制模块包括：

第六开关元件，其控制端连接所述上拉节点，第一端连接所述第三时钟信号端，第二端连接第二节点；

第七开关元件，其控制端连接所述上拉节点，第一端连接所述第二节点，第二端连接所述第一电源信号端；

第八开关元件，其控制端连接所述第三时钟信号端，第一端连接第二电源信号端，第二端连接所述第二节点；

第九开关元件，其控制端连接所述第三时钟信号端，第一端连接所述上拉节点，第二端连接第十开关元件；以及

第十开关元件，其控制端连接所述第三时钟信号端，第一端连接所述第九开关元件的第二端，第二端连接所述第一电源信号端。

9.一种栅极驱动电路，其特征在于，包括级联的N个如权利要求1-8任一项所述的移位寄存器单元；

其中，除第一级移位寄存器单元外，其余每级移位寄存器单元的输入端的输入信号为相邻上一级第二输出端的输出信号；

除最后一级移位寄存器单元外，其余每级移位寄存器单元的第二输出端的输出信号为相邻下一级的输入端的输入信号。

10.一种显示装置，其特征在于，包括根据权利要求9所述的栅极驱动电路。