CN104332182A - 移位寄存装置 - Google Patents

Abstract

本发明公开了一种移位寄存装置。移位寄存单元依据时脉周期不同的第一时脉信号与第二时脉信号来产生具有多重时脉的驱动信号，其中透过先后关闭移位寄存单元中上拉电路以及输出下拉电路可延长驱动信号的致能期间，而获得足够进行数据写入的时间。

Description

移位寄存装置

技术领域

本发明是有关于一种电子装置，且特别是有关于一种移位寄存装置。

背景技术

目前栅极驱动电路结构整合于面板基板上(gate driver in panel；GIP)的显示器多由薄膜晶体管(thin film transistor；TFT)所构成。为了增加显示品质，现今开发出一种称之为多重扫描技术的液晶显示器，也就是在一个画面的显示时间中，栅极驱动电路对每一列的扫描线产生两次以上的扫描信号，如此一来，各列上的像素的晶体管可开启两次以上，使得液晶电容得以获得预充电电压的效果；特别是对于AMOLED显示器，此种每一列产生两次以上的扫描信号，在某些补偿电路中可使得电路产生更好的临界电压(thresholdvoltage)补偿效果。一般使栅极驱动电路产生多重扫描(multi-scan)信号的方式为在栅极驱动电路中设置两组移位寄存电路，而后再利用与两组移位寄存电路耦接的或门来产生多重扫描信号，然此种方式将会降低栅极驱动电路的驱动能力，且有碍于达成窄边框(slim border)的设计需求。

发明内容

本发明提供一种移位寄存装置，可有效提升驱动电路的驱动能力，并满足缩减边框的需求。

本发明的移位寄存装置，包括相互串连耦接的多个移位寄存单元，其中第N级的移位寄存单元包括上拉控制电路、传递电路、上拉电路、下拉电路以及输出下拉电路。上拉控制电路依据N-P级的充电信号产生上拉控制信号。传递电路耦接上拉控制电路，依据上拉控制信号以及第一时脉信号产生充电信号。上拉电路耦接上拉控制电路，依据第二时脉信号以及上拉控制信号产生驱动信号，其中第一时脉信号的周期大于第二时脉信号的周期。下拉电路耦接上拉控制电路以及传递电路，依据第一下拉控制信号拉低上拉控制信号的电压准位，以维持驱动信号的电压准位。输出下拉电路耦接上拉电路，依据第二下拉控制信号拉低驱动信号的电压准位，其中N、P为正整数且P小于N。

基于上述，本发明的实施例移位寄存单元依据时脉周期不同的第一时脉信号与第二时脉信号来产生具有多重时脉的驱动信号，其中透过先后关闭移位寄存单元中上拉电路以及输出下拉电路可延长驱动信号的致能期间，而获得足够进行数据写入的时间，藉由本发明实施例提供的移位寄存装置来产生多重扫描信号可有效提升驱动电路的驱动能力，并满足缩减边框的需求。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1绘示本发明一实施例的移位寄存装置的示意图。

图2绘示本发明一实施例的时脉信号、充电信号、下拉控制信号以及驱动信号的波形示意图。

图3绘示本发明一实施例的移位寄存单元的示意图。

图4绘示本发明另一实施例的移位寄存单元的示意图。

图5绘示图4实施例的时脉信号、充电信号、上拉控制信号、下拉控制信号以及驱动信号的波形示意图。

图6绘示本发明另一实施例的移位寄存单元的示意图。

图7绘示图6实施例的时脉信号SCK、时脉信号CK、充电信号G(n-1)、G(n)、上拉控制信号Q(n)以及起始信号ST(n-1)的波形示意图。

其中，附图标记：

102：移位寄存单元

302：上拉控制电路

304：传递电路

306：上拉电路

308：下拉电路

310：输出下拉电路

602：下拉控制电路

604：稳压电路

SCK、CK、XCK：时脉信号

G(n-1)、G(n)、G(n+1)：充电信号

PCK1～PCK8、PCK(n)、PCK(n+1)：下拉控制信号

S(n)、S(n+1)：驱动信号

T1～T22：晶体管

C1：电容

VGL、VSSL、VSSLL：参考接地电压

Q(n)：上拉控制信号

P1～P4：周期

K(n)：下拉控制信号

ST(n-1)、ST(n)：起始信号

VGH：直流信号

具体实施方式

图1绘示本发明一实施例的移位寄存装置的示意图，请参照图1。移位寄存装置包括多个移位寄存单元102，为简化说明，本实施例仅绘示出第N级～第N+3级的移位寄存单元102，其中N为正整数。各个移位寄存单元102可依据时脉信号SCK、时脉信号CK(或时脉信号XCK，各级移位寄存单元102视其需求不同而接收时脉信号CK或时脉信号XCK)、前级的充电信号G(n-1)依据本级的两个下拉控制信号PCK(n)、PCK(n+1)而输出驱动信号S(n)以及供给后级移位寄存单元102的充电信号G(n)(以第N级的移位寄存单元102为例)。其中时脉信号SCK、时脉信号CK、时脉信号XCK、充电信号(G(n)、G(n+1)等等)、下拉控制信号(PCK1～PCK8等等)以及驱动信号(S(n)、S(n+1)等等)的波形可如图2所示，时脉信号CK与时脉信号XCK的周期大于时脉信号SCK的周期，较佳地，时脉信号CK与时脉信号XCK的宽度二倍于时脉信号SCK的宽度，且时脉信号XCK的波形皆相反于时脉信号CK，为保持图面简洁，在此仅绘示出部分的信号波形。

详细来说，各个移位寄存单元102的实施方式可如图3所示，在此以第N级的移位寄存单元102为例进行说明。移位寄存单元102可包括上拉控制电路302、传递电路304、上拉电路306、下拉电路308以及输出下拉电路310，其中传递电路304耦接上拉控制电路302与下拉电路308，下拉电路308亦耦接上拉控制电路302。此外，上拉电路306则耦接上拉控制电路302与输出下拉电路310。

上拉控制电路302用以依据第N-P级的充电信号G(n-p)产生上拉控制信号Q(n)，即n>p，n≧1且p≧0，在本实施例中N-P级将以N-1级为例进行说明，然本发明并不限于此，P亦可为其他的正整数。传递电路304可依据上拉控制信号Q(n)以及时脉信号CK产生充电信号G(n)，以供给后级(例如第N+1级)的移位寄存单元102进行充电。上拉电路306可依据时脉信号SCK以及上拉控制电路302依据第N-1级的充电信号G(n-1)所产生的上拉控制信号Q(n)产生驱动信号S(n)，以驱动对应的扫描线，而使扫描线上的像素得以接收数据信号。其中当下拉电路308依据下拉控制信号PCK(n)拉低上拉控制信号Q(n)的电压准位时，驱动信号S(n)得以持续地被维持在致能扫描线的电压准位，而让扫描线上的像素有足够的时间被写入数据。而输出下拉电路310则可依据下拉控制信号PCK(n+1)拉低该驱动信号S(n)的电压准位，以决定何时结束扫描线上像素的数据写入时间。

更进一步来说，各个移位寄存单元102的实施方式可如图4所示。在图4的实施例中，上拉控制电路302可包括晶体管T1，晶体管T1的第一端与控制端共同接收来自第N-1级的移位寄存单元102的充电信号G(n-1)，晶体管T1的第二端耦接传递电路304、上拉电路306与下拉电路308。传递电路304包括晶体管T2以及电容C1，晶体管T2的第一端接收时脉信号CK，晶体管T2的控制端耦接上拉控制电路302，以接收上拉控制电路302所产生的上拉控制信号Q(n)，晶体管的第二端则耦接下拉电路308。此外，电容C1耦接于晶体管T2的第二端以及控制端之间。

上拉电路306包括晶体管T3，其第一端接收第二时脉信号SCK，晶体管T3的控制端耦接上拉控制电路302，以接收上拉控制信号Q(n)，晶体管T3的第二端耦接输出下拉电路310。下拉电路308包括晶体管T4与晶体管T5，其中晶体管T4的第一端耦接上拉控制电路302，晶体管T4的控制端接收下拉控制信号PCK(n)，晶体管T4的第二端耦接参考接地电压VGL。另外，晶体管T5的第一端耦接传递电路304而输出充电信号G(n)至下一级的移位寄存单元102，晶体管T5的控制端接收下拉控制信号PCK(n)，晶体管T5的第二端耦接参考接地电压VGL。输出下拉电路310包括晶体管T6，其第一端耦接上拉电路306而输出驱动信号S(n)，晶体管T6的控制端接收下拉控制信号PCK(n+1)，晶体管T6的第二端耦接参考接地电压VGL。

图5绘示图4实施例的时脉信号SCK、时脉信号CK、充电信号G(n-1)、G(n)、上拉控制信号Q(n)、下拉控制信号PCK(n)、PCK(n+1)以及驱动信号S(n)的波形示意图，以下将参照图5说明图4实施例的作动方式。在周期P1中，由于下拉控制信号PCK(n)、PCK(n+1)皆处于低电压准位，则晶体管T4～T6皆处于关闭状态，而晶体管T1的第一端与控制端共同接收来自第N-1级的移位寄存单元102的充电信号G(n-1)而对电容C1进行充电，使得上拉控制信号Q(n)的电压上升，而开启晶体管T2与晶体管T3。在周期P2中，导通的晶体管T2与晶体管T3自其第一端分别接收时脉信号CK与时脉信号SCK，此时电容C1上的电压，亦即上拉控制信号Q(n)的电压准位，将因耦合效应而随着时脉信号CK与时脉信号SCK的电压变化而改变，然在此期间上拉控制信号Q(n)的电压准位仍足以使晶体管T2与晶体管T3维持在导通状态。另一方面，由于下拉控制信号PCK(n)、PCK(n+1)在周期P2中皆处于低电压准位，因此晶体管T4～T6皆处于关闭状态，如此一来，晶体管T3的第二端将持续输出时脉信号SCK作为驱动信号S(n)，而晶体管T2则持续输出时脉信号CK作为充电信号G(n)。

在周期P3中，下拉控制信号PCK(n)转为高电压准位而开启晶体管T4与T5，导通的晶体管T4与T5将拉低上拉控制信号Q(n)与充电信号G(n)的电压准位，而使得晶体管T1～T3进入关闭的状态。此时，由于下拉控制信号PCK(n+1)处于低电压准位，则晶体管T6处于关闭的状态，因此驱动信号S(n)的将持续地被维持在高电压准位，即在周期P2与P3交界处的驱动信号S(n)持续地被维持在高电压准位，则此连续的驱动信号S(n)的宽度大于在周期P2的驱动信号S(n)的宽度。换言之，以周期P2与P3交界处为分界，一部份驱动信号S(n)在周期P2，另一部驱动信号S(n)在周期P3，且在交界处的驱动信号S(n)也维持在高电压准位。在周期P4中，下拉控制信号PCK(n)已处于低电压准位使得晶体管T4、T5处于关闭状态，而下拉控制信号PCK(n+1)则转为高电压准位，使得晶体管T6被导通，驱动信号S(n)的电压准位将随着晶体管T6的导通被拉低。其中，下拉控制信号PCK(n+1)转为高电压准位的时间点可依数据被写入扫描线上的像素所需的时间设计，以确保有足够的时间让扫描线上的像素被写入数据。

如上所述，藉由上述实施例的移位寄存单元102依据时脉周期不同的时脉信号CK与时脉信号SCK可产生具有多重时脉的驱动信号S(n)，其中透过先后关闭移位寄存单元102中上拉电路以及输出下拉电路可延长驱动信号S(n)的致能扫描线的时间，而使扫描线上的像素获得足够进行数据写入的时间。由于透过上述发明实施例的移位寄存单元102并不需如现有技术般需要两组移位寄存电路与逻辑门来产生具有多重时脉的驱动信号S(n)，因此可有效提升驱动电路的驱动能力，并满足缩减边框的需求。

图6绘示本发明另一实施例的移位寄存单元102的示意图，请参照图6。在本实施例中，移位寄存单元102更包括下拉控制电路602与稳压电路604，其中稳压电路604，耦接下拉控制电路602、上拉控制电路302、传递电路304以及上拉电路306。下拉控制电路602用以依据上拉控制信号Q(n)以及驱动信号S(n)产生下拉控制信号K(n)，而稳压电路604用以依据该下拉控制信号K(n)对上拉控制信号Q(n)、充电信号G(n)、起始信号ST(n)以及驱动信号S(n)进行稳压。

此外，上拉控制电路302、传递电路304以及下拉电路308在本实施例中的实施方式亦与图4实施例的实施方式不同。在本实施例中，上拉控制电路302包括晶体管T7～T9，其中晶体管T7与晶体管T8串接于充电信号G(n-1)的接收端与传递电路304之间，且晶体管T7与晶体管T8的控制端接收N-1级的起始信号ST(n-1)。另外，晶体管T9的第一端耦接晶体管T7与晶体管T8的共同接点，晶体管T9的第二端耦接晶体管T9的控制端以及传递电路304。

在本实施例中，传递电路304相较于图4实施例的传递电路304更包括晶体管T10，其第一端接收时脉信号CK，晶体管10的控制端耦接上拉控制电路302，以接收上拉控制信号Q(n)，晶体管T10的第二端用以产生起始信号ST(n)。另外，本实施例的下拉电路308相较于图4实施例的下拉电路308更包括晶体管T11与晶体管T12，其中晶体管T11的第一端耦接上拉控制电路302，以接收上拉控制信号Q(n)，晶体管T11的控制端耦接晶体管T5的控制端，并接收下拉控制信号PCK(n)。晶体管T12的第一端耦接晶体管T11的第二端以及晶体管T10的第二端，以接收起始信号ST(n)，晶体管T12的控制端接收下拉控制信号PCK(n)，晶体管T12的第二端耦接参考接地电压VSSLL。

此外，如图6所示，本实施例的下拉控制电路602包括晶体管T13～18，其中晶体管T13的第一端与控制端接收直流信号VGH，晶体管T14的第一端与控制端分别耦接晶体管T13的第一端与第二端，晶体管T14的第二端耦接稳压电路，晶体管T15耦接于晶体管T13的第二端与参考接地电压VSSL之间，晶体管T15的控制端接收上拉控制信号Q(n)，晶体管T16，耦接于晶体管T14的第二端与参考接地电压VSSL之间，晶体管T16的控制端接收上拉控制信号Q(n)，晶体管T17耦接于晶体管T13的第二端与参考接地电压VSSL之间，晶体管T17的控制端接收驱动信号S(n)，晶体管T18耦接于晶体管T14的第二端与参考接地电压VSSL之间，晶体管T18的控制端接收驱动信号S(n)。

另外，本实施例的稳压电路604包括晶体管T19～T22，其中晶体管T19的第一端耦接传递电路304，以接收充电信号G(n)，晶体管T19的控制端接收下拉控制信号K(n)，晶体管T19的第二耦接参考接地电压VGL，晶体管T20的第一端耦接上拉电路306，以接收该驱动信号S(n)，晶体管T20的控制端接收下拉控制信号K(n)，晶体管T20的第二端耦接参考接地电压VGL，晶体管T21的第一端耦接上拉控制电路302，以接收上拉控制信号Q(n)，晶体管T21的控制端接收下拉控制信号K(n)，晶体管T21的第二端接收起始信号ST(n)，晶体管T22的第一端耦接晶体管T21的第二端，晶体管T22的控制端接收该下拉控制信号K(n)，晶体管T22的第二端耦接参考接地电压VSSLL。

图7绘示图6实施例的时脉信号SCK、时脉信号CK、充电信号G(n-1)、G(n)、上拉控制信号Q(n)以及起始信号ST(n-1)的波形示意图，参照图5的波形图可知，在充电信号G(n-1)对电容C1进行充电后，上拉控制信号Q(n)的电压将持续被拉高，如此一来当充电信号G(n-1)与起始信号ST(n-1)在低电压准位时(亦即晶体管T7、T8处于关闭状态时)，晶体管T7、T8可能因两端的电压差过大而导致漏电流的产生。本实施例将晶体管T2的第二端透过晶体管T9耦接至晶体管T7、T8的共同接点，当充电信号G(n-1)与起始信号ST(n-1)在低电压准位时，充电信号G(n)为处于高电压准位，因此可提高晶体管T7、T8的共同接点上的电压，而避免晶体管T7、T8因两端的电压差过大而出现漏电流。

类似地，晶体管T11、T12以及晶体管T21、T22的耦接方式亦与晶体管T7、T8类似，当晶体管T11、T12以及晶体管T21、T22处于关闭状态时，起始信号ST(n)亦处于高电压准位，而可分别提高晶体管T11、T12以及晶体管T21、T22共同接点上的电压，而避免T11、T12以及晶体管T21、T22因两端的电压差过大而出现漏电流。此外，在本实施例中，参考接地电压VGL、参考接地电压VSSL以及参考接地电压VSSLL可分别具有不同的电压值，例如可使参考接地电压VSSL的电压值小于参考接地电压VGL且大于参考接地电压VSSLL，如此可确保图6实施例中的各个晶体管在处于关闭状态时，不会因控制端与第二端的电压差过小而产生漏电流。当然，在部分实施例中亦可使参考接地电压VGL、参考接地电压VSSL以及参考接地电压VSSLL具有相同的电压值。

此外，由图6的下拉控制电路602的实施方式可看出，下拉控制信号K(n)的电压准位高低关联于驱动信号S(n)与上拉控制信号Q(n)。当电容C1上的电压变动时(亦即上拉控制信号Q(n)的电压准位变动时)，驱动信号S(n)与上拉控制信号Q(n)可影响下拉控制信号K(n)的电压准位，以控制晶体管T19～T22的导通状态，进而对充电信号G(n)、驱动信号S(n)、上拉控制信号Q(n)以及起始信号ST(n)等四个信号进行稳压。举例来说，当上拉控制信号Q(n)的电压准位因耦合效应而产生突波电流时，开启的晶体管T19～T22会提供放电路径给突波电流进行放电，而达到稳压的效果。

综上所述，本发明实施例的移位寄存单元依据时脉周期不同的时脉信号与时脉信号产生具有多重时脉的驱动信号，而不需如现有技术般需要两组移位寄存电路与逻辑门来产生具有多重时脉的驱动信号，因此可有效提升整合于面板上的驱动电路(GIP)的驱动能力，并满足缩减边框的需求。其中透过先后关闭移位寄存单元中上拉电路以及输出下拉电路可延长驱动信号的致能扫描线的时间，而使扫描线上的像素获得足够进行数据写入的时间。在部分实施例中，更可对移位寄存单元中的信号进行稳压并预防漏电流的产生，进一步提高移位寄存装置的可靠性。

Claims (12)

1.一种移位寄存装置，其特征在于，包括：

多个移位寄存单元，该些移位寄存单元相互串连耦接，其中第N级的移位寄存单元包括：

一上拉控制电路，依据一N-P级的充电信号产生一上拉控制信号；

一传递电路，耦接该上拉控制电路，依据该上拉控制信号以及一第一时脉信号产生一充电信号；

一上拉电路，耦接该上拉控制电路，依据一第二时脉信号以及该上拉控制信号产生一驱动信号，其中该第一时脉信号的周期大于该第二时脉信号的周期；

一下拉电路，耦接该上拉控制电路以及该传递电路，依据一第一下拉控制信号拉低该上拉控制信号的电压准位，以维持该驱动信号的电压准位；以及

一输出下拉电路，耦接该上拉电路，依据一第二下拉控制信号拉低该驱动信号的电压准位，其中N、P为正整数且P小于N。

2.如权利要求1所述的移位寄存装置，其特征在于，该上拉控制电路包括：

一晶体管，其第一端与该控制端共同接收该N-P级的充电信号，该晶体管的第二端耦接该传递电路、该上拉电路与该下拉电路。

3.如权利要求1所述的移位寄存装置，其特征在于，该传递电路包括：

一晶体管，其第一端接收该第一时脉信号，该晶体管的控制端耦接该上拉控制电路，以接收该上拉控制信号，该晶体管的第二端耦接该下拉电路；以及

一电容，耦接于该晶体管的第二端以及控制端之间。

4.如权利要求1所述的移位寄存装置，其特征在于，该上拉电路包括：

一晶体管，其第一端接收该第二时脉信号，该晶体管的控制端耦接该上拉控制电路，以接收该上拉控制信号，该晶体管的第二端耦接该输出下拉电路。

5.如权利要求1所述的移位寄存装置，其特征在于，该下拉电路包括：

一第一晶体管，其第一端耦接该上拉控制电路，该第一晶体管的控制端接收该第一下拉控制信号，该第一晶体管的第二端耦接一参考接地电压；以及

一第二晶体管，其第一端耦接该传递电路，接收该充电信号，该第二晶体管的控制端接收该第一下拉控制信号，该第二晶体管的第二端耦接该参考接地电压。

6.如权利要求1所述的移位寄存装置，其特征在于，该输出下拉电路包括：

一晶体管，其第一端耦接该上拉电路，接收该驱动信号，该晶体管的控制端接收该第二下拉控制信号，该晶体管的第二端耦接一参考接地电压。

7.如权利要求1所述的移位寄存装置，其特征在于，该上拉控制电路包括：

一第一晶体管，

一第二晶体管，与该第一晶体管串接于该N-P级的充电信号的接收端与该传递电路之间，该第一晶体管与该第二晶体管的控制端接收该N-P级的起始信号；以及

一第三晶体管，其第一端耦接该第一晶体管与该第二晶体管的共同接点，该第三晶体管的第二端耦接该第三晶体管的控制端以及该传递电路。

8.如权利要求7所述的移位寄存装置，其特征在于，该传递电路包括：

一第四晶体管，其第一端接收该第一时脉信号，该第四晶体管的控制端耦接该上拉控制电路，以接收该上拉控制信号，该第四晶体管的第二端耦接该下拉电路以及该第三晶体管的第二端；

一第五晶体管，其第一端接收该第一时脉信号，该第五晶体管的控制端耦接该上拉控制电路，以接收该上拉控制信号，该第五晶体管的第二端产生一起始信号；以及

一电容，其第一端耦接该第四晶体管与该第五晶体管的控制端，该电容的第二端耦接该第四晶体管的第二端。

9.如权利要求8所述的移位寄存装置，其特征在于，该下拉电路包括：

一第六晶体管，其第一端耦接该上拉控制电路，以接收该上拉控制信号，该第六晶体管的控制端接收该第一下拉控制信号；

一第七晶体管，其第一端耦接该第六晶体管的第二端以及该第五晶体管的第二端，以接收该起始信号，该第七晶体管的控制端接收该第一下拉控制信号，该第七晶体管的第二端耦接一第一参考接地电压；以及

一第八晶体管，其第一端耦接该传递电路，以接收该充电信号，该第八晶体管的控制端接收该第一下拉控制信号，该第八晶体管的第二端耦接一第二参考接地电压。

10.如权利要求9所述的移位寄存装置，其特征在于，还包括：

一下拉控制电路，依据该上拉控制信号以及该驱动信号产生一下拉控制信号；以及

一稳压电路，耦接该下拉控制电路、该上拉控制电路、该传递电路以及该上拉电路，依据该下拉控制信号对该上拉控制信号、该充电信号、该起始信号以及该驱动信号进行稳压。

11.如权利要求10所述的移位寄存装置，其特征在于，该稳压电路包括：

一第九晶体管，其第一端耦接该传递电路，以接收该充电信号，该第九晶体管的控制端接收该下拉控制信号，该第九晶体管的第二端耦接该第二参考接地电压；

一第十晶体管，其第一端耦接该上拉电路，以接收该驱动信号，该第十晶体管的控制端接收该下拉控制信号，该第十晶体管的第二端耦接该第二参考接地电压；

一第十一晶体管，其第一端耦接该上拉控制电路，以接收该上拉控制信号，该第十一晶体管的控制端接收该下拉控制信号，该第十一晶体管的第二端接收该起始信号；以及

一第十二晶体管，其第一端耦接该第十一晶体管的第二端，该第十二晶体管的控制端接收该下拉控制信号，该第十二晶体管的第二端耦接该第一参考接地电压。

12.如权利要求11所述的移位寄存装置，其特征在于，该下拉控制电路包括：

一第十三晶体管，其第一端与控制端接收一直流信号；

一第十四晶体管，其第一端与控制端分别耦接该第十三晶体管的第一端与第二端，该第十四晶体管的第二端耦接该稳压电路；

一第十五晶体管，耦接于该第十三晶体管的第二端与一第三参考接地电压之间，该第十五晶体管的控制端接收该上拉控制信号；

一第十六晶体管，耦接于该第十四晶体管的第二端与该第三参考接地电压之间，该第十六晶体管的控制端接收该上拉控制信号；

一第十七晶体管，耦接于该第十三晶体管的第二端与该第三参考接地电压之间，该第十七晶体管的控制端接收该驱动信号；以及

一第十八晶体管，耦接于该第十四晶体管的第二端与该第三参考接地电压之间，该第十八晶体管的控制端接收该驱动信号。