CN109216195B - 鳍状场效晶体管装置及其形成方法 - Google Patents

鳍状场效晶体管装置及其形成方法 Download PDF

Info

Publication number
CN109216195B
CN109216195B CN201711283937.4A CN201711283937A CN109216195B CN 109216195 B CN109216195 B CN 109216195B CN 201711283937 A CN201711283937 A CN 201711283937A CN 109216195 B CN109216195 B CN 109216195B
Authority
CN
China
Prior art keywords
semiconductor layer
fin
doping
recess
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711283937.4A
Other languages
English (en)
Other versions
CN109216195A (zh
Inventor
马志宇
沙哈吉·B·摩尔
李承翰
潘正扬
张世杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109216195A publication Critical patent/CN109216195A/zh
Application granted granted Critical
Publication of CN109216195B publication Critical patent/CN109216195B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明实施例提供一种鳍状场效晶体管装置及其形成方法，鳍状场效晶体管装置的形成方法包括提供基板，其具有栅极结构于基板的第一侧上；形成凹陷，且凹陷与栅极结构相邻；以及形成具有掺杂的第一半导体层于凹陷中，第一半导体层为非顺应性，且第一半导体层衬垫凹陷并自凹陷底部延伸至凹陷顶部。此方法亦包括形成具有掺杂的第二半导体层于凹陷中及第一半导体层上，且第二半导体层中掺杂的第二浓度大于第一半导体层中掺杂的第一浓度。

Description

鳍状场效晶体管装置及其形成方法
技术领域
本发明实施例涉及制作半导体装置，尤其涉及形成半导体装置中的接点(亦称作接点插塞)。
背景技术
半导体集成电路产业因多种电子构件如晶体管、二极管、电阻、电容、或类似物的集成密度持续改良，已经历快速成长。上述集成密度的主要改良为持续缩小最小结构的尺寸，使更多构件整合至限定面积中。
晶体管尺寸缩小，可缩小每一结构尺寸。在进阶工艺技术中，晶体管的通道长度达到与空乏层宽度的相同等级时，将产生短通道效应而不利地影响晶体管效能。此技术领域需要结构与其工艺方法，以在进阶工艺技术中采用小结构尺寸。
发明内容
本发明实施例的目的在于提供一种半导体装置的形成方法，以解决上述问题。
本发明一实施例提供的半导体装置的形成方法，包括：提供基板，其具有栅极结构于基板的第一侧上；形成凹陷，且凹陷与闸极结构相邻；形成包含掺杂的第一半导体层于凹陷中，第一半导体层为非顺应性，而第一半导体层衬垫凹陷，且自凹陷的底部延伸至凹陷的顶部；以及形成包含掺杂的第二半导体层于凹陷中及第一半导体层上，且第二半导体层中掺杂的第二浓度大于第一半导体层中掺杂的第一浓度。
本发明实施例的有益效果在于，第一半导体层可产生空乏区于漏极下，因此降低源极至通道接面的电位障壁，还可改善装置效能如临界电压(比如降低临界电压)，因此有助于缓和短通道效应。
附图说明
图1是鳍状场效晶体管的透视图。
图2至图17的一实施例中，多种工艺阶段中鳍状场效晶体管装置的剖视图。
图18的一实施例中，鳍状场效晶体管装置的剖视图。
图19的一实施例中，鳍状场效晶体管装置的剖视图。
图20A与图20B的一些实施例中，鳍状场效晶体管装置的能量散射光谱分析。
图21的一些实施例中，制作半导体装置的方法其流程图。
附图标记如下：
A-A、B-B、C-C 剖面
H1、H2、H3 高度
H4 第二高度
H5 第一高度
T1、T2、T3、T4、T5 厚度
T6 第三厚度
T7 第二厚度
T8 第一厚度
30 鳍状场效晶体管
32、50 基板
34 隔离区
36、64 鳍状物
38、66 栅极介电物
40、68、98 栅极
42、44、67 源极/漏极区
52 垫氧化物层
56 垫氮化物层
58 图案化遮罩
60 半导体带
61 沟槽
62 隔离区
63 凹陷
64T、69T 上表面
65 第一半导体层
65’ 半导体材料
65C 其他部分
65E 末端部分
65S 第一部分
69 第二半导体层
69C 中心轴
69L 下侧部分
69U 上侧部分
70 遮罩
72 栅极密封间隔物
73、73L、73R 错位
75 栅极结构
81 边界
87 第一间隔物
89 第二间隔物
90、95 层间介电物
91、93 接点开口
96 栅极介电层
97 置换栅极
99 凹陷
100、200、300 鳍状场效晶体管装置
102 接点插塞
109 晶种层
110 导电材料
501 区域
810 蚀刻工艺
1010、1020、1030、1040 步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与排列的实施例是用以简化本发明而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种例子中可重复标号及/或符号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号及/或符号的单元之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
下述内容中的本发明实施例为形成鳍状场效晶体管装置的方法，更特别关于形成鳍状场效晶体管装置的源极/漏极区。然而本技术领域中技术人员应理解，本发明实施例的方法可用于其他装置或应用，比如平面装置。
图1是鳍状场效晶体管30的一例的透视图。鳍状场效晶体管30包含基板32，其具有鳍状物36。基板32具有隔离区34，且鳍状物36自相邻的隔离区34之间向上凸起。栅极介电物38沿着鳍状物36的侧壁及上表面，而栅极40位于栅极介电物38上。源极/漏极区44位于栅极介电物38与栅极40的两侧上的鳍状物中。图1亦显示后续附图中的参考剖面。剖面B-B沿着鳍状场效晶体管30的栅极40的纵轴延伸。剖面C-C平行于剖面B-B，并横越源极/漏极区42。剖面A-A垂直于剖面B-B并沿着鳍状物36的纵轴，其为源极/漏极区42与44之间的电流方向。后续附图依据参考剖面以清楚说明。
图2至图17的一实施例中，鳍状场效晶体管装置100在多种工艺阶段中的剖视图。鳍状场效晶体管装置100与图1中的鳍状场效晶体管类似，除了具有多个鳍状物。图2至图5为鳍状场效晶体管装置100沿着剖面B-B的剖视图，而图6至图17为沿着剖面A-A的剖视图。
图2显示基板50。基板50可为半导体基板如基体半导体、绝缘层上半导体基板或类似物。基板50可为非掺杂或掺杂p型或n型掺杂。基板50可为晶圆如硅晶圆。一般而言，绝缘层上半导体基板包含半导体材料层形成于绝缘层上。举例来说，绝缘层可为埋置氧化物层、氧化硅层或类似物。绝缘层可提供于基板上，且基板通常为硅基板或玻璃基板。此外亦可采用其他基板，比如多层或组成渐变的基板。在一些实施例中，基板50的半导体材料可包含硅、锗、半导体化合物(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟)或上述的组合。
基板50可包含集成电路装置(未图示)。本技术领域中技术人员应理解，可形成于基板50之中及/或之上的集成电路装置种类繁多(比如晶体管、二极管、电容、电阻、类似物或上述的组合)，以产生用于鳍状场效晶体管的设计需求的结构或功能。集成电路装置的形成方法可为任何合适方法。
如图3所示，可采用光微影与蚀刻技术图案化图2中的基板50。举例来说，形成掩膜层如垫氧化物层52与上方的垫氮化物层56于基板50上。垫氧化物层52可为薄膜，其可包含热氧化工艺形成的氧化硅。垫氧化物层52可作为基板50与上方的垫氮化物层56之间的粘着层，并可作为蚀刻垫氮化物层56时的蚀刻停止层。在一些实施例中，垫氮化物层56的组成为氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似物或上述的组合，且其形成方法可为低压化学气相沉积或等离子体增强化学气相沉积。
掩膜层的图案化方法可采用光微影技术。一般而言，光微影技术沉积、照射曝光、并显影光刻胶材料(未图示)，以移除部分的光刻胶材料。保留的光刻胶材料可保护其下方的材料(如此例中的掩膜层)，免于后续工艺步骤(如蚀刻)的影响。在此例中，光刻胶材料用以图案化垫氧化物层52与垫氮化物层56，以形成图案化遮罩58，如图3所示。
接着采用图案化遮罩58，图案化基板50的露出部分以形成沟槽61，可定义半导体带60于相邻的沟槽61之间，如图3所示。在一些实施例中，半导体带60的形成方法为蚀刻沟槽至基板50中。蚀刻可为任何可接受的蚀刻工艺，比如反应性离子蚀刻、中子束蚀刻、类似方法或上述的组合，蚀刻可为非等向。在一些实施例中，沟槽61可为彼此平行的带状(在俯视图中)，且彼此紧密排列。在一些实施例中，沟槽61可连续地围绕半导体带60。在形成半导体带60后，可采用蚀刻或任何合适方法移除图案化遮罩58。
如图4所示，形成绝缘材料于相邻的半导体带60之间，以形成隔离区62。绝缘材料可为氧化物如氧化硅、氮化物、类似物或上述的组合，且其形成方法可为高密度等离子体化学气相沉积、可流动的化学气相沉积(在远端等离子体系统中沉积化学气相沉积为主的材料，再进行后硬化使其转变为另一材料如氧化物)、类似方法或上述的组合。任何可接受的工艺形成的其他绝缘材料亦可用于隔离区62。在此例示性的实施例中，绝缘材料为可流动的化学气相沉积形成的氧化硅。一旦形成绝缘材料，即可进行回火工艺。平坦化工艺如化学机械研磨可移除任何多余的绝缘材料(或残留的图案化遮罩58)，使隔离区62的上表面与半导体带60的上表面共平面(未图示)。
接着可使隔离区62凹陷，比如形成浅沟槽的隔离区62。隔离区62凹陷后，半导体带60的上侧部分将自相邻的隔离区62之间凸起，以形成半导体的鳍状物64。隔离区62的上表面可具有平坦表面如图示、凸起表面、凹陷表面(如碟状)或上述的组合。通过合适蚀刻，可让隔离区62的上表面平坦、凸起及/或凹陷。使隔离区62凹陷的方法可采用可接受的蚀刻工艺，比如对隔离区62的材料具有选择性的蚀刻工艺。举例来说，可采用化学氧化物移除法如
Figure GDA0002468759350000061
蚀刻、Applied Materails的SICONI工具或稀氢氟酸。
图2至图4是形成鳍状物64的一实施例，但可采用多种不同工艺形成鳍状物。在一例中，可形成介电层于基板的上表面上；可蚀穿介电层以形成沟槽；可磊晶成长同质磊晶结构于沟槽中；使介电层凹陷，让同质磊晶结构自介电层凸起以形成鳍状物。在另一例中，异质磊晶结构可用于鳍状物。举例来说，可让半导体带凹陷，并可磊晶成长不同于半导体带的材料于凹陷处。在又一例中，可形成介电层于基板的上表面上；可蚀穿介电层以形成沟槽；可采用不同于基板的材料，磊晶成长的异质磊晶结构于沟槽中以及可使介电层凹陷，让异质磊晶结构自介电层凸起以形成鳍状物。在一些实施例中，磊晶成长同质磊晶结构或异质磊晶结构时，可在成长时临场掺杂成长的材料，因此可省略之前或之后的布植。不过还可一起采用临场掺杂与布植掺杂。此外，在n型金氧半区与p型金氧半区中磊晶成长不同的材料具有优点。在多种实施例中，鳍状物可包含硅锗(SixGe1-x，其中x介于约0与1之间)、碳化硅、纯锗或实质上纯锗、III-V族半导体化合物、II-VI族半导体化合物或类似物。举例来说，用以形成III-V族半导体化合物的合适材料包含但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化镓铟、砷化铝铟、锑化镓、锑化铝、磷化铝、磷化镓或类似物。
如图5所示，栅极结构75形成于半导体的鳍状物64上。介电层形成于半导体的鳍状物64与隔离区62上。举例来说，介电层可为氧化硅、氮化硅、上述的多层结构或类似物，且可依可接受的技术沉积或热成长。在一些实施例中，介电层为氧化硅。在一些实施例中，介电层可为高介电常数介电材料。在这些实施例中，介电层的介电常数大于约7.0，且可包含铪、铝、锆、镧、镁、钡、钛或铅的氧化物或硅酸盐、上述的多层结构、或上述的组合。介电层的形成方法可包含分子束沉积、原子层沉积、等离子体增强化学气相沉积或类似方法。
栅极层形成于介电层上，而掩膜层形成于栅极层上。栅极层可沉积于介电层上，接着平坦化(如化学机械研磨)栅极层。掩膜层可沉积于栅极层上。举例来说，栅极层的组成可为多晶硅，但亦可采用其他材料。在一些实施例中，栅极层可包括含金属材料如氮化钛、氮化钽、碳化钽、钴、钌、铝、碳化铝钛、氮化铝钛、氧化铝钛、钨、上述的组合或上述的多层结构。举例来说，掩膜层可为氮化硅或类似物。
在形成层状物后，可采用可接受的光微影与蚀刻技术图案化掩膜层以形成遮罩70。接着以可接受的蚀刻技术将遮罩70的图案分别转移至栅极层与介电层，以形成栅极68与栅极介电物66。栅极68与栅极介电物覆盖个别的半导体的鳍状物64其通道区。栅极68的纵向亦可实质上垂直于个别半导体的鳍状物64的纵向。
图6至图17是鳍状场效晶体管装置100沿着剖面A-A(沿着鳍状物的纵轴)的剖视图。如图6所示的非限制性例子中，两个栅极结构75形成于鳍状物64上。其他数目(比如大于或小于2)的栅极结构75还可形成鳍状物64上。如图6所示，可视情况形成栅极密封间隔物72(还可称作间隔物)于栅极结构75的侧壁上。在一些实施例中，栅极密封间隔物72可避免后续工艺(见图8)形成半导体材料65’于栅极结构75上(比如沿着栅极结构75的侧壁或上表面)。当栅极结构75的材料不利于半导体材料65’形成其上时，可省略栅极密封间隔物72。为简化附图，栅极密封间隔物72不会出现在后续附图中，但应理解栅极密封间隔物72可形成于栅极结构75的侧壁上。
栅极密封间隔物72可为氮化物如氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似物或上述的组合。在一例示性的实施例中，栅极密封间隔物72的形成方法可为先形成栅极密封间隔物72的材料层于隔离区62、半导体的鳍状物64、与栅极结构75上，且其形成方法可为热氧化或合适的沉积工艺。接着可进行非等向蚀刻工艺(如等离子体蚀刻工艺)以移除隔离区62、半导体的鳍状物64、与栅极结构75的上表面上的栅极密封间隔物72的部分材料层。在非等向蚀刻工艺后，保留于栅极密封结构75的侧壁上的栅极密封间隔物72的部分材料层，即形成栅极密封间隔物72。
在图7中，接着形成凹陷63于鳍状物64中。在此例示性的实施例中，凹陷63与栅极结构75相邻，并自鳍状物64T的上表面延伸至鳍状物64中。在合适的蚀刻工艺如湿蚀刻工艺中搭配图案化掩膜层(未图示)，可用以形成凹陷63。在形成凹陷63之后，可采用合适的移除工艺(如灰化)移除图案化掩膜层。
如图8所示，形成半导体材料65’于凹陷63中。半导体材料65’可包含合适材料如硅、碳化物或硅锗，以用于不同种类的半导体装置(如n型装置或p型装置)。合适材料可提供压缩应力以改善p型装置中的电洞移动率，或提供拉伸应力以改善n型装置中的电子移动率。半导体材料65’可包含合适掺杂n型掺杂(如磷)或p型掺杂(如硼)，端视所欲形成的半导体装置种类而定。举例来说，在形成n型装置的实施例中，半导体材料65’可包含磷化硅。在形成p型装置的另一实施例中，半导体材料65’可包含硅锗或掺杂硼的硅锗。值得注意的是，上述内容中的磷与硼分别作为n型掺杂与p型掺杂的例子。此外亦可采用其他合适的n型掺杂或p型掺杂，且这些掺杂完全属于本发明范畴。
在一些实施例中，半导体材料65’的形成方法为磊晶材料于凹陷中，其可采用合适方法如有机金属化学气相沉积、分子束磊晶、液相磊晶、气相磊晶、选择性磊晶成长、类似方法或上述的组合。在用于n型装置的例示性实施例中，半导体材料65’的形成方法采用含硅的第一前驱物与含磷的第二前驱物。第一前驱物可包含二氯硅烷、硅氮烷、类似物或上述的组合。第二前驱物可包含膦或类似物。磊晶成长工艺的温度可介于约400℃至约700℃之间。磊晶成长工艺的压力可介于约5torr至约600torr之间。含硅的第一前驱物流速可介于约50标准立方公分/分钟与约100标准立方公分/分钟之间，而含磷的第二前驱物流速可介于约20标准立方公分/分钟与300标准立方公分/分钟之间。
如图8所示，顺应性地形成半导体材料65’于凹陷63中。在一些实施例中，半导体材料65’衬垫凹陷63的侧壁与底部。在一些实施例中，半导体材料65’的厚度T1介于约1nm至约10nm之间，而半导体材料65’的高度H1(比如半导体材料65’的最底部表面至半导体材料65’的最顶部表面)介于约30nm至约80nm之间。其他尺寸亦可用，且可取决于半导体装置的设计需求。如图8所示，半导体材料65’的末端部分65E与鳍状物64的上表面64T相邻(或齐平)，并邻接栅极结构75。
在图9中，接着形成第一间隔物87于栅极结构75的侧壁上。第一间隔物87的组成可为氮化物如氮化硅、氮氧化硅、氧化硅、碳化硅、碳氮化硅、类似物或上述的组合。第一间隔物87的形成方法可采用热氧化，或合适的沉积工艺如物理气相沉积、化学气相沉积或类似方法。第一间隔物87的形成方法可为先沉积第一间隔物的87的材料层于鳍状场效晶体管装置100上，接着进行非等向蚀刻以移除栅极结构75的上表面上与半导体材料65’的上表面上的部分第一间隔物87的材料层，采用氢氟酸或盐酸的等离子体蚀刻工艺可用于非等向蚀刻。在后续工艺(见图11与图12)中，将移除第一间隔物87并置换为第二间隔物89，因此本发明实施例的第一间隔物87亦可称作虚置间隔物。
如图9所示，形成第一间隔物87于半导体材料65’的末端部分65E上。在一些实施例中，第一间隔物87的宽度足以覆盖半导体材料65’的末端部分65E。第一间隔物87遮蔽末端部分65E，使其免于后续蚀刻工艺影响。如此一来，末端部分65E的蚀刻程度，少于半导体材料65’的其他部分的蚀刻程度，其将详述如下。
在形成第一间隔物87后可进行清洁工艺。合适的清洁工艺如等离子体工艺，可采用包含氢氟酸或盐酸的气体。清洁工艺可自栅极结构75的侧壁以外的位置(比如半导体材料65’的上表面上)，移除第一间隔物87的材料。
接着如图10所示，进行蚀刻工艺810。蚀刻工艺810移除半导体材料65’的上侧层，而半导体材料65’其保留的下侧层形成第一半导体层65(比如第一部分65S与其他部分65C)。
在一些实施例中，蚀刻工艺810为干蚀刻工艺。在一些实施例中，干蚀刻工艺为等离子体工艺，其采用的气体包含四氟化碳与氧气。干蚀刻工艺的压力可介于约10torr至约300torr之间。由于第一间隔物87保护半导体材料65’的末端部分65E(见图9)免于蚀刻工艺810，末端部分65E被蚀刻的程度小于半导体材料65’的其他部分。举例来说，蚀刻工艺810移除半导体材料65’的末端部分65E以外的其他部分(比如延伸于两个对应末端部分65E之间的凹陷63中的部分，或者末端部分65E与对应的凹陷63的底部之间的部分)的速率，大于移除末端部分65E的速率。如此一来，蚀刻工艺810后末端部分65E的保留部分，将形成第一部分65S。如图10所示，每一第一部分65至少有一部分为圆形或卵形，其具有实质上平坦的上表面。图10是第一部分65的形状的非限制性例子。第一部分65还可为其他形状，比如后述的图18与图19。第一半导体层65其第一部分65S的厚度T2，大于第一半导体层65其第一部分65S以外的其他部分65C的厚度T3。在一些实施例中，厚度T2介于约1nm至约5nm之间，而厚度T3介于约1nm至约5nm之间，且厚度T2大于厚度T3。在此例示性的实施例中，第一部分65S的高度H2可介于约5nm与约20nm之间。
在一些实施例中，调整蚀刻工艺的压力，以在横向(在图10中自左侧至右侧的方向)达到目标的蚀刻速率。可调整蚀刻工艺的压力或第一间隔物87的尺寸(如宽度)，以控制第一半导体层65的第一部分65S的形状/尺寸。如图10所示的第一部分65S至少具有圆形/卵形的部分，而其他部分65C顺应性地形成于凹陷63上。如图10所示，其他部分65C具有实质上一致的厚度T3。图10中的第一半导体层65(如第一部分65S与其他部分65C)其形状及/或尺寸为非限制性的例子，其他形状或尺寸亦可用且完全属于本发明范畴。举例来说，图18与图19为用于第一半导体层65的其他形状或尺寸，其将说明如下。
蚀刻工艺810可能损伤第一间隔物87。因此在完成蚀刻工艺810后，将移除第一间隔物87并置换为第二间隔物89，如图11与12所示。
如图11所示，移除第一间隔物87。第一间隔物87的移除方法可为合适的移除工艺，比如蚀刻工艺。在一些实施例中，进行湿蚀刻工艺以移除第一间隔物87。举例来说，可用以移除第一间隔物啊87的湿蚀刻工艺采用的蚀刻剂可包含氢氟酸，或氢氟酸与盐酸的混合物。
在图12中，接着形成第二间隔物89于栅极结构75的侧壁上。第二间隔物89的材料与形成方法，可与第一间隔物87的材料与形成方法类似，因此不详述重复内容。在其他实施例中，第二间隔物89与第一间隔物87的材料不同，且可由合适的方法如化学气相沉积、物理气相沉积、类似方法或上述的组合形成。第二间隔物89的尺寸(如宽度)可与第一间隔物87的尺寸类似，不过亦可采用不同尺寸。在形成第二间隔物89后，第二间隔物89将覆盖第一半导体层65的第一部分65S，如图12所示。
在图13中，接着形成第二半导体层69于第一半导体层65上。第二半导体层69填入凹陷中，如图13所示。第二半导体层69的上表面69T可延伸高于鳍状物64的上表面64T。在此例示性的实施例中，第一半导体层65与第二半导体层69形成鳍状场效晶体管装置100的源极/漏极区67。
在一例示性的实施例中，第二半导体层69的材料与第一半导体层65的材料包含不同浓度的相同元素(比如硅与磷)。在例示性的实施例中，第二半导体层69的掺杂(如磷或硼)浓度高于第一半导体层65的掺杂浓度。举例来说，第二半导体层69中掺杂(如磷或硼)的原子％，可为第一半导体层65中掺杂的原子％的十倍或更多。在一些实施例中，第二半导体层69中掺杂的原子％，可为第一半导体层65中掺杂的原子％的10倍至100倍之间。在非限制性的例子中，第一半导体层65中掺杂(如磷或硼)的原子％可介于1E18原子/cm3至9E20原子/cm3之间，而第二半导体层69中掺杂(如磷或硼)的原子％可介于1E19原子/cm3至8E21原子/cm3之间。
在一些实施例中，第二半导体层69的形成方法采用的前驱物，与半导体材料65’的形成方法采用的前驱物类似，但调整工艺条件如一或多个前驱物的流速以达不同的掺杂浓度。举例来说，在形成第二半导体层69时可增加第二前驱物(如第二含磷前驱物)的流速，以达第二半导体层69中较高的掺杂浓度(如原子％)。
如图13所示，错位73形成于源极/漏极区67中，比如与第一部分65S相邻处。在一些实施例中，由于第一部分65S的存在，第一半导体层65为非顺应性，并因此形成错位73。错位73可自第一部分65S朝第二半导体层69的中心轴69C延伸。在内侧的源极/漏极区67(如两个相邻的栅极结构75之间的源极/漏极区67)中，对应的错位73(如错位73L与错位73R)可形成V形，如图13所示。在一些实施例中，外侧的源极/漏极区67(比如不位于两相邻的栅极结构75之间的源极/漏极区67)中的错位73不会形成V形，因为只有单一的第一部分65S形成于外侧的源极/漏极区67中的第一半导体层65中。
在一些实施例中，第二半导体层69的上侧部分69U其掺杂浓度，比第二半导体层69的下侧部分69L其掺杂浓度高，比如高约10％至约50％之间。在一些实施例中，上侧部分69U与下侧部分69L之间的边界81，可与鳍状物64的上表面64T等高。如此一来，上侧部分69U可包含高于鳍状物64的上表面64T的部分第二半导体层69，而下侧部分69L可包含低于鳍状物64的上表面64T的部分第二导体层69。在形成第二半导体层69的最后阶段时，调整工艺条件如一或多种前驱物的流速(比如增加第二含掺杂前驱物的流速)，可形成上侧部分69U。在其他实施例中，第二半导体层69具有实质上一致的浓度，且由相同的工艺条件形成。举例来说，以相同工艺将第二半导体层69填入凹陷63，直到目标高度或体积。在此例中，上侧部分69U与下侧部分69L具有相同组成。
如图13所示，磊晶的源极/漏极区67的表面可自鳍状物64的上表面64T隆起(比如高于鳍状物64的非凹陷部分)且可具有晶面。相邻的鳍状物64的源极/漏极区67可合并成连续的磊晶的源极/漏极区67。在一些实施例中，用于相邻的鳍状物64的源极/漏极区并未合并在一起，仍保持为分隔的源极/漏极区67。在一些例示性的实施例中，鳍状场效晶体管为n型鳍状场效晶体管，而源极/漏极区67包含碳化硅、磷化硅、掺杂磷的碳化硅或类似物。在其他例示性的实施例中，鳍状场效晶体管为p型鳍状场效晶体管，而源极/漏极区67包含硅锗与p型杂质如硼或铟。虽然图13未图示，但硅盖层可形成于磊晶的源极/漏极区67上，且其形成方法可采用化学气相沉积、物理气相沉积或其他合适的形成方法。
鳍状场效晶体管装置100的非顺应性的第一半导体层65，有助于降低后续形成的金属栅极(如图15中的置换栅极97)至源极/漏极区(如源极/漏极区67)的漏电流。非顺应性的第一半导体层65可产生空乏区于漏极下，因此降低源极至通道接面的电位障壁。上述装置结构可改善装置效能如临界电压(比如降低临界电压)，因此有助于缓和短通道效应。上述装置结构亦有助于平衡装置的速度与耗能之间的权衡得失。举例来说，在受限的能耗下可达较高的装置速度
接着如图14与图15所示，进行栅极后制工艺(有时称作置换栅极工艺)。在栅极后制工艺中，栅极68与栅极介电物66(见图13)被视作虚置结构。移除虚置结构后，取代为主动栅极与主动栅极介电物。
如图14所示，形成层间介电物90于图13所示的结构上。在一些实施例中，层间介电物90的组成为介电材料如磷硅酸盐玻、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物。层间介电物90的沉积方法可为任何合适方法，比如化学气相沉积、等离子体增强化学气相沉积或可流动的化学气相沉积。可进行平坦化工艺如化学机械研磨工艺以平坦化层间介电物90的上表面，使层间介电物90的上表面与栅极结构75的上表面(比如栅极68的上表面)齐平。在一些实施例中，化学机械研磨工艺之后，可自层间介电物90露出栅极68的上表面与第二间隔物89的上表面。
在一些实施例中，蚀刻步骤移除栅极68与直接位于栅极68下方的栅极介电物66，以形成凹陷99于层间介电物90中。每一凹陷99露出个别鳍状物64的通道区。每一通道区位于相邻的磊晶的源极/漏极区67之间。在蚀刻移除虚置的栅极68时，虚置的栅极介电物66可作为蚀刻停止层。在移除虚置的栅极68之后，可接着移除虚置的栅极介电物66。
在图15中，接着形成栅极介电层96与栅极98以用于置换栅极97(又称作金属栅极)。栅极介电层96可顺应性地沉积于凹陷中，比如沉积于鳍状物64的上表面与侧壁上以及第二间隔物89的侧壁上。在一些实施例中，栅极介电层96包含氧化硅、氮化硅、或其多层结构。在其他实施例中，栅极介电层96包含高介电常数介电材料。在这些实施例中，栅极介电层96的介电常数大于约7.0，且可包含铪、铝、锆、镧、镁、钡、钛、铅或上述的组合的氧化物或硅酸盐。栅极介电层96的形成方法可包含分子束沉积、原子层沉积、等离子体增强化学气相沉积或类似方法。
接着形成顺应性的阻障层(未图示)于栅极介电层96上。阻障层可包含导电材料如氮化钛，但还可采用其他材料如氮化钽、钛或类似物。阻障层的形成方法可为化学气相沉积如等离子体增强化学气相沉积。然而亦可采用其他工艺如溅镀、有机金属化学气相沉积或原子层沉积。
接着沉积栅极98于阻障层上并填入凹陷99的其余部分。栅极98的组成可为含金属材料，比如氮化钛、氮化钽、碳化钽、钴、钌、铝、碳化铝钛、氮化铝钛、氧化铝钛、钨、上述的组合或上述的多层结构。栅极98的形成方法可为电镀、无电电镀或其他合适方法。在形成栅极98后可进行平坦化工艺如化学机械研磨，以移除层间介电物90的上表面上多余的部分栅极介电层96、阻障层、与栅极98。栅极98、阻障层与栅极介电层96的保留部分，将形成鳍状场效晶体管装置100的置换栅极97。
在图16中，接着沉积层间介电物95于层间介电物90上。在一实施例中，层间介电物95为可流动的化学气相沉积形成的可流动膜。在一些实施例中，层间介电物95的组成为介电材料如磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃或类似物。层间介电物95的沉积方法可为任何合适方法，比如化学气相沉积或等离子体增强化学气相沉积。用于接点插塞102(见图17)的接点开口91与93穿过层间介电物90及/或层间介电物95。举例来说，接点开口91穿过层间介电物95并露出置换栅极97，而接点开口93穿过层间介电物90与层间介电物95并露出源极/漏极区67。
在图17中，接着形成阻障层(未图示)以衬垫接点开口91与93的侧壁与底部。阻障层可包含导电材料如钛、氮化钛、钽、氮化钽或类似物，且其形成方法可采用化学气相沉积工艺如等离子体增强化学气相沉积。然而亦可采用其他工艺如溅镀、有机金属化学气相沉积、物理气相沉积或原子层沉积。
在形成阻障层后，可形成晶种层109于接点开口91与93中的阻障层上。晶种层109的沉积方法可为物理气相沉积、原子层沉积或化学气相沉积，且组成可为钨、铜、或铜合金。不过晶种层109亦可由其他合适方法形成或具有其他组成，端视需要而定。
一旦形成晶种层109，可形成导电材料110于晶种层109上。导电材料110可包含钨，但亦可采用其他合适材料如铝、铜、氮化钨、钌、银、金、铑、钼、镍、钴、镉、锌、上述的合金、上述的组合或类似物。导电材料110的形成方法可为任何合适沉积方法，比如物理气相沉积、化学气相沉积、原子层沉积、电镀或再流动。
一旦填满接点开口91与93，可采用平坦化工艺如化学机械研磨移除超出接点开口91与93的多余阻障层、晶种层109与导电材料110。上述移除工艺亦可采用任何合适的移除方法。如此一来，可形成接点插塞102于接点开口91与93中。
图18与图19是本发明其他实施例。如前述的图10所示，蚀刻工艺810形成非顺应性的第一半导体层65，而第一半导体层65的第一部分65S其形状变化可取决于蚀刻工艺810的压力、第一间隔物87的尺寸或第一间隔物87的形状。如此一来，可重复图1至图17所示的工艺但改变工艺条件(比如蚀刻工艺810的压力不同、第一间隔物87的尺寸不同或第一间隔物87的形状不同)，以形成具有不同形状及/或不同尺寸的第一半导体层65的鳍状场效晶体管装置，比如图18的鳍状场效晶体管装置200与图19的鳍状场效晶体管装置300。
如图18所示，第一半导体层65的第一部分65S具有矩形剖面。第一半导体层65的其他部分65C可具有实质上一致的厚度。在一些实施例中，第一部分65S的厚度T5大于其他部分65C的厚度T4。厚度T5可介于约1nm至约10nm之间，而厚度T4可介于约1nm至约5nm之间。第一部分65S的高度H3可介于约1nm至约8nm之间。
图19是第一半导体层65的第一部分65S的另一形状。如图19所示，第一部分65C具有阶状部分，其包含第一厚度T8的第一矩形，与第二厚度T7的第二矩形。第一半导体层65的其他部分65C可具有实质上一致的第三厚度T6。在此例示性的实施例中，第一厚度T8大于第二厚度T7，且第二厚度T8大于第三厚度T6。第一厚度T8可介于约2nm至约10nm之间。第二厚度T7可介于约1nm至约10nm之间。第三厚度T6可介于约1nm至约5nm之间。第一部分65S的剖面的第一矩形的第一高度H5，可介于约1nm至约3nm之间。第一部分65S的剖面的第二矩形的第二高度H4，可介于约1nm至约5nm之间。图17至图19所示的第一半导体层65的形状与尺寸为非限制性的例子，其他形状与尺寸亦可用且完全包含于本发明的范畴中。
图20A与图20B是半导体装置的掺杂浓度其能量散射光谱分析。特别的是，两种不同n型鳍状场效晶体管装置中的磷原子％如图20A与图20B所示。图20A是n型鳍状场效晶体管装置中的磷原子％，此装置的源极/漏极区中具有顺应性的第一半导体层以及第一半导体层上的第二半导体层。图20B显示实施例的n型鳍状场效晶体管装置(如鳍状场效晶体管装置100、200或300)中的磷原子％，此装置的源极/漏极区67中非顺应性的第一半导体层65具有第一浓度的磷，而第二半导体层69具有第二浓度(高于第一浓度)的磷。图20A与图20B中的X轴指的是量测位置的深度(比如测量位置与鳍状场效晶体管装置的顶部之间的距离)，而图20A与图20B中的Y轴指的是鳍状场效晶体管装置中的磷原子％。在一些实施例中，图20A与图20B中X轴的较大值对应鳍状场效晶体管装置的源极/漏极区底部。
在图20A中，随着距离增加，鳍状场效晶体管装置中的磷原子％在饱和前将持续增加。相反地如图20B所示，随着距离增加，例示性的鳍状场效晶体管装置中的磷原子％一开始持续增加，接着减少(见图20B中区域501内的线段)，之后再次增加直到饱和值。第一半导体层65的第一部分65S具有大剖面，且其掺杂如磷的浓度低于第二半导体层69。这可能是区域501中量测到的磷浓度下降的原因。在一实施例中，X轴上的X1与X2的位置，可分别对应第一半导体层65其第一部分65S的上表面与下表面。
上述内容中的本发明实施例关于鳍状场效晶体管装置。本技术领域中技术人员应理解，这些实施例适用于其他种类的装置如平面装置。举例来说，图6至图19的基板50、半导体带60、与半导体的鳍状物64，可为平面装置中部分的基板，栅极结构75可为平面装置的栅极结构，且图6至图19所示的工艺可用于形成例示性的平面装置。
上述实施例可达多种优点。举例来说，非顺应性的第一半导体层65有助于降低金属栅极(如置换栅极97)至源极/漏极区(如源极/漏极区67)的漏电流。非顺应性的第一半导体层65可产生空乏区于漏极下，因此降低源极至通道接面的电位障壁。上述装置结构可改善装置效能如临界电压(比如降低临界电压)，因此有助于缓和短通道效应。上述装置结构亦有助于平衡装置的速度与耗能之间的权衡得失。举例来说，在受限的能耗下可达较高的装置速度。
图21的一些实施例中，制作半导体装置的方法其流程图。应理解的是，图21所示的实施例方法仅为许多可能的实施例方法的一例。本技术领域中技术人员应理解许多变化、替换与调整。举例来说，图21中的多种步骤可新增、移除、取代、重排或重复。
如图21所示，步骤1010提供具有栅极结构于基板的第一侧上的基板。步骤1020形成与栅极结构相邻的凹陷。步骤1030形成具有掺杂的第一半导体层于凹陷中。第一半导体层是非顺应的层状物。第一半导体层衬垫凹陷，并自凹陷的底部延伸至凹陷的顶部。步骤1040形成具有掺杂的第二半导体层于凹陷中及第一半导体层上。第二半导体层中掺杂的第二浓度，大于第一半导体层中掺杂的第一浓度。
在一实施例中，半导体装置的形成方法包括提供基板，其具有栅极结构于基板的第一侧上；形成凹陷，且凹陷与栅极结构相邻；形成包含掺杂的第一半导体层于凹陷中，第一半导体层为非顺应性，而第一半导体层衬垫凹陷，且自凹陷的底部延伸至凹陷的顶部；形成包含掺杂的第二半导体层于凹陷中及第一半导体层上，且第二半导体层中掺杂的第二浓度大于第一半导体层中掺杂的第一浓度。
在一实施例中，第二浓度大于或等于十倍的第一浓度。在一实施例中，第一半导体层与第二半导体层包含硅，且掺杂包含磷。在一实施例中，第一半导体层与第二半导体层包含硅锗，且掺杂包含硼。在一实施例中，形成第一半导体层的步骤包括：将包含掺杂的半导体材料沉积于凹陷中；形成第一间隔物于栅极结构的侧壁上，且第一间隔物位于半导体材料的末端部分上，且半导体材料的末端部分与基板的第一侧相邻；进行蚀刻工艺以移除一些半导体材料，而保留的半导体材料形成第一半导体层，其中第一间隔物遮蔽半导体材料的末端部分免于蚀刻工艺，使蚀刻工艺后的第一间隔物下方的部分第一半导体层具有第一厚度，而第一半导体层的其他部分具有第二厚度，且第一厚度大于第二厚度。在一些实施例中，沉积半导体材料的步骤包括磊晶成长半导体材料于凹陷中。在一些实施例中，蚀刻工艺包含干蚀刻工艺。在一些实施例中，干蚀刻工艺包含采用四氟化碳与氧气的等离子体工艺。在一些实施例中，方法还包括在形成第一半导体层之后移除第一间隔物；在移除第一间隔物之后及形成第二半导体层之前，形成第二间隔物于栅极结构的侧壁上。在一些实施例中，第一半导体层具有与基板之第一侧相邻的第一部分以及基板的第一侧与凹陷底部之间的第二部分，其中第一部分的第一厚度大于第二部分的第二厚度。在一些实施例中，第二半导体层填入凹陷，且错位形成于第二半导体层中。在一些实施例中，错位为V形。
在一实施例中，鳍状场效晶体管装置的形成方法包括形成鳍状物，且鳍状物自基板向上凸起；形成栅极结构于鳍状物上；形成凹陷于鳍状物中，且凹陷与栅极结构相邻；沉积半导体材料于凹陷中，且半导体材料衬垫凹陷的侧壁与底部；形成第一间隔物于栅极结构的侧壁上，第一间隔物覆盖与鳍状物上表面相邻的部分半导体材料；蚀刻半导体材料，其中蚀刻后保留的部分半导体材料形成第一半导体层，其中第一半导体层具有与鳍状物上表面相邻的第一部分以及第一部分与凹陷底部之间的第二部分，其中第一部分的第一厚度大于第二部分的第二厚度；形成第二半导体层于凹陷中及第一半导体层上。在一实施例中，方法还包括在蚀刻后移除第一间隔物；在形成第二半导体层之前，形成第二间隔物于栅极结构的侧壁上。在一实施例中，沉积半导体材料的步骤采用含硅的第一前驱物与含掺杂的第二前驱物，且第二前驱物与第一前驱物的流速比例为第一数值；形成第二半导体层的步骤采用第一前驱物与第二前驱物，且第二前驱物与第一前驱物的流速比例为第二数值，其中第二数值大于第一数值。在一实施例中，第一半导体层与第二半导体层具有相同掺杂，且第二半导体层中的掺杂浓度大于或等于十倍的第一半导体层中的掺杂浓度。在一实施例中，形成第二半导体层的步骤产生V形错位于第二半导体层中。
在一实施例中，鳍状场效晶体管装置包括自基板向上凸起的鳍状物；第一栅极结构位于鳍状物上；间隔物位于第一栅极结构的侧壁上；源极/漏极区位于第一栅极结构的第一侧上及鳍状物中，且源极/漏极区包含第一半导体层，自鳍状物的上表面朝基板延伸至基板中，第一半导体层的第一部分与鳍状物相邻，而第一半导体的第二部分低于鳍状物的上表面，且第一部分比第二部分厚；第二半导体层位于第一半导体层上。在一实施例中，源极/漏极区还包含V形错位。在一实施例中，第一半导体层与第二半导体层包含相同掺杂，且第一半导体层中掺杂的第一浓度低于第二半导体层中掺杂的第二浓度。
上述实施例的特征有利于本技术领域技术人员理解本发明。本技术领域技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例之相同目的及/或相同优点。本技术领域技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (40)

1.一种鳍状场效晶体管装置的形成方法，包括：
提供一基板，其具有一栅极结构于该基板的一第一侧上；
形成一凹陷，且该凹陷与该栅极结构相邻；
形成包含一掺杂的一第一半导体层于该凹陷中，该第一半导体接触该凹陷露出的该基板的表面，该第一半导体层为非顺应性，而该第一半导体层衬垫该凹陷，且自该凹陷的底部延伸至该凹陷的顶部；以及
形成包含该掺杂的一第二半导体层于该凹陷中及该第一半导体层上并接触该第一半导体层，该第二半导体层填入该凹陷并形成多个错位于该第二半导体层中，且该第二半导体层中该掺杂的一第二浓度大于或等于十倍的该第一半导体层中该掺杂的一第一浓度。
2.如权利要求1所述的鳍状场效晶体管装置的形成方法，其中该掺杂的该第二浓度为十倍至百倍的该掺杂的该第一浓度。
3.如权利要求1所述的鳍状场效晶体管装置的形成方法，其中该第一半导体层与该第二半导体层包含硅，且该掺杂包含磷。
4.如权利要求1所述的鳍状场效晶体管装置的形成方法，其中该第一半导体层与该第二半导体层包含硅锗，且该掺杂包含硼。
5.如权利要求1所述的鳍状场效晶体管装置的形成方法，其中形成该第一半导体层的步骤包括：
将包含该掺杂的一半导体材料沉积于该凹陷中；
形成多个第一间隔物于该栅极结构的侧壁上，且多个所述第一间隔物位于该半导体材料的末端部分上，且该半导体材料的末端部分与该基板的该第一侧相邻；以及
进行一蚀刻工艺以移除一些该半导体材料，而保留的该半导体材料形成该第一半导体层，其中多个所述第一间隔物遮蔽该半导体材料的末端部分免于该蚀刻工艺，使该蚀刻工艺后的该第一间隔物下方的部分该第一半导体层具有一第一厚度，而该第一半导体层的其他部分具有一第二厚度，且该第一厚度大于该第二厚度。
6.如权利要求5所述的鳍状场效晶体管装置的形成方法，其中沉积该半导体材料的步骤包括磊晶成长该半导体材料于该凹陷中。
7.如权利要求5所述的鳍状场效晶体管装置的形成方法，其中该蚀刻工艺包含一干蚀刻工艺。
8.如权利要求7所述的鳍状场效晶体管装置的形成方法，其中该干蚀刻工艺包含采用四氟化碳与氧气的等离子体工艺。
9.如权利要求5所述的鳍状场效晶体管装置的形成方法，还包括：
在形成该第一半导体层之后移除多个所述第一间隔物；以及
在移除多个所述第一间隔物之后及形成该第二半导体层之前，形成多个第二间隔物于该栅极结构的侧壁上。
10.如权利要求9所述的鳍状场效晶体管装置的形成方法，其中移除多个所述第一间隔物的步骤包括进行一湿蚀刻工艺以移除多个所述第一间隔物。
11.如权利要求9所述的鳍状场效晶体管装置的形成方法，其中该第一半导体层具有与该基板该第一侧相邻的一第一部分，以及该基板该第一侧与该凹陷的底部之间的一第二部分，其中该第一部分的一第一厚度大于该第二部分的一第二厚度。
12.如权利要求1所述的鳍状场效晶体管装置的形成方法，其中多个所述错位为V形。
13.如权利要求1所述的鳍状场效晶体管装置的形成方法，其中形成该第一半导体层的步骤包括：
顺应性沉积包含该掺杂的一半导体材料于该凹陷中；以及
进行一蚀刻工艺以移除该半导体材料的部分，其中蚀刻工艺对该凹陷的底部相邻的该半导体材料的移除量较大，其中该蚀刻工艺之后，该半导体材料具有与该凹陷的开口相邻的一第一保留部分，以及与该凹陷的底部相邻的第二保留部分，其中该第一保留部分的一第一厚度大于该第二保留部分的一第二厚度。
14.一种鳍状场效晶体管装置的形成方法，包括：
形成一鳍状物，且该鳍状物自一基板向上凸起；
形成一栅极结构于该鳍状物上；
形成一凹陷于该鳍状物中，且该凹陷与该栅极结构相邻；
沉积一半导体材料于该凹陷中，且该半导体材料衬垫该凹陷的侧壁与底部；
形成一第一间隔物于该栅极结构的侧壁上，该第一间隔物覆盖与该鳍状物的上表面相邻的部分该半导体材料；
蚀刻该半导体材料，其中蚀刻后保留的部分该半导体材料形成一第一半导体层，其中该第一半导体层具有与该鳍状物的上表面相邻的一第一部分，以及该第一部分与该凹陷的底部之间的一第二部分，其中该第一部分的一第一厚度大于该第二部分的一第二厚度；
在蚀刻后移除该第一间隔物；
形成一第二间隔物于该栅极结构的侧壁上；以及
在形成该第二间隔物之后，形成一第二半导体层于该凹陷中及该第一半导体层上。
15.如权利要求14所述的鳍状场效晶体管装置的形成方法，其中沉积该半导体材料的步骤采用含硅的一第一前驱物与含掺杂的一第二前驱物，且该第二前驱物与该第一前驱物的流速比例为一第一数值，
其中形成该第二半导体层的步骤采用该第一前驱物与该第二前驱物，且该第二前驱物与该第一前驱物的流速比例为一第二数值，其中该第二数值大于该第一数值。
16.如权利要求14所述的鳍状场效晶体管装置的形成方法，其中该第一半导体层与该第二半导体层具有相同掺杂，且该第二半导体层中的掺杂浓度大于或等于十倍的该第一半导体层中的掺杂浓度。
17.如权利要求14所述的鳍状场效晶体管装置的形成方法，其中形成该第二半导体层的步骤产生多个V形错位于该第二半导体层中。
18.一种鳍状场效晶体管装置，包括：
自一基板向上凸起的一鳍状物；
一第一栅极结构位于该鳍状物上；
多个间隔物位于该第一栅极结构的侧壁上；
一源极/漏极区位于该第一栅极结构的一第一侧上及该鳍状物中，且该源极/漏极区包含：
一第一半导体层，自该鳍状物的上表面朝该基板延伸至该鳍状物中，该第一半导体层的一第一部分与该鳍状物的上表面相邻，而该第一半导体的一第二部分低于该鳍状物的上表面，且该第一部分比该第二部分厚；以及
一第二半导体层位于该第一半导体层上，其中该源极/漏极区包括多个V形错位。
19.如权利要求18所述的鳍状场效晶体管装置，其中该第一半导体层与该第二半导体层包含相同掺杂，且该第一半导体层中掺杂的第一浓度低于该第二半导体层中掺杂的第二浓度。
20.如权利要求19所述的鳍状场效晶体管装置，其中掺杂的第二浓度大于或等于十倍的掺杂的第一浓度。
21.一种鳍状场效晶体管装置的形成方法，包括：
形成一栅极结构于一鳍状物上；
形成一凹陷于该鳍状物中，且该凹陷与该栅极结构相邻；
形成一第一半导体层于该凹陷中，且该第一半导体层衬垫该凹陷的侧壁与底部；
沿着该栅极结构的侧壁形成一虚置间隔物，且该虚置间隔物位于该第一半导体层的末端部分上，且该第一半导体层的末端部分与该鳍状物的上表面相邻；
进行一第一蚀刻工艺，以移除该第一半导体层远离该鳍状物的上侧层，且该虚置间隔物遮罩该第一半导体层的末端部分免于该第一蚀刻工艺；
在该第一蚀刻工艺之后，将该虚置间隔物置换为一间隔物；以及
将一第二半导体层填入该凹陷。
22.如权利要求21所述的鳍状场效晶体管装置的形成方法，其中形成该第一半导体层的步骤包括磊晶成长含一掺杂的一半导体材料于该凹陷中。
23.如权利要求22所述的鳍状场效晶体管装置的形成方法，其中填入该凹陷的步骤包括磊晶成长含该掺杂的该半导体材料于该第一半导体层上的该凹陷中，其中该第二半导体层中的该掺杂的一第二浓度高于该第一半导体层中的该掺杂的一第一浓度。
24.如权利要求23所述的鳍状场效晶体管装置的形成方法，其中该第二浓度大于或等于十倍的该第一浓度。
25.如权利要求21所述的鳍状场效晶体管装置的形成方法，其中该第一蚀刻工艺包括一干蚀刻工艺以移除该第一半导体层的上侧层，其中该干蚀刻工艺之后的该虚置间隔物之下的该第一半导体层的末端具有一第一厚度，该第一半导体层的其他部分具有一第二厚度，且该第一厚度大于该第二厚度。
26.如权利要求25所述的鳍状场效晶体管装置的形成方法，其中将该虚置间隔物置换为该间隔物的步骤包括：
进行一第二蚀刻工艺以移除该虚置间隔物，其中移除该虚置间隔物之后露出该第一半导体层的末端；以及
在该第二蚀刻工艺之后，形成该间隔物于露出的该第一半导体层的末端上。
27.如权利要求26所述的鳍状场效晶体管装置的形成方法，其中该第二蚀刻工艺为湿蚀刻工艺。
28.如权利要求21所述的鳍状场效晶体管装置的形成方法，其中多个错位形成于该第二半导体层中。
29.如权利要求28所述的鳍状场效晶体管装置的形成方法，其中多个所述错位为V形。
30.如权利要求28所述的鳍状场效晶体管装置的形成方法，其中该第一蚀刻工艺之后的该第一半导体层为非顺应性层，其中多个所述错位自该第一半导体层的末端朝该第二半导体层的中心延伸。
31.一种鳍状场效晶体管装置，包括：
一鳍状物，位于一基板上；
一栅极结构，位于该鳍状物上；
一间隔物，沿着该栅极结构的侧壁；以及
一源极/漏极区，至少部分地位于该鳍状物之中并与该栅极结构相邻，且该源极/漏极区包括：
一第一半导体层，自该鳍状物的上表面延伸至该鳍状物中，其中该第一半导体层非顺应性，而与该鳍状物的上表面相邻的该第一半导体层的第一末端部分直接位于该间隔物下，其中该第一半导体层的第一末端部分的第一厚度大于该第一半导体层的其他部分的厚度，且该第一半导体层的其他部分比该第一半导体层的第一末端部分更靠近该基板；以及
一第二半导体层，位于该第一半导体层上，该第二半导体层的下表面接触该第一半导体层，该第二半导体层的上表面延伸于该鳍状物的上表面上，其中该第一半导体层与该第二半导体层包括含有一掺杂的一半导体材料，其中该第一半导体层的第一掺杂浓度低于该第二半导体层的第二掺杂浓度。
32.如权利要求31所述的鳍状场效晶体管装置，其中该半导体材料为硅，且该掺杂为磷。
33.如权利要求31所述的鳍状场效晶体管装置，其中该半导体材料为硅锗，且该掺杂为硼。
34.如权利要求31所述的鳍状场效晶体管装置，还包括多个错位于该第二半导体层中，其中多个所述错位自该第一半导体层的该第一末端部分朝该源极/漏极区的中心轴延伸。
35.如权利要求34所述的鳍状场效晶体管装置，其中该第一半导体层的一第二末端部分与该鳍状物的上表面相邻，且该第一半导体层的该第二末端部分的第二厚度小于该第一末端部分的第一厚度。
36.如权利要求35所述的鳍状场效晶体管装置，其中无错位自该第一半导体层的该第二末端部分朝该源极/漏极区的中心轴延伸。
37.一种鳍状场效晶体管装置，包括：
一鳍状物，位于一基板上；
一第一栅极结构，位于该鳍状物上；
一第二栅极结构，位于该鳍状物上并与该第一栅极结构相邻；
多个第一间隔物，位于该第一栅极结构的第一侧壁上；
多个第二间隔物，位于该第二栅极结构的第二侧壁上；
一源极/漏极区，至少部分地位于该鳍状物之中以及该第一栅极结构与该第二栅极结构之间，且该源极/漏极区包括：
一第一半导体层，自该鳍状物的上表面朝该基板延伸至该鳍状物中，该第一半导体层的第一部分与该鳍状物的上表面相邻，该第一半导体层的第二部分低于该鳍状物的上表面，且该第一半导体层的第一部分比该第二部分厚；以及
一第二半导体层，位于该第一半导体层上。
38.如权利要求37所述的鳍状场效晶体管装置，其中该第一半导体层的第一部分直接位于多个所述第一间隔物与多个所述第二间隔物之下。
39.如权利要求37所述的鳍状场效晶体管装置，其中该源极/漏极区还包括多个错位自该第一半导体层的第一部分朝该源极/漏极区的中心延伸，且多个所述错位为V形。
40.如权利要求37所述的鳍状场效晶体管装置，其中该第一半导体层与该第二半导体层包括含有一掺杂的一半导体材料，其中该第二半导体层包括低于该鳍状物的上表面的一下侧部分，以及该下侧部分上的一上侧部分，其中该下侧部分与该上侧部分之间的一边界与该鳍状物的上表面齐平，其中该第二半导体层的该上侧部分的该掺杂的浓度高于该第二半导体层的该下侧部分的该掺杂的浓度，其中该第二半导体层的该下侧部分的该掺杂的浓度高于该第一半导体层的该掺杂的浓度。
CN201711283937.4A 2017-06-30 2017-12-07 鳍状场效晶体管装置及其形成方法 Active CN109216195B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762527850P 2017-06-30 2017-06-30
US62/527,850 2017-06-30
US15/725,580 2017-10-05
US15/725,580 US10347764B2 (en) 2017-06-30 2017-10-05 Semiconductor device with multi-layered source/drain regions having different dopant concentrations and manufacturing method thereof

Publications (2)

Publication Number Publication Date
CN109216195A CN109216195A (zh) 2019-01-15
CN109216195B true CN109216195B (zh) 2023-06-02

Family

ID=64738347

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711283937.4A Active CN109216195B (zh) 2017-06-30 2017-12-07 鳍状场效晶体管装置及其形成方法

Country Status (3)

Country Link
US (2) US10347764B2 (zh)
KR (1) KR102030724B1 (zh)
CN (1) CN109216195B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3339244A1 (en) * 2016-12-21 2018-06-27 IMEC vzw Source and drain contacts in fin- or nanowire- based semiconductor devices.
TWI743252B (zh) 2017-06-30 2021-10-21 台灣積體電路製造股份有限公司 鰭狀場效電晶體裝置與其形成方法
CN109817713B (zh) * 2017-11-22 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10269655B1 (en) 2018-05-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11309403B2 (en) * 2019-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11532750B2 (en) * 2020-02-27 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11955482B2 (en) * 2020-05-18 2024-04-09 Intel Corporation Source or drain structures with high phosphorous dopant concentration
TWI817126B (zh) * 2020-05-22 2023-10-01 台灣積體電路製造股份有限公司 包含鰭式場效電晶體的半導體裝置
CN113823561A (zh) * 2020-06-18 2021-12-21 上海华力集成电路制造有限公司 半导体器件外延工艺及包括其形成的外延层的半导体器件
CN112201625A (zh) * 2020-09-30 2021-01-08 上海华力集成电路制造有限公司 形成半导体器件的源漏区外延层及半导体器件的方法
US11961739B2 (en) * 2020-10-05 2024-04-16 Applied Materials, Inc. Boron concentration tunability in boron-silicon films

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877317A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非平坦晶体管及其制造方法
JP2013045901A (ja) * 2011-08-24 2013-03-04 Toshiba Corp 半導体装置および半導体装置の製造方法
KR20160013459A (ko) * 2014-07-25 2016-02-04 삼성전자주식회사 반도체 소자의 제조 방법
CN106409709A (zh) * 2015-07-31 2017-02-15 台湾积体电路制造股份有限公司 检测基材中的缺陷的存在与位置的方法与晶圆

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7696019B2 (en) * 2006-03-09 2010-04-13 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
US7544997B2 (en) * 2007-02-16 2009-06-09 Freescale Semiconductor, Inc. Multi-layer source/drain stressor
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
KR20100081667A (ko) * 2009-01-07 2010-07-15 삼성전자주식회사 스트레인드 채널을 갖는 반도체 장치 및 그 제조 방법
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US7994062B2 (en) * 2009-10-30 2011-08-09 Sachem, Inc. Selective silicon etch process
US8796788B2 (en) * 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
KR20120099863A (ko) * 2011-03-02 2012-09-12 삼성전자주식회사 트랜지스터 및 그 제조 방법
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8889502B2 (en) * 2011-10-07 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Finlike structures and methods of making same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9142642B2 (en) * 2012-02-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for doped SiGe source/drain stressor deposition
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9698249B2 (en) * 2014-01-17 2017-07-04 Taiwan Semiconductor Manufacturing Company Ltd. Epitaxy in semiconductor structure and manufacturing method of the same
US9601574B2 (en) * 2014-12-29 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. V-shaped epitaxially formed semiconductor layer
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877317A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非平坦晶体管及其制造方法
JP2013045901A (ja) * 2011-08-24 2013-03-04 Toshiba Corp 半導体装置および半導体装置の製造方法
KR20160013459A (ko) * 2014-07-25 2016-02-04 삼성전자주식회사 반도체 소자의 제조 방법
CN106409709A (zh) * 2015-07-31 2017-02-15 台湾积体电路制造股份有限公司 检测基材中的缺陷的存在与位置的方法与晶圆

Also Published As

Publication number Publication date
US20190334029A1 (en) 2019-10-31
US10734524B2 (en) 2020-08-04
CN109216195A (zh) 2019-01-15
US20190006507A1 (en) 2019-01-03
KR20190003295A (ko) 2019-01-09
US10347764B2 (en) 2019-07-09
KR102030724B1 (ko) 2019-10-11

Similar Documents

Publication Publication Date Title
CN109216195B (zh) 鳍状场效晶体管装置及其形成方法
KR102109899B1 (ko) 반도체 디바이스 및 방법
TWI749102B (zh) 鰭狀場效電晶體與其形成方法
TWI749275B (zh) 半導體裝置及其製造方法
TW202020949A (zh) 半導體裝置與其形成方法
US11398482B2 (en) Semiconductor device and method
US11424242B2 (en) Structure and formation method of semiconductor device with isolation structure
TW201916257A (zh) 半導體裝置與其形成方法
US10340190B2 (en) Semiconductor device structure and method for forming the same
US20210104443A1 (en) Fin Field-Effect Transistor Device and Method
TW202011518A (zh) 半導體裝置的形成方法
US20220376079A1 (en) Semiconductor device structure
TW201916122A (zh) 半導體元件的製造方法
TW202117855A (zh) 半導體裝置的形成方法
TW202017057A (zh) 鰭狀場效電晶體裝置
US20230317831A1 (en) Growth Process And Methods Thereof
US11776851B2 (en) Semiconductor device with multi-layered source/drain regions having different dopant concentrations and manufacturing method thereof
KR102584045B1 (ko) 콘택 플러그를 위한 넓은 랜딩 에리어를 갖는 에피택시 영역
US20220359763A1 (en) Structure and formation method of semiconductor device with embedded epitaxial structure
US11757018B2 (en) Formation method of semiconductor device with gate all around structure
US11855167B2 (en) Structure and formation method of semiconductor device with nanosheet structure
US11923361B2 (en) Semiconductor device with isolation structure
US20230387210A1 (en) Semiconductor devices and methods for fabrication thereof
US20230307523A1 (en) Structure and formation method of semiconductor device with gate stack

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant