CN109196586B - 降低阈值电压漂移的方法和设备 - Google Patents

降低阈值电压漂移的方法和设备 Download PDF

Info

Publication number
CN109196586B
CN109196586B CN201780033523.8A CN201780033523A CN109196586B CN 109196586 B CN109196586 B CN 109196586B CN 201780033523 A CN201780033523 A CN 201780033523A CN 109196586 B CN109196586 B CN 109196586B
Authority
CN
China
Prior art keywords
memory
applied voltage
selector device
selector
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780033523.8A
Other languages
English (en)
Other versions
CN109196586A (zh
Inventor
D.曼特加扎
F.潘
P.S.达姆勒
H.P.贝尔加尔
K.潘加尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109196586A publication Critical patent/CN109196586A/zh
Application granted granted Critical
Publication of CN109196586B publication Critical patent/CN109196586B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0023Address circuits or decoders
    • G11C13/0028Word-line or row circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/003Cell access
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0033Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/004Reading or sensing circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0061Timing circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0069Writing or programming circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/08Address circuits; Decoders; Word-line control circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/26Sensing or reading circuits; Data output circuits
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • H10N70/231Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/004Reading or sensing circuits or methods
    • G11C2013/0052Read process characterized by the shape, e.g. form, length, amplitude of the read pulse
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/004Reading or sensing circuits or methods
    • G11C2013/0057Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0069Writing or programming circuits or methods
    • G11C2013/0092Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70Resistive array aspects
    • G11C2213/76Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

降低存储器单元的选择器装置的阈值电压漂移的所公开示例包括:将所施加电压提供给存储器单元的选择器装置,所施加电压小于选择器装置的阈值电压;以及通过在选择器装置将所施加电压保持阈值持续时间以激活选择器装置,来降低存储器单元的阈值电压漂移。

Description

降低阈值电压漂移的方法和设备
相关申请
这是要求2016年6月29日提交的申请号为15/197124的美国专利申请的优先权的专利合作条约(PCT)专利申请,通过引用其全部将申请号为15/197124的美国专利申请结合到本文中。
技术领域
本公开一般涉及存储器装置,以及更具体来说涉及降低阈值电压漂移的方法和设备。
背景技术
非易失性存储器装置能够使数据持续延长时间段而无需被加电以保持这种数据存储。例如,通过改变闪速存储器装置的基于晶体管的存储器单元的电气特性以改变这类存储器单元对所施加电压如何反应,将信息写到非易失性闪速存储器装置。半导体存储器装置中的不同存储器单元的电气特性表示二进制位,其能够通过响应所施加输入电压而感测存储器单元的阈值电压来读。
非易失性存储器装置包括存储器单元的矩阵或阵列。在一些存储器装置中,每个存储器单元存储数据的单个位。在其他存储器装置(例如多级单元(MLC)存储器装置)中,每个存储器单元存储数据的多个位。
附图说明
图1示出示例非易失性存储器(NVM)装置,其能够按照本公开的教导来实现,以降低存储器单元的选择器装置中的阈值电压漂移。
图2是示出通过漂移时间(在此期间,阈值电压漂移在存储器单元的选择器装置中发生)所分离的存储器操作的示例时间线。
图3是示出随漂移时间的选择器装置的阈值电压漂移的示例图表。
图4示出图1的示例非易失性存储器装置的选择器装置相对于所施加电压(其用来按照本公开的教导来降低选择器装置的阈值电压漂移)的示例电流-电压(I-V)特性曲线。
图5A示出按照本公开的教导来降低阈值电压漂移的存储器存取操作之间的示例短刷新。
图5B示出按照本公开的教导来降低阈值电压漂移的存储器存取操作之间的示例较长刷新。
图6是示出产生于图5A的示例短刷新和图5B的示例较长刷新的随时间的原始比特误码率(RBER)的示例图表。
图7是示出阈值电压漂移在漂移前时间和漂移后时间相对于不同读脉宽持续时间对存储器单元的影响的示例图表。
图8示出图1的存储器主控制器的示例,其可按照本公开的教导来实现,以便确定阈值电压漂移降低参数,以供图1的示例非易失性存储器装置用来降低存储器单元的选择器装置中的阈值电压漂移。
图9是表示示例计算机可读指令的流程图,该指令可被运行以实现图1和/或图8的示例非易失性存储器装置,以便通过使用作为刷新操作的读操作来降低存储器单元的选择器装置中的阈值电压漂移。
图10是表示示例计算机可读指令的流程图,该指令可被运行以实现图1和/或图8的示例非易失性存储器装置,以便通过使用由存储器主控制器所请求的有意读操作来降低存储器单元的选择器装置中的阈值电压漂移。
图11是表示示例计算机可读指令的流程图,该指令可被运行以实现图1和/或图8的示例存储器主控制器,以便确定阈值电压漂移降低参数,以供图1和/或图8的示例非易失性存储器装置用来降低存储器单元的选择器装置中的阈值电压漂移。
图12是示例处理器平台,其能够运行由图9-11所表示的示例计算机可读指令,以实现图1和图8的示例非易失性存储器和/或图1和图8的示例存储器主控制器,以便按照本公开的教导来降低存储器单元的选择器装置中的阈值电压漂移。
附图不是按比例绘制的。在任何可能的地方,相同附图标记遍及(一个或多个)附图和所附书面描述用来指相同或相似部分。
具体实施方式
本文所公开的示例可用来降低非易失性存储器(NVM)的存储器单元的选择器装置中的阈值电压漂移。非易失性存储器包括存储器单元的矩阵或阵列。在非易失性存储器装置中,存储器单元通过激活字线(例如行)和位线(例如列)来寻址,使得存储器单元在处于活动字线和活动位线的相交处时被激活。被寻址存储器单元则能够被读或写。为了使能有选择地访问存储器装置中的存储器单元,存储器单元提供有选择器装置(例如双向阈值开关(OTS))。即,激活选择器装置使能对其对应存储器单元的访问。选择器装置由具有阈值电压特性的半导体材料来制作。为了激活选择器装置,选择器装置的阈值电压必须被所施加电压所超过,以允许电流经过选择器装置流动或传导,由此选择存储器单元并且使能对于对应存储器单元的访问(例如读或写)。
用来制作选择器装置的示例材料是硫属化物(Ch)材料,其可用于非晶态(非晶硫属化物(a-Ch))中或者结晶态(结晶硫属化物(c-Ch))中。在交叉点存储器阵列中,选择器装置常常使用非晶态的硫属化物(a-Ch)来制作。非晶硫属化物(a-Ch)材料的电流和电压性质在s形I-V(电流-电压)特性曲线(其分离高电阻率低偏置区和低电阻率高偏置区)中反映。高电阻率到低电阻率转变发生的偏置称作选择器装置的阈值电压(VTH)。当大于阈值电压的偏置或所施加电压施加到选择器装置时,激活或选择选择器装置。当选择器装置基于其阈值电压来激活或选择时,选择器装置变为传导性的,从而允许电流流经选择器装置并且因而流经对应存储器单元。即,当其阈值电压被所施加电压所超过时,选择器装置的a-Ch材料的电阻降低,从而允许电流的流动,以使能执行对于对应存储器单元的存储器存取操作(例如读、写等)。
在包括a-Ch选择器装置的现有(prior)存储器装置中,选择器装置因a-Ch材料性质而遭受阈值电压漂移。这在确定电压电平以供激活选择器装置以便有选择地访问不同存储器单元中使用的方面对这类存储器装置造成多个挑战。例如,在写操作之后,选择器装置的阈值电压处于其最低电压电平。但是,随着时间推移,阈值电压漂移增加选择器装置的阈值电压。因此,自最近写操作以来随着更多时间流逝,有选择地激活存储器单元所需的所施加电压或偏置因那个存储器单元的选择器装置中的增加阈值电压而增加。激活存储器单元在本文中有时称作阈值化存储器单元的对应选择器装置,其是通过提供超过选择器装置的阈值电压的所施加电压或偏置来实现的。
为了将NVM装置配置或制作成使用充分大的所施加电压电平或偏置以激活选择器装置,在设计阶段期间测量a-Ch选择器装置的典型阈值电压电平。例如,在设计阶段期间通过对选择器装置递增地施加更高偏置,直到选择器装置被激活(例如,其阈值被超过,并且已经从高电阻状态切换到低电阻状态,以允许电流的流动),来确定阈值电压。在这些测量期间,激活选择器装置的最低所施加电压被识别为选择器装置的阈值电压(VTH)。阈值电压然后在制作期间在NVM装置中编程或配置,使得NVM装置在操作期间生成所施加电压,以供激活选择器装置以便有选择地访问不同存储器单元中使用。
在当前NVM装置中,如果所施加电压小于阈值电压,则不激活选择器装置。因此,当阈值电压漂移增加选择器装置的阈值电压时,激活那个选择器装置的所要求的所施加电压也必须增加。在一些当前NVM装置中,为了考虑阈值电压漂移(其使选择器装置的阈值电压自最近写操作以来随时间增加)的影响,在设计阶段期间基于最坏情况情形阈值电压漂移确定最坏情况施加电压电平,该电压电平为NVM 装置的操作期间可能需要的最大施加电压电平。最坏情况施加电压电平然后在制作期间编程或配置到NVM装置中,使得NVM装置能够在操作期间将它用来甚至在最坏情况阈值电压漂移期间也有选择地激活不同存储器单元。但是,使用这种大的最坏情况施加电压电平来激活选择器装置存在缺陷。例如,对存储器单元施加较大电压偏置能够改变这类存储器单元的电气特性,使得其中存储的信息被破坏。另外,施加较大电压偏置导致更高功率消耗。这种更高功率消耗能够不利地降低便携电子装置的电池寿命。这种更高功率消耗还能够引起增加的工作温度,这能够导致更快的材料降级和电子装置的更少有用寿命。
在其他现有NVM装置中,考虑阈值电压漂移涉及基于被估计自最近写操作以来已经发生的阈值电压漂移量使用不同施加电压来激活选择器装置。但是,这种解决方案要求将多个所施加电压电平配置到NVM装置中,并且还涉及使用大的最坏情况施加电压电平。
本文所公开的示例可用来通过使用单个较低漂移前施加电压电平(其被确定成满足选择器装置的漂移前阈值电压)来降低NVM装置中的存储器单元的选择器装置中的阈值电压漂移。虽然较低漂移前施加电压电平小于因阈值电压漂移已经增加的阈值电压,但是本文所公开的示例涉及使用充分长的脉宽持续时间(其甚至在较低漂移前施加电压电平小于选择器装置的阈值电压时也能够引起那些选择器装置的阈值化)来施加这类较低漂移前施加电压电平。这种结果在用于激活选择器装置的现有技术(其要求使用比那些选择器装置的阈值电压电平要大的所施加电压电平)看来是非预期的。本文所公开的示例对实现使用比当前非易失性存储器装置要小的功率的,生成比现有非易失性存储器装置要少的热量的,和/或在制作期间要求更少所施加电压电平数在非易失性存储器装置中编程或配置的非易失性存储器装置是有用的。
本文所公开的示例结合经验确定脉宽持续时间来实现,以供较低漂移前施加电压电平(其甚至在这类较低漂移前施加电压电平小于a-Ch选择器装置的阈值电压时也将使a-Ch选择器装置进行激活)使用。即,使用过短的脉宽持续时间将不会提供对选择器装置中的a-Ch材料的充分电激励以阈值化或激活该选择器装置。但是,当较低漂移前施加电压电平按照本公开的教导跨选择器装置保持充分长的持续时间时,充分电激励选择器装置中的a-Ch材料以进入低电阻率状态(例如阈值化或激活选择器装置),并且允许电流的流动以使能对于对应存储器单元的访问。虽然本文所公开的示例结合使用a-Ch半导体材料所制作的选择器装置来描述,但是本文所公开的示例附加地或备选地可与具有以下材料性质的的其他类型的半导体材料结合使用,该材料性质的半导体材料在与如本文所公开被施加充分长的脉宽持续时间的较低漂移前施加电压电平结合使用时引起选择器装置激活。
图1示出示例NVM装置104,其能够按照本公开的教导来实现,以降低存储器单元的选择器装置中的阈值电压(VTH)漂移。例如,闪速存储器104包括多个存储器单元,其在本文中一般使用附图标记106来指出。在所示示例中,存储器单元106可编程为在编程阶段期间存储信息,并且随后可在读阶段期间读一次或多次以读所存储信息。在一些示例的编程和/或读阶段期间,存储器单元106的一个或多个不同存储器单元可有选择地激活,以便仅在存储器单元106的预期存储器单元中对信息进行编程和/或仅从存储器单元106的预期存储器单元来读信息。用于编程和/或读的存储器单元106的所选存储器单元称作目标存储器单元,而存储器单元106的非选取存储器单元称作非目标存储器单元。
所示示例的NVM装置104是单级单元(SLC)NAND闪速存储器,其在每存储器单元106存储一个二进制位值。但是,本文所公开的示例可结合任何交叉点存储器阵列、相变存储器(PCM)和/或结合NAND闪速存储器(其在每存储器单元存储多个位,例如每单元二位(2bpc)NAND闪速存储器(常常称作多级单元(MLC)闪速存储器)、3bpc NAND闪速存储器(常常称作三级单元(TLC)闪速存储器)、4bpc NAND闪速存储器(常常称作四级单元(QLC)闪速存储器))或者每单元存储任何数量的位的任何其他适当类型的存储器来实现。例如,本文所公开的示例可与使用具有以下材料性质的半导体材料所制作的任何类型的存储器结合使用,该材料性质的半导体材料在与如本文所公开被保持充分长的脉宽持续时间的较低的漂移前所施加电压电平结合使用时引起选择器装置激活。
在所示示例中,NVM装置104与示例存储器主控制器102形成电路(例如与其直接或间接电连接和/或通信耦合)。所示示例的示例存储器主控制器102向NVM装置104发送存储器存取命令,以执行例如读和/或写操作。例如,存储器主控制器102可与主处理器(例如图12的示例处理器1212)形成电路。在这类实例中,存储器主控制器102可接收来自主处理器的存储器存取请求。存储器主控制器102又向NVM装置104发送对应存储器存取命令,以便使NVM装置104执行由主处理器所请求的存储器存取。如果所请求存储器存取是写请求,则存储器主控制器102还向NVM装置104发送待写数据。如果所请求存储器存取是读请求,则存储器主控制器102从NVM装置104接收数据。
在所示示例中,存储器主控制器102和NVM存储器104可集成到单个闪速存储器集成电路(IC)封装中。例如,存储器主控制器102和NVM存储器104可处于同一半导体管芯上并且放入同一IC封装,或者可处于分开的半导体管芯上并且在同一IC封装中相互接合。备选地,存储器主控制器102可处于与NVM存储器104分开的IC封装中。在其他示例中,半导体管芯可以不在IC封装中封装,而是可直接接合到印刷电路板或膜。
在所示示例中,存储器单元106位于同一字线(WL(0))108(例如行)中。又在所示示例中,存储器单元106的每个位于示为BL(0)至BL(x)的对应位线(BL)上,并且一般使用附图标记110来指出。所示示例的存储器单元106的每个通过激活字线(WL(0))108(例如对其施加所施加电压(VA))并且对位线BL(0)-BL(x)的对应位线预充电来寻址。所示示例的NVM存储器104提供有示例读出放大器112,以感测存储器单元106的编程状态。例如,当字线(WL(0))108和一个或多个位线BL(0)-BL(x)110被选择以激活存储器单元106的一个或多个目标存储器单元时,电流基于那些存储器单元106的阈值电压(VTH)流经存储器单元106的目标存储器单元。读出放大器112锁存基于那些电流的值,以识别存储器单元106的目标存储器单元的编程状态。所示示例的NVM存储器104提供有示例数据高速缓存114,以存储由读出放大器112所锁存的与存储器单元106中存储的信息对应的值,并且将从存储器单元106所读的信息提供给存储器主控制器102。
示例存储器单元106的放大视图在图1中示出。示例存储器单元106包括示例选择器装置120和示例存储器元件122。示例存储器元件122存储信息(例如数据的一个或多个位)。示例选择器装置120使能有选择地激活存储器单元106,以便在存储器元件122中读和/或写数据。所示示例的选择器装置120使用双向阈值开关(OTS)(其使用a-Ch材料所制作)来实现。a-Ch材料具有s形I-V(电流-电压)特性曲线,其分离高电阻率低偏置区(其中不存在经过选择器装置120的电流)和低电阻率高偏置区(其中电流流经选择器装置120)。
简要地参照图2的所示示例,选择器装置120(图1)的阈值电压(VTH)202相对于写操作204和读操作206示出。阈值电压(VTH)202紧接写操作204的发生之后处于漂移前VTH状态208以及就在自写操作204以来经过漂移时间212后的读操作206之前处于漂移后VTH状态210。在NVM装置中,写操作要求相对大的编程电压电平(例如大约11 V~15 V的编程电压),以便将数据编程到存储器单元(例如图1的存储器单元106)的存储器元件(例如图1的存储器元件122)中。这类大的编程电压电平改变选择器装置122的电气特性,以降低选择器装置122的任何先前聚积的阈值电压(VTH)漂移。为此,选择器装置122的阈值电压(VTH)202在其处于漂移前VTH状态208时处于其最低电平。但是,在接着写操作204的某个漂移时间212之后,阈值电压漂移增加选择器装置120的阈值电压(VTH)202,使得它在漂移后VTH状态210期间比在漂移前VTH状态208期间要高。
回到图1的所示示例,所施加电压(VA)124施加到字线(WL(0))108,以激活选择器装置120。在本文所公开的示例中,用来在读操作(例如读操作206)期间激活选择器装置120的所施加电压(VA)124的电压电平选择成超过或满足处于漂移前VTH状态208时的选择器装置120的阈值电压(VTH)202。例如,漂移前VTH状态208中的阈值电压(VTH)202可以为2.2 V,漂移后VTH状态中的阈值电压(VTH)202可以为3.0 V,以及所施加电压(VA)124可选择为2.7 V。虽然这种所施加电压124小于处于漂移后VTH状态210时的选择器装置120的阈值电压(VTH)202,但是使用本文所公开的示例,选择器装置120能够使用这种所施加电压(VA)124(其小于漂移后VTH状态210期间的选择器装置120的阈值电压(VTH)202)有效地激活。即,本文所公开的示例在处于漂移后VTH状态210时使用充分长的脉宽(PW)持续时间以在选择器装置120将所施加电压(VA)124保持充分长的时间,以激活选择器装置120。例如,虽然图2的读操作206的所施加电压(VA)124如图2所示小于漂移后VTH状态210期间的阈值电压(VTH)202,但是通过在选择器装置120将所施加电压(VA)124保持充分长的PW持续时间216,激活选择器装置120。按照这种方式激活选择器装置120使能对于对应存储器单元106的对应存储器元件122(图1)的访问,而无需使用更大能量来生成更大所施加电压(VA)124(其超过漂移后VTH状态210期间的阈值电压(VTH)202)。
回到图1,示例NVM存储器104包括示例命令队列130、一个或多个示例配置寄存器132、示例电压发生器134和示例电压控制器136。在所示示例中,命令队列130接收和存储来自存储器主控制器102的存储器存取命令。提供所示示例的一个或多个配置寄存器132,以包含或存储所施加电压(VA)电平值140和读PW持续时间(TPW)值142。在所示示例中,所施加电压(VA)电平值140由电压发生器134用来生成所施加电压(VA)124以供激活选择器装置120中使用。在所示示例中,读PW持续时间(TPW)值142由电压控制器136用来控制时间量或脉宽持续时间(例如图2的读PW持续时间216),在选择器装置120处(例如选择器装置120的字线108处)保持所施加电压(VA)124所述时间量或脉宽持续时间,以基于用于所施加电压124的所施加电压(VA)电平值140来激活选择器装置120。在所示示例中,读PW持续时间(TPW)值142选择成满足选择器装置120的阈值化持续时间。在本文所公开的示例中,阈值化持续时间是所施加电压(VA)必须在选择器装置120所保持以便即使所施加电压(VA)小于选择器装置120的阈值电压(VTH)也激活选择器装置120的时间量。在本文所公开的示例中,所施加电压(VA)越低,则激活选择器装置120所需的阈值化持续时间越高。在一些示例中,不同a-Ch材料组成的选择器装置120的阈值化持续时间可在设计阶段期间基于许多观测凭经验确定,同时对不同PW持续时间施加不同所施加电压(VA)。在一些示例中,选择器装置120的阈值化持续时间为15纳秒(ns)。在这类示例中,读PW持续时间(TPW)值142必须选择为等于或大于15 ns,以激活选择器装置120。在其他示例中,选择器装置120的阈值化持续时间为20 ns。在这类示例中,读PW持续时间(TPW)值142必须选择为等于或大于20 ns,以激活选择器装置120。
在一些示例中,所施加电压(VA)电平值140和读PW持续时间(TPW)值142在设计阶段期间来确定,并且在装置制作阶段期间编程到NVM装置104的一个或多个配置寄存器132中。在这类示例中,NVM装置104按照本公开的教导使用所施加电压(VA)电平值140和读PW持续时间值142来降低阈值电压(VTH)漂移,而无需对那些值140、142进行变更。在其他示例中,所施加电压(VA)电平值140和/或读PW持续时间值142能够在制作阶段之后(例如在NVM装置104的初始化和/或操作期间)改变。下面结合图8描述一些这类示例。
图3是示出随漂移时间(例如图2的漂移时间212)的选择器装置阈值电压(VTH)漂移的示例图表300。在所示示例中,图表300的x轴表示时间,并且用来测量对数标度的漂移时间212。图表300的示例y轴表示电压,并且用来测量随漂移时间212的阈值电压(VTH)(包括阈值电压(VTH)漂移的影响)。在所示示例中,x轴的时间标度和y轴的电压标度按照任意单位(a.u.)示出。任意单位是示出两个参数之间(例如电压与时间之间)的比率或比较的量度的相对单位。
在所示示例中,多个阈值电压(VTH)线图302、304、306、308表示选择器装置120(图1)的不同阈值电压(VTH)。在所示示例中,阈值电压线图302、304、306、308在存储器单元106(图1)的先前最近执行的读操作(例如图2的读操作206)与存储器单元106的后续写或读操作之间的时间漂移期间示出。影响阈值电压(VTH)线图302、304、306、308的阈值电压(VTH)漂移量对应于用来在存储器单元106的先前读操作期间在选择器装置120保持所施加电压(VA)124的不同读PW持续时间(例如图2的读PW持续时间216)。
所示示例的阈值电压(VTH)线图302表示在使用读PW持续时间216的基准(1x)持续时间(例如10 ns)执行读操作206之后的选择器装置120的漂移阈值电压(VTH)。所示示例的阈值电压(VTH)线图304表示在使用超过读PW持续时间216的基准(1x)的20% Pw持续时间增加(1.2x)(例如12 ns)执行读操作206之后的选择器装置120的漂移阈值电压(VTH)。所示示例的阈值电压(VTH)线图306表示在使用超过读PW持续时间216的基准(1x)的80% Pw持续时间增加(1.8x)(例如18 ns)执行读操作206之后的选择器装置120的漂移阈值电压(VTH)。所示示例的阈值电压(VTH)线图308表示在使用超过读PW持续时间216的基准(1x)的180% Pw持续时间增加(2.8x)执行读操作206之后的选择器装置120的漂移阈值电压(VTH)。如图3的所示示例所示,将较长PW持续时间用于读操作降低选择器装置的阈值电压(VTH)中的阈值电压(VTH)漂移的影响。
图4示出图1的示例NVM装置104的选择器装置120(图1)的示例电流-电压(I-V)特性曲线402、404。示例I-V特性曲线402、404对应于在其相对于所经过漂移时间(例如图2的漂移时间212)漂移时的选择器装置120的阈值电压(VTH)202(图2)。例如,I-V特性曲线402对应于漂移前VTH状态208(图2)期间的阈值电压(VTH)202。即,I-V特性曲线402表示基于紧接存储器存取操作(例如写或读操作)的选择器装置120的阈值电压(VTH)202的选择器装置120的电流特性,其降低或消除阈值电压(VTH)漂移的影响。在所示示例中,I-V特性曲线404对应于漂移后VTH状态210(图2)期间的阈值电压(VTH)202。即,所示示例的I-V特性曲线404表示基于接着最近存储器存取操作已经经过某个漂移时间量之后的选择器装置120的阈值电压(VTH)202的选择器装置120的电流特性。
再次参照图2,使用本文所公开的示例,为了降低阈值电压(VTH)漂移,图1的NVM装置104配置成生成所施加电压(VA)124的电压电平,其超过漂移前VTH状态208期间的阈值电压(VTH)202但小于漂移后VTH状态210期间的阈值电压(VTH)202。所示示例的读操作206或者能够是NVM装置104用来从存储器单元106来读数据的有意读操作(例如基于由存储器主控制器102所请求以访问所存储数据的读操作)。或者,读操作206能够是“伪”读操作,其用作刷新操作(例如读-刷新操作),但不是意在处理所请求读操作(例如由存储器主控制器102所请求的读操作)。在一些示例中,刷新模式(MR)设定144(图1)可存储在NVM装置104的一个或多个配置寄存器132(图1)中,以指定是使用有意读操作还是“伪”读操作。在任一种情况下,NVM装置104在漂移时间212之后使用所施加电压(VA)124来执行读操作206,以便将阈值电压(VTH)202从其漂移后VTH状态210期间的电压电平降低到漂移前VTH状态208期间的电压电平。例如,NVM装置104在读操作206期间使用读PW持续时间(例如图2的读PW持续时间216)(其充分长以使选择器装置120激活并且使选择器装置120的阈值电压(VTH)降低)将所施加电压(VA)124施加到选择器装置120。读PW持续时间的充分长的持续时间可使用不同条件(例如材料特性、漂移时间的持续时间等)下的不同装置的实验室测试和/或模拟凭经验确定,并且在制作NVM装置时和/或在NVM装置104的固件初始化期间(例如系统引导过程期间)来编程到NVM装置104中。在一些示例中,10 ns不是充分长的持续时间,而15 ns是充分长的持续时间。在其他示例中,15 ns不是充分长的持续时间,而20 ns是充分长的持续时间。
当读操作206是NVM装置104响应来自存储器主控制器102(图1)的读请求而执行的有意读操作时,NVM装置104向存储器主控制器102返回从存储器单元106所读的数据。当使用读操作206作为刷新操作而不是作为有意读操作时,读操作206称作“伪”读操作,因为读操作206用作刷新,以降低阈值电压(VTH)漂移的影响。即,当“伪”读操作用作刷新操作时,NVM装置104能够丢弃或忽略从读操作206所返回的数据。
确定是使用有意读操作还是作为降低阈值电压(VTH)漂移的影响的刷新操作的“伪”读操作可基于特定应用、过程和/或其他环境的预期或所要求存储器存取性能。例如,对于需要更高数据吞吐量的应用或过程(这种更高的数据吞吐量比在使用长读PW 持续时间216 时不能实现的吞吐量还高)来说,降低阈值电压(VTH)漂移所要求的这种长读PW 持续时间216 可能对于在有意读操作期间使用来说是过长的。在一些示例中,当在命令队列130(图1)中存在大量未决命令,并且需要更高的性能来在特定时间内处理这些未决命令时(如果使用太长的读PW 持续时间216 执行有意读操作则会超过该特定时间),降低漂移所需的长PW 持续时间216 可能对于在有意读操作期间使用来说是过长的。例如,如果性能关键过程要基于最快可能存储器存取时间来运行,并且NVM装置104被指定为具有50 ns的最小读循环时间,则50 ns或以上的读PW持续时间216(或者阻止取得50 ns的最小读循环时间的任何PW持续时间216)会过长。因此,当数据吞吐量性能要求比使用较长读PW持续时间216能够取得的要高时,与前述不同,可以使用降低阈值电压(VTH)漂移所要求的较长读PW 持续时间216,来执行基于“伪”读操作的刷新操作。在这类示例中,在自最近写或读操作以来经过漂移时间量212之后,NVM装置104可使用充分长的PW持续时间216来执行刷新操作,以降低阈值电压(VTH)漂移对阈值电压(VTH)202的影响。刷新操作的充分长的持续时间可使用不同条件(例如材料特性、漂移时间的持续时间等)下的不同装置的实验室测试和/或模拟凭经验确定,并且在制作NVM装置时和/或在NVM装置104的固件初始化期间(例如系统引导过程期间)来编程到NVM装置104中。在一些示例中,10 ns不是充分长的持续时间,而15 ns是充分长的持续时间。在其他示例中,15 ns不是充分长的持续时间,而20 ns是充分长的持续时间。
图5A和图5B示出用于对刷新操作(例如读-刷新操作)使用不同读PW持续时间(例如图1的读PW持续时间216)以降低选择器装置(例如图1的选择器装置120)中的阈值电压(VTH)漂移的定时。在图5A和图5B的所示示例中,写操作502之后接着多个读操作READ1-READ6。在所示示例中,还示出了分离读操作中的一些读操作的最大漂移时间。另外,刷新操作504、506(例如读-刷新操作)示为在读操作中的一些读操作之间执行。刷新操作504、506按照本公开的教导来执行(例如,如以上结合图4所述的有意读操作和/或“伪”读操作),以降低选择器装置120中的阈值电压(VTH)漂移。
与图5B所示的刷新操作506的PW持续时间相比,图5A所示的刷新操作504的PW持续时间相对短。在一些实例中,图5A所示的刷新操作504的较短PW持续时间可用来降低阈值电压(VTH)漂移,其例如当自最近存储器存取操作(例如读或写操作)以来已经经过少量漂移时间时相对小。但是,当已经经过长漂移时间(例如,例如,产生了某一阈
值电压(VTH)漂移的漂移时间,该阈值电压(VTH)漂移太大,以至于图5A 所示的刷新操作504 的相对较短的PW持续时间不能降低该大的阈值电压(VTH)漂移)时,图5B所示刷新操作506的相对较长PW持续时间可用来降低相对较大阈值电压(VTH)漂移。
在所示示例中,每个读操作READ1-READ6与对应原始比特误码率(RBER)RBER1-RBER6关联。确定是使用相对较短PW持续时间(例如,如图5A所示)还是相对较长脉宽持续时间(例如,如图5B所示)可在设计阶段期间基于产生于数据读的所观测RBER量通过经验过程来确定。例如,对于存储器存取操作之间的长漂移时间,用于图5A的刷新操作504的较短PW持续时间可引起不可接受的高RBER。在这类示例中,NVM装置(例如图1的NVM装置104)可配置成使用例如对图5B的刷新操作506所示的相对较长PW持续时间来降低RBER量。设计阶段期间的经验观测可按照这种方式用来通过选择刷新操作PW持续时间(其充分短以产生预期性能,而没有生成相对于数据完整性要求是不可接受的高的RBER)进行性能与可接受RBER之间的设计折衷。
图6是示出产生于图5A的示例短刷新操作504和图5B的示例较长刷新操作506的随时间的原始比特误码率(RBER)量的示例图表600。在所示示例中,RBER指示读操作的每单位时间的比特错误的数量。示例图表600示出三个RBER线图602、604、606。RBER线图602、604对应于图5A的短刷新操作504的两种不同情形,即,情况A和情况B。RBER线图606对应于图5B的较长刷新操作506。
对于RBER线图602的情况A情形,存在以下实例:短刷新操作504充分长以降低阈值电压(VTH)漂移的影响,以便将多个选择器装置(例如图1的选择器装置120)的阈值电压(VTH)202从漂移后阈值电压(VTH)状态210的较高电压电平降低到漂移前阈值电压(VTH)状态208的较低电压电平(图2和图4)。因此,当短读PW持续时间216充分长时,更少存储器单元在后续读操作READ4、READ5、READ6期间可能出故障或者产生比特错误,其在图6中示为对RBER线图602呈现相同或更低的比特误码率RBER4、RBER5、RBER6。
对于RBER线图604的情况B情形,用于短刷新操作504的短读PW持续时间216(图5A)在用来执行第二与第三读操作READ2、READ3(图5A所示)之间的第一刷新504时是不充分短的。即,由于短读PW持续时间216的不充分短持续时间,刷新操作504不能充分降低阈值电压(VTH)漂移的影响,以便将多个选择器装置(例如图1的选择器装置120)的阈值电压(VTH)202从漂移后阈值电压(VTH)状态210的较高电压电平降低到漂移前阈值电压(VTH)状态208的较低电压电平(图2和图4)。因此,当短读PW持续时间216不是充分长时,更多存储器单元在后续读操作READ4、READ5、READ6期间可能出故障或者产生比特错误,其在图6中示为对RBER线图604呈现增加的比特误码率RBER4、RBER5、RBER6。
对于图5B的较长刷新操作506,RBER线图606示出比特误码率对于后续读操作明显更低。例如,在执行第二与第三读操作READ2、READ3之间的第一较长刷新操作506(在图5B示出)之后,第三读操作READ3的比特误码率RBER3比先前第二读操作READ2的比特误码率RBER2明显更低。RBER线图606还示出在图5B的较长刷新操作506之后所执行的后续读操作具有比在图5A的短刷新操作504之后所执行的对应读操作要好的比特误码率性能。因此,图6的图表600示出将相对较长PW持续时间用于读和/或刷新操作以降低阈值电压(VTH)漂移对后续读操作的影响的优点。
不同PW持续时间的影响能够在NVM装置的设计阶段期间来建模,以选择生成预期比特误码率和/或存储器存取性能的PW持续时间。例如,在使用较长刷新操作506时的降低阈值电压(VTH)漂移的经验观测归因于:NVM装置的更多选择器装置(例如图1的选择器装置120)在其对应阈值电压(VTH)已经明显降低时在漂移后VTH状态210(图2和图4)能够被激活或阈值化的可能性增加。这个影响通过图7的示例图表700来表示,其示出相对于不同读PW持续时间(例如图2、图5A和图5B的读PW持续时间216)对漂移前VTH状态208和漂移后VTH状态210的存储器单元106的阈值电压(VTH)漂移的影响。
在图7的示例图表700中,使用读PW持续时间216的不同持续时间,相同读电压偏置被用于漂移前VTH状态208期间和漂移后VTH状态210期间的所施加电压(VA)124。所示示例示出在将相同电压偏置用于所施加电压(VA)124的同时增加读PW持续时间216增加激活的选择器装置的百分比。图7的所示示例还示出增加读PW持续时间216引起在漂移后VTH状态210激活的选择器装置的数量的更大增加,但是引起在漂移前VTH状态208激活的选择器装置的数量的更少增加。这归因于选择器装置中的a-Ch材料的性质响应于较长读PW持续时间的方式。另外,较长读PW持续时间有助于克服存储器装置(例如NVM装置104)的集成电路结构的电阻和电容特性所造成的电阻-电容(RC)延迟。例如,使用最长所示读PW持续时间(200a.u.)相对于最短所示读PW持续时间(50 a.u.),在漂移前VTH状态208期间激活的选择器装置120的百分比增加了大约30%。但是,使用最长所示读PW持续时间(200 a.u.)相对于最短所示读PW持续时间(50 a.u.),在漂移后VTH状态210期间激活的选择器装置120的百分比增加了大约200%。因此,使用本文所公开示例通过在没有增加所施加电压(VA) 124的情况下使用较长读PW持续时间216来降低阈值电压(VTH)漂移引起漂移后VTH状态210的选择器装置激活的显著改进。
图8示出图1的存储器主控制器102的示例,其可按照本公开的教导来实现,以便确定阈值电压漂移降低参数,以供示例NVM装置104用来降低存储器单元的选择器装置(例如存储器单元106的选择器装置120)中的阈值电压(VTH)漂移。例如,图8所示的存储器主控制器102可用来在操作期间基于不同标准来改变所施加电压(VA)电平值140和/或读PW持续时间(TPW)值142。这样,存储器主控制器102能够实时地改变NVM装置104的操作,以满足应用、用户、操作条件、系统资源等的变化要求。
在所示示例中,存储器主控制器102包括示例特性检测器802、示例电压确定器804、示例持续时间确定器806和示例刷新模式选择器808。虽然结合在存储器主控制器102中实现来描述示例特性检测器802、示例电压确定器804、示例持续时间确定器806和示例刷新模式选择器808,但是在其他示例中,与之不同,示例特性检测器802、示例电压确定器804、示例持续时间确定器806和/或示例刷新模式选择器808的一个或多个可在NVM装置104中实现。
存储器主控制器102提供有示例特性检测器802,以检测影响哪些所施加电压(VA)电平值140和/或读PW持续时间(TPW)值142应当用来按照本公开的教导降低阈值电压(VTH)漂移的特性。可由特性检测器802所检测的示例特性包括性能模式设定810、能量节省模式设定812和温度测量814。例如,性能模式设定810可以是用户和/或系统设定,其指示NVM装置104何时应当工作在高性能模式(例如以提供高数据吞吐量)。示例能量节省模式设定812可以是用户和/或系统设定,其指示NVM装置104何时应当通过在仍然执行所请求存储器存取操作的同时使用最少能量来工作在低功率消耗模式。温度测量814指示NVM装置104的温度,其使用例如印刷电路板上、具有NVM装置104的IC封装中和/或与NVM装置相同的半导体管芯上的温度传感器所收集。所示示例的温度测量814能够与对应于NVM装置104中的不同速率的阈值电压(VTH)漂移的温度阈值结合使用,以确定在那些温度降低阈值电压(VTH)漂移的适当所施加电压(VA)电平值140和/或读PW持续时间(TPW)值142。例如,a-Ch材料在更高温度下遭遇更快阈值电压(VTH)漂移以及在更低温度遭遇更低阈值电压(VTH)漂移。
示例存储器主控制器102提供有电压确定器804以确定所施加电压(VA)电平值140,并且提供有持续时间确定器806以确定用于编程到NVM装置104的(一个或多个)配置寄存器132中的读PW持续时间值142。在所示示例中,电压确定器804确定所施加电压(VA)电平值140,以及持续时间确定器806基于由特性检测器802所检测的特性来确定读PW持续时间值142。在一些示例中,电压确定器804和/或持续时间确定器806提供有一个或多个查找表或数据结构,其中对于对应性能模式设定(例如对应于性能模式设定810)、能量节省模式设定(例如对应于能量节省模式设定812)和/或温度值(例如对应于温度测量814)存储不同所施加电压(VA)电平值140和/或读PW持续时间值142。这样,基于性能模式设定、能量节省模式设定和/或温度值,从一个或多个查找表中,电压确定器804能够得到所施加电压(VA)电平值140并且/或者持续时间确定器806能够得到读PW持续时间值142。例如,当性能模式设定810指示NVM装置104应当工作在高性能模式时,电压确定器804确定使用相对较高的所施加电压(VA)值140,并且持续时间确定器806确定使用相对较短的读PW持续时间(TPW)值142。这样,较高所施加电压(VA)值140将在读PW持续时间值142期间快速激活选择器装置120,使得数据读性能高。当电子装置运行高性能应用或者需要快速完成任务(例如多任务、紧急停机过程等)时,这种操作模式是有用的。
在一些示例中,当能量节省模式设定812指示NVM装置104应当工作在较低功率消耗模式时,电压确定器804确定使用相对较低的所施加电压(VA)值140,并且持续时间确定器806确定使用相对较长读PW持续时间(TPW)值142。这样,较低所施加电压(VA)值140在选择器装置120被保持较低所施加电压(VA)值较长读PW持续时间(TPW)值142时将激活选择器装置120。在这类示例中,虽然数据吞吐量性能将降低,但是NVM装置104将消耗更少功率。对于在便携电子器件中当运行较低性能应用时或者当电子装置进入低功率模式并且仅在运行后台进程时保存电池功率,这种操作模式是有用的。
在所示示例中,持续时间确定器806确定读PW持续时间(TPW)值142,以满足选择器装置120的阈值化持续时间。在本文所公开的示例中,阈值化持续时间是所施加电压(VA)必须在选择器装置120所保持以便即使在所施加电压(VA)小于选择器装置120的阈值电压(VTH)时也激活选择器装置120的时间量。在本文所公开的示例中,所施加电压(VA)越低,则激活选择器装置120所需的阈值化持续时间越高。在一些示例中,不同a-Ch 材料组成的选择器装置120 的阈值化持续时间可在设计阶段期间、基于在对不同PW 持续时间施加不同所施加电压(VA)时的大量观测结果凭经验确定。
示例存储器主控制器102提供有示例刷新模式选择器808,以确定NVM装置104何时应当通过使用有意读操作(其从存储器单元中读所请求数据)来降低阈值电压(VTH)漂移,或者何时应当使用作为刷新操作的“伪”读操作。例如,刷新模式选择器808可使用由特性检测器802所检测的性能模式设定810和/或能量节省模式设定812来确定NVM装置104应当将哪一种模式用于降低阈值电压(VTH)漂移。在一些示例中,当性能模式设定810指示NVM装置104应当工作在高性能模式时,刷新模式选择器808将刷新模式(MR)设定144编程在NVM装置104的配置寄存器132中,以便使NVM装置104使用作为刷新操作的“伪”读操作来降低阈值电压(VTH)漂移。通过使用与有意读操作分开的,作为刷新操作的“伪”读操作,NVM装置104能够运行快速有意读操作以快速检索数据,而无需使用较长PW持续时间来执行那些有意读操作以降低阈值电压(VTH)漂移。在其他示例中,当能量节省模式设定812指示NVM装置104应当工作在较低功率消耗模式时,刷新模式选择器808将刷新模式(MR)设定144编程在NVM装置104的配置寄存器132中,以便使NVM装置104使用有意读操作来降低选择器装置120的阈值电压(VTH)漂移。通过使用有意读操作来降低阈值电压(VTH)漂移,NVM装置104不需要使用附加能量来执行作为刷新操作的附加“伪”读操作。
虽然图1和图8中示出实现存储器主控制器102和/或NVM装置104的示例方式,但是图1和/或图8所示的元件、过程和/或装置的一个或多个可以相组合、划分、重新布置、省略、消除和/或按照任何其他方式来实现。此外,示例命令队列130、示例电压发生器134、示例电压控制器136、示例特性检测器802、示例电压确定器804、示例持续时间确定器806、示例刷新模式选择器808和/或更一般的图1和/或图8的示例存储器主控制器102和/或示例NVM装置104可通过硬件、软件、固件和/或硬件、软件和/或固件的任何组合来实现。因此,例如,示例命令队列130、示例电压发生器134、示例电压控制器136、示例特性检测器802、示例电压确定器804、示例持续时间确定器806、示例刷新模式选择器808和/或更一般的示例存储器主控制器102和/或示例NVM装置104中的任何一者可通过一个或多个模拟或数字电路、逻辑电路、(一个或多个)可编程处理器、(一个或多个)专用集成电路(ASIC)、(一个或多个)可编程逻辑装置(PLD)和/或(一个或多个)现场可编程逻辑装置(FPLD)来实现。当阅读涵盖纯软件和/或固件实现的本专利的设备和系统权利要求的任一个时,示例命令队列130、示例电压发生器134、示例电压控制器136、示例特性检测器802、示例电压确定器804、示例持续时间确定器806和/或示例刷新模式选择器808的至少一个由此明确定义为包括存储软件和/或固件的有形计算机可读存储装置或存储盘,例如存储器、数字多功能盘(DVD)、致密盘(CD)、蓝光盘等。更进一步,图1和/或图8的示例存储器主控制器102和/或示例NVM装置104可包括一个或多个元件、过程和/或装置,作为对图1和图8所示的那些元件、过程和/或装置的补充或替代,和/或可包括多于一个所示元件、过程和装置的任一个或全部。
表示用于实现图1和/或图8的NVM装置104的示例机器可读指令的流程图在图9和图10中示出。表示用于实现图1和/或图8的存储器主控制器102的示例机器可读指令的流程图在图11中示出。在这些示例中,机器可读指令包括一个或多个程序,以供处理器(例如以下结合图12所述的示例处理器平台1200中所示的处理器1212)的执行。(一个或多个)程序可包含在软件中,其存储在有形计算机可读存储介质(例如CD-ROM、软盘、硬盘驱动器、数字多功能盘(DVD)、蓝光盘或者与处理器1212关联的存储器)上,但是(一个或多个)整个程序和/或其部分备选地可由除了处理器1212之外的一个或多个装置来运行和/或包含在固件或专用硬件中。此外,虽然(一个或多个)示例程序参照图9-11所示的流程图来描述,但是备选地可使用实现示例存储器主控制器102和/或示例NVM装置104的许多其他方法。例如,框的执行顺序可以改变,和/或所述框的一些可以改变、消除或组合。
如上所述,图9-11的示例过程可使用编码的指令(例如计算机和/或机器可读指令)来实现,其存储在有形计算机可读存储介质上,例如硬盘驱动器、闪速存储器、只读存储器(ROM)、致密盘(CD)、数字多功能盘(DVD)、高速缓存、随机存取存储器(RAM)和/或其中信息被存储任何持续时间(例如信息被存储扩展时间段、被永久存储、被存储短暂时刻、被暂时缓冲和/或被高速缓存)的任何其他存储装置或存储盘。如本文所使用的术语“有形计算机可读存储介质”明确定义成包括任何类型的计算机可读存储装置和/或存储盘,而不包括传播信号并且不包括传输介质。如本文所使用的“有形计算机可读存储介质”和“有形机器可读存储介质”可互换地使用。附加地或备选地,图9-11的示例过程可使用编码的指令(例如计算机和/或机器可读指令)来实现,其存储在非暂时计算机和/或机器可读介质上,例如硬盘驱动器、闪速存储器、只读存储器、致密盘、数字多功能盘、高速缓存、随机存取存储器和/或其中信息被存储任何持续时间(例如信息被存储扩展时间段、被永久存储、被存储短暂时刻、被暂时缓冲和/或被高速缓存)的任何其他存储装置或存储盘。如本文所使用的术语“非暂时计算机可读介质”明确定义成包括任何类型的计算机可读存储装置和/或存储盘,而不包括传播信号并且不包括传输介质。如本文所使用,当短语“至少”用作权利要求的导言中的过渡术语时,它按照与术语“包括”是开放式的相同的方式是开放式的。
图9是表示示例计算机可读指令的流程图,该指令可被运行以实现图1和/或图8的示例NVM装置104,以便通过使用作为刷新操作的“伪”读操作来降低存储器单元(例如存储器单元106)的选择器装置(例如选择器装置120)中的阈值电压(VTH)漂移。图9的示例程序开始于框902,其中电压发生器134(图1和/或图8)生成所施加电压(VA)124,其小于示例选择器装置120(图1和/或图8)的阈值电压(VTH)202(图2和图4)。例如,电压发生器134能够基于图1和/或图8的一个或多个配置寄存器132中的所施加电压(VA)电平值140来生成所施加电压(VA)124。
示例电压控制器136(图1和/或图8)将所施加电压(VA)124施加到示例选择器装置120(框904)。示例电压控制器136确定是否已经满足降低阈值电压(VTH)漂移的读PW持续时间(TPW)142(图1和/或图8)(框906)。例如,如上所述,读PW持续时间(TPW)142对应于选择器装置120的阈值化持续时间,其是所施加电压(VA)124必须在选择器装置120所保持以便即使在所施加电压(VA)124小于选择器装置120的阈值电压(VTH)202(图2和图4)时也激活选择器装置120的时间量。如果在框906,电压控制器136确定尚未满足读PW持续时间(TPW)142,则电压控制器136在选择器装置120保持所施加电压(VA)124(框908),并且控制返回到框906。当电压控制器136在框906确定已经满足读PW持续时间142(TPW),则电压控制器136从选择器装置120去除所施加电压(VA)124(框910),以及图9的示例过程结束。
图10是表示示例计算机可读指令的流程图,该指令可被运行以实现图1和/或图8的示例NVM装置104,以便通过使用由示例存储器主控制器102(图1和/或图8)所请求的有意读操作来降低存储器单元(例如图1和/或图8的存储器单元106)的选择器装置(例如图1和/或图8的选择器装置120)中的阈值电压(VTH)漂移。图10的示例程序开始于框1002,其中命令队列130(图1和/或图8)接收执行读操作的存储器存取命令。例如,命令队列130可接收来自存储器主控制器102(图1和/或图8)的存储器存取命令。电压控制器136将所施加电压(VA)124施加到存储器单元106(图1和/或图8)的选择器装置120,以执行读操作(框1004)。在所示示例中,所施加电压(VA)124可由电压发生器134基于所施加电压(VA)电平值140(图1和/或图8)来生成。在图10的所示示例的一些示例中,所施加电压(VA)124可超过选择器装置120的阈值电压(VTH)202(图2和图4)。在图10的所示示例的其他示例中,所施加电压(VA)124小于选择器装置120的阈值电压(VTH)202(图2和图4)。
示例电压控制器136确定是否已经满足降低阈值电压(VTH)漂移的读PW持续时间(TPW)142(图1和/或图8)(框1006)。如果在框1006,电压控制器136确定尚未满足读PW持续时间(TPW)142,则电压控制器136在选择器装置120保持所施加电压(VA)124(框1008),并且控制返回到框1006。当电压控制器136在框1006确定已经满足读PW持续时间(TPW)142,则电压控制器136从选择器装置120去除所施加电压(VA)124(框1010),并且图10的示例过程结束。
图11是表示示例计算机可读指令的流程图,该指令可被运行以实现图1和/或图8的示例存储器主控制器102,以便确定示例所施加电压(VA)电平值140和/或读PW持续时间(TPW)值142(图1和/或图8),以供图1的示例NVM装置104用来降低存储器单元的选择器装置(例如图1和/或图8的存储器单元106的选择器装置120)中的阈值电压(VTH)漂移。图11的示例程序开始于框1102,其中示例特性检测器802(图8)收集特性状态。例如,特性检测器802可访问性能模式设定810(图8)、能量节省模式设定812(图8)和/或指示示例NVM装置104的温度的温度测量814(图8)。存储器主控制器102确定是否更新一个或多个阈值电压(VTH)漂移降低参数(框1104)。例如,存储器主控制器102可基于在框1102所收集的特性状态来确定更新所施加电压(VA)电平值140、读PW持续时间(TPW)值142和/或刷新模式(MR)设定144(图8)的一个或多个。
在所示示例中,当存储器主控制器102在框1104确定其应当更新阈值电压(VTH)漂移降低参数的一个或多个时,示例电压确定器804确定所施加电压(VA)电平值140(框1106)。例如,电压确定器804如以上结合图8所述基于框1102的所收集特性来确定所施加电压(VA)电平值140。同样在所示示例中,示例持续时间确定器806确定读PW持续时间(TPW)值142(框1108)。例如,持续时间确定器806如以上结合图8所述基于框1102的所收集特性来确定读PW持续时间(TPW)值142。
在所示示例中,刷新模式选择器808还选择要由NVM装置104所使用的刷新模式(框1110)。例如,刷新模式选择器808如以上结合图8所述基于框1102的所收集特性来选择刷新模式(MR)设定144(图8)。存储器主控制器102向NVM装置104发送所施加电压(VA)电平值140、读PW持续时间(TPW)值142和刷新模式(MR)设定144(框1112)。例如,存储器主控制器102向NVM装置104发送所施加电压(VA)电平值140、读PW持续时间(TPW)值142和刷新模式(MR)设定144,以用于将那些值编程在NVM装置104的一个或多个配置寄存器132(图8)中,以供降低阈值电压(VTH)漂移中使用。虽然以上描述更新所施加电压(VA)电平值140、读PW持续时间(TPW)值142和/或刷新模式(MR)设定144的全部,但是在其他示例中,可更新少于全部阈值电压漂移降低参数值。
在存储器主控制器102向NVM装置104发送所施加电压(VA)电平值140、读PW持续时间(TPW)值142和刷新模式(MR)设定144之后,或者如果存储器主控制器102在框1106确定其不应当更新阈值电压漂移降低参数值,则控制进行到框1114。在框1114,存储器主控制器102确定是否继续监测可要求改变阈值电压(VTH)降低参数的一个或多个的特性的状态变化。例如,如果存储器主控制器102所在的电子装置仍然处于运行要求存储器存取的过程的活动状态中,则存储器主控制器102可需要继续监测。备选地,在一些示例中,如果存储器子系统进入睡眠模式、冬眠模式、不活动状态或者停机,则存储器主控制器102可停止监测。如果存储器主控制器102继续监测,则控制返回到框1102。否则,如果存储器主控制器102不继续监测,则图11的示例过程结束。
图12是按照本公开的教导的示例处理器平台,其能够运行由图9-11所表示的示例计算机可读指令,以实现图1和/或图8的示例NVM装置和/或图1和/或图8的示例存储器主控制器102,以便降低存储器单元的选择器装置(例如图1和/或图8的存储器单元106的选择器装置120)中的阈值电压(VTH)漂移。处理器平台1200能够是例如服务器、个人计算机、移动装置(例如蜂窝电话、智能电话、平板(例如iPad™))、个人数字助理(PDA)、因特网设备、DVD播放器、CD播放器、数字摄像机、蓝光播放器、游戏控制台、个人摄像机、机顶盒或者任何其他类型的计算装置。
所示示例的处理器平台1200包括处理器1212。所示示例的处理器1212是硬件。例如,处理器1212能够通过来自任何预期系列或制造商的一个或多个集成电路、逻辑电路、微处理器或控制器来实现。
所示示例的处理器1212包括本地存储器1213(例如高速缓存)。所示示例的处理器1212经由总线1218与主存储器(包括易失性存储器1214和非易失性存储器1216)进行通信。易失性存储器1214可通过同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)和/或其他任何类型的随机存取存储器装置来实现。非易失性存储器1216可通过闪速存储器和/或任何其它预期类型的存储器装置来实现。对主存储器1214、1216的存取由一个或多个存储控制器来控制。在图12的所示示例中,存储器主控制器102可在处理器1212中实现,和/或可与处理器1212分开实现。同样在所示示例中,NVM装置104可在非易失性存储器1216和/或大容量存储装置1228中实现。在一些示例中,存储器主控制器102和NVM装置104可在同一非易失性存储器1216中和/或同一大容量存储装置1228中制作和/或封装。
所示示例的处理器平台1200还包括接口电路1220。接口电路1220可通过任何类型的接口标准来实现,例如以太网接口、通用串行总线(USB)和/或PCI express接口。
在所示示例中,一个或多个输入装置1222连接到接口电路1220。(一个或多个)输入装置1222准许用户将数据和命令输入到处理器1212中。(一个或多个)输入装置能够通过例如音频传感器、麦克风、照相机(静止或视频)、键盘、按钮、鼠标、触摸屏、跟踪板、轨迹球、等值点(isopoint)和/或语音识别系统来实现。
一个或多个输出装置1224也连接到所示示例的接口电路1220。输出装置1224能够例如通过显示装置(例如发光二极管(LED)、有机发光二极管(OLED)、液晶显示器、阴极射线管显示器(CRT)、触摸屏、触觉输出装置、打印机和/或扬声器)来实现。因此,所示示例的接口电路1220通常包括图形驱动器卡、图形驱动器芯片或图形驱动器处理器。
所示示例的接口电路1220还包括通信装置(例如发射器、接收器、收发器、调制解调器和/或网络接口卡),以促进经由网络1226(例如以太网连接、数字用户线(DSL)、电话线、同轴电缆、蜂窝电话系统等)与外部机器(例如任何种类的计算装置)交换数据。
所示示例的处理器平台1200还包括用于存储软件和/或数据的一个或多个大容量存储装置1228。这类大容量存储装置1228的示例包括软盘驱动器、硬盘驱动器盘、致密盘驱动器、蓝光盘驱动器、RAID系统和数字多功能盘(DVD)驱动器。
供存储器主控制器102和/或NVM装置104用来实现图9、图10和/或图11的示例过程的编码的指令1232可存储在非易失性存储器1216中和/或可拆卸有形计算机可读存储介质(例如CD或DVD)上。
对于使用比现有存储器装置中用于降低阈值电压漂移要低的所施加电压(例如读电压偏置)来降低非易失性存储器装置中的阈值电压漂移,本文所公开的示例是有用的。使用这类较低所施加电压的示例优点包括避免需要将较大电压偏置施加到存储器单元(其能够导致改变这类存储器单元的电气特性,使得其中存储的信息被破坏)。另外,使用本文所公开的示例降低存储器子系统的功率消耗,由此增加便携电子装置的电池寿命。降低功率使用还促进更低工作温度,由此增加系统可靠性并且延长电子装置的有用寿命。即,高工作温度的延长持续时间能够导致更快的材料降级,并且因而导致电子装置的更少有用寿命。
本文所公开的示例对改进与读存储器单元关联的比特误码率是有用的。例如,降低选择器装置的阈值电压(VTH)增加了以下的可能性:非易失性存储器装置中的更多选择器装置将在读操作期间正确激活以访问对应存储器单元中的数据,而无论自先前存储器存取操作以来已经经过的漂移时间量如何。这样,本文所公开的示例可用来改进非易失性存储器装置的数据可靠性。
下面涉及本文所公开的另外的示例。
示例1是降低存储器单元的选择器装置的阈值电压漂移的方法。示例1的方法包括:将所施加电压提供给存储器单元的选择器装置,所施加电压小于选择器装置的阈值电压;以及通过在选择器装置将所施加电压保持阈值持续时间以激活选择器装置,来降低存储器单元的阈值电压漂移。
在示例2中,示例1的主题可选地能够包括小于选择器装置的阈值电压的所施加电压的提供响应检测存储器存取操作已经发生而执行。
在示例3中,示例1-2的任一个的主题可选地能够包括小于选择器装置的阈值电压的所施加电压的提供在由存储器主控制器所请求的存储器存取操作期间执行。
在示例4中,示例1-3的任一个的主题可选地能够包括所施加电压的提供包括将所施加电压提供给与选择器装置形成电路的字线。
在示例5中,示例1-4的任一个的主题可选地能够包括基于编程到包括存储器单元的存储器装置中的所施加电压电平值来生成所施加电压,所施加电压电平值到存储器装置中的编程在存储器装置的操作期间发生。
在示例6中,示例1-5的任一个的主题可选地能够包括在选择器装置的所施加电压对阈值化持续时间的保持基于编程到包括存储器单元的存储器装置中的脉宽持续时间值来执行,脉宽持续时间值到存储器装置中的编程在存储器装置的操作期间发生。
在示例7中,示例1-6的任一个的主题可选地能够包括选择器装置包括硫属化物(Ch)材料。
示例8是降低存储器单元的选择器装置的阈值电压漂移的存储器装置。示例8的存储器装置包括电压控制器,以便将所施加电压提供给存储器单元的选择器装置,所施加电压小于选择器装置的阈值电压;并且通过在选择器装置将所施加电压保持阈值持续时间以激活选择器装置,来降低存储器单元的阈值电压漂移。
在示例9中,示例8的主题可选地能够包括电压控制器响应检测存储器存取操作已经发生而将所施加电压提供给选择器装置。
在示例10中,示例8-9的任一个的主题可选地能够包括电压控制器在由存储器主控制器所请求的存储器存取操作期间将所施加电压提供给选择器装置。
在示例11中,示例8-10的任一个的主题可选地能够包括电压控制器通过将所施加电压提供给与选择器装置形成电路的字线来将所施加电压提供给选择器装置。
在示例12中,示例8-11的任一个的主题可选地能够包括电压发生器,以基于编程到存储器装置中的所施加电压电平值来生成所施加电压,所施加电压电平值到存储器装置中的编程在存储器装置的操作期间发生。
在示例13中,示例8-12的任一个的主题可选地能够包括电压控制器基于编程到存储器装置中的脉宽持续时间值在选择器装置将所施加电压保持阈值化持续时间,脉宽持续时间值到存储器装置中的编程在存储器装置的操作期间发生。
在示例14中,示例8-13的任一个的主题可选地能够包括选择器装置包括硫属化物(Ch)材料。
示例15是包括示例8-14的任一个的存储器装置的设备,并且还包括与存储器装置形成电路的一个或多个处理器以及与一个或多个处理器形成电路的网络接口。
示例16是包括机器可读指令的至少一个制造产品,指令在被运行时通过使存储器装置至少将所施加电压提供给存储器单元的选择器装置来使存储器装置降低存储器单元的选择器装置的阈值电压漂移,所施加电压小于选择器装置的阈值电压;以及通过在选择器装置将所施加电压保持阈值持续时间以激活选择器装置来降低存储器单元的阈值电压漂移。
在示例17中,示例16的主题可选地能够包括指令使存储器装置响应检测存储器存取操作已经发生而将所施加电压提供给选择器装置。
在示例18中,示例16-17的任一个的主题可选地能够包括指令使存储器装置在由存储器主控制器所请求的存储器存取操作期间将所施加电压提供给选择器装置。
在示例19中,示例16-18的任一个的主题可选地能够包括指令使存储器装置将所施加电压提供给与选择器装置形成电路的字线。
在示例20中,示例16-19的任一个的主题可选地能够包括指令还使存储器装置基于编程到存储器装置中的所施加电压电平值来生成所施加电压,所施加电压电平值到存储器装置中的编程在存储器装置的操作期间发生。
在示例21中,示例16-20的任一个的主题可选地能够包括指令使存储器装置基于编程到存储器装置中的脉宽持续时间值在选择器装置将所施加电压保持阈值化持续时间,脉宽持续时间值到存储器装置中的编程在存储器装置的操作期间发生。
在示例22中,示例16-21的任一个的主题可选地能够包括选择器装置包括硫属化物(Ch)材料。
示例23是降低存储器单元的选择器装置的阈值电压漂移的方法。示例23的方法包括:接收执行存储器存取操作的命令;将所施加电压施加到存储器单元的选择器装置,以执行存储器存取操作;以及在选择器装置将所施加电压保持脉宽持续时间,以降低选择器装置的阈值电压漂移,脉宽持续时间比激活选择器装置所要求的阈值化持续时间要长。
在示例24中,示例23的主题可选地能够包括存储器存取操作是读操作,以及所施加电压在选择器装置的保持包括在存储器单元的读操作期间保持所施加电压。
在示例25中,示例23-24的任一个的主题可选地能够包括存储器单元的读操作期间的所施加电压的保持基于包括存储器单元的电子装置处于能量节省模式进行。
在示例26中,示例23-25的任一个的主题可选地能够包括所施加电压小于选择器装置的阈值电压。
在示例27中,示例23-26的任一个的主题可选地能够包括选择器装置使用非晶硫属化物材料来制作。
在示例28中,示例23-27的任一个的主题可选地能够包括基于编程到包括存储器单元的存储器装置中的所施加电压电平值来生成所施加电压,所施加电压电平值到存储器装置中的编程在存储器装置的操作期间发生。
在示例29中,示例23-28的任一个的主题可选地能够包括在选择器装置将所施加电压保持脉宽持续时间基于编程到包括存储器单元的存储器装置中的脉宽持续时间值来执行,脉宽持续时间值到存储器装置中的编程在存储器装置的操作期间发生。
在示例30中,示例23-29的任一个的主题可选地能够包括选择器装置包括硫属化物(Ch)材料。
示例31是降低存储器单元的选择器装置的阈值电压漂移的存储器装置。示例31的存储器装置包括接收执行存储器存取操作的命令的命令队列;以及电压控制器,所述电压控制器要:将所施加电压施加到存储器单元的选择器装置,以执行存储器存取操作;以及在选择器装置将所施加电压保持脉宽持续时间,以降低选择器装置的阈值电压漂移,脉宽持续时间比激活选择器装置所要求的阈值化持续时间要长。
在示例32中,示例31的主题可选地能够包括存储器存取操作是读操作,以及电压控制器通过在存储器单元的读操作期间保持所施加电压在选择器装置保持所施加电压。
在示例33中,示例31-32的任一个的主题可选地能够包括电压控制器基于包括存储器单元的电子装置处于能量节省模式在存储器单元的读操作期间保持所施加电压。
在示例34中,示例31-33的任一个的主题可选地能够包括所施加电压小于选择器装置的阈值电压。
在示例35中,示例31-34的任一个的主题可选地能够包括选择器装置使用非晶硫属化物材料来制作。
在示例36中,示例31-35的任一个的主题可选地能够包括电压发生器,以基于编程到存储器装置中的所施加电压电平值来生成所施加电压,所施加电压电平值到存储器装置中的编程在存储器装置的操作期间发生。
在示例37中,示例31-36的任一个的主题可选地能够包括电压控制器基于编程到存储器装置中的脉宽持续时间值在选择器装置将所施加电压保持脉宽持续时间,脉宽持续时间值到存储器装置中的编程在存储器装置的操作期间发生。
在示例38中,示例31-37的任一个的主题可选地能够包括选择器装置包括硫属化物(Ch)材料。
示例39是包括示例31-38的任一个的存储器装置的设备,并且还包括与存储器装置形成电路的一个或多个处理器以及与一个或多个处理器形成电路的网络接口。
示例40是包括机器可读指令的至少一个制造产品,指令在被运行时通过使存储器装置执行下列步骤使存储器装置降低存储器单元的选择器装置的阈值电压漂移:至少接收执行存储器存取操作的命令;将所施加电压施加到存储器单元的选择器装置以执行存储器存取操作;以及在选择器装置将所施加电压保持脉宽持续时间以降低选择器装置的阈值电压漂移,脉宽持续时间比激活选择器装置所要求的阈值化持续时间要长。
在示例41中,示例40的主题可选地能够包括存储器存取操作是读操作,以及所施加电压在选择器装置的保持包括在存储器单元的读操作期间保持所施加电压。
在示例42中,示例40-41的任一个的主题可选地能够包括指令使存储器装置基于包括存储器单元的电子装置处于能量节省模式在存储器单元的读操作期间保持所施加电压。
在示例43中,示例40-42的任一个的主题可选地能够包括所施加电压小于选择器装置的阈值电压。
在示例44中,示例40-43的任一个的主题可选地能够包括选择器装置使用非晶硫属化物材料来制作。
在示例45中,示例40-44的任一个的主题可选地能够包括指令还使存储器装置基于编程到存储器装置中的所施加电压电平值来生成所施加电压,所施加电压电平值到存储器装置中的编程在存储器装置的操作期间发生。
在示例46中,示例40-45的任一个的主题可选地能够包括指令使存储器装置基于编程到存储器装置中的脉宽持续时间值在选择器装置将所施加电压保持脉宽持续时间,脉宽持续时间值到存储器装置中的编程在存储器装置的操作期间发生。
在示例47中,示例40-46的任一个的主题可选地能够包括选择器装置包括硫属化物(Ch)材料。
示例48是降低存储器单元的选择器装置的阈值电压漂移的存储器装置。示例48的存储器装置包括用于控制电压的部件,所述用于控制电压的部件要:将所施加电压提供给存储器单元的选择器装置,所施加电压小于选择器装置的阈值电压;并且通过在选择器装置将所施加电压保持阈值持续时间以激活选择器装置,来降低存储器单元的阈值电压漂移。
在示例49中,示例48的主题可选地能够包括用于控制电压的部件响应检测存储器存取操作已经发生而将所施加电压提供给选择器装置。
在示例50中,示例48-49的任一个的主题可选地能够包括用于控制电压的部件在由存储器主控制器所请求的存储器存取操作期间将所施加电压提供给选择器装置。
在示例51中,示例48-50的任一个的主题可选地能够包括用于控制电压的部件通过将所施加电压提供给与选择器装置形成电路的字线将所施加电压提供给选择器装置。
在示例52中,示例48-51的任一个的主题可选地能够包括用于基于编程到存储器装置中的所施加电压电平值来生成所施加电压的部件,所施加电压电平值到存储器装置中的编程在存储器装置的操作期间发生。
在示例53中,示例48-52的任一个的主题可选地能够包括用于控制电压的部件基于编程到存储器装置中的脉宽持续时间值在选择器装置将所施加电压保持阈值化持续时间,脉宽持续时间值到存储器装置中的编程在存储器装置的操作期间发生。
在示例54中,示例48-53的任一个的主题可选地能够包括选择器装置包括硫属化物(Ch)材料。
示例55是包括示例48-54的任一个的存储器装置的设备,并且还包括与存储器装置形成电路的一个或多个处理器以及与一个或多个处理器形成电路的网络接口。
示例56是降低存储器单元的选择器装置的阈值电压漂移的存储器装置。示例56的存储器装置包括用于接收执行存储器存取操作的命令的部件以及用于控制电压的部件,所述用于控制电压的部件要:将所施加电压施加到存储器单元的选择器装置,以执行存储器存取操作;以及在选择器装置将所施加电压保持脉宽持续时间,以降低选择器装置的阈值电压漂移,脉宽持续时间比激活选择器装置所要求的阈值化持续时间要长。
在示例57中,示例56的主题可选地能够包括存储器存取操作是读操作,以及用于控制电压的部件通过在存储器单元的读操作期间保持所施加电压在选择器装置保持所施加电压。
在示例58中,示例56-57的任一个的主题可选地能够包括用于控制电压的部件基于包括存储器单元的电子装置处于能量节省模式来在存储器单元的读操作期间保持所施加电压。
在示例59中,示例56-58的任一个的主题可选地能够包括所施加电压小于选择器装置的阈值电压。
在示例60中,示例56-59的任一个的主题可选地能够包括选择器装置使用非晶硫属化物材料来制作。
在示例61中,示例56-60的任一个的主题可选地能够包括用于基于编程到存储器装置中的所施加电压电平值来生成所施加电压的部件,所施加电压电平值到存储器装置中的编程在存储器装置的操作期间发生。
在示例62中,示例56-61的任一个的主题可选地能够包括用于控制电压的部件基于编程到存储器装置中的脉宽持续时间值在选择器装置将所施加电压保持脉宽持续时间,脉宽持续时间值到存储器装置中的编程在存储器装置的操作期间发生。
在示例63中,示例56-62的任一个的主题可选地能够包括选择器装置包括硫属化物(Ch)材料。
示例64是包括示例56-63的任一个的存储器装置的设备,并且还包括与存储器装置形成电路的一个或多个处理器以及与一个或多个处理器形成电路的网络接口。
虽然本文已经公开了某些示例方法、设备和制造产品,但是本专利的涵盖范围并不局限于此。相反,本专利涵盖完全落入本专利的权利要求范围之内的所有方法、设备和制造产品。

Claims (42)

1.一种降低存储器单元的阈值电压漂移的方法,所述方法包括:
基于编程到包括所述存储器单元的存储器装置中的所施加电压电平值来生成所施加电压,将所述所施加电压电平值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生;将所述所施加电压提供给所述存储器单元的选择器装置,所述所施加电压小于选择器装置的阈值电压;以及
通过在所述选择器装置将所述所施加电压保持阈值化持续时间以激活所述选择器装置来降低所述存储器单元的所述阈值电压漂移。
2.如权利要求1所述的方法,其中提供小于所述选择器装置的所述阈值电压的所述所施加电压的操作响应于检测存储器存取操作已经发生而执行。
3.如权利要求1所述的方法,其中提供小于所述选择器装置的所述阈值电压的所述所施加电压的操作在由存储器主控制器所请求的存储器存取操作期间执行。
4.如权利要求1所述的方法,其中提供所述所施加电压的操作包括将所述所施加电压提供给与所述选择器装置形成电路的字线。
5.如权利要求1所述的方法,其中在所述选择器装置将所述所施加电压保持所述阈值化持续时间基于编程到包括所述存储器单元的所述存储器装置中的脉宽持续时间值来执行,将所述脉宽持续时间值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生。
6.如权利要求1所述的方法,其中所述选择器装置包括硫属化物(Ch)材料。
7.一种用于降低存储器单元的阈值电压漂移的存储器装置,所述存储器装置包括:
电压发生器,用于基于编程到所述存储器装置中的所施加电压电平值来生成所施加电压,将所述所施加电压电平值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生;电压控制器,用于:
将所述所施加电压提供给所述存储器单元的选择器装置,所述所施加电压小于所述选择器装置的阈值电压;以及
通过将所述选择器装置处的所述所施加电压保持阈值化持续时间以激活所述选择器装置来降低所述存储器单元的所述阈值电压漂移。
8.如权利要求7所述的存储器装置,其中所述电压控制器要响应于检测存储器存取操作已经发生而将所述所施加电压提供给所述选择器装置。
9.如权利要求7所述的存储器装置,其中所述电压控制器要在由存储器主控制器所请求的存储器存取操作期间将所述所施加电压提供给所述选择器装置。
10.如权利要求7所述的存储器装置,其中所述电压控制器要通过将所述所施加电压提供给与所述选择器装置形成电路的字线来将所述所施加电压提供给所述选择器装置。
11.如权利要求7所述的存储器装置,其中所述电压控制器要基于编程到所述存储器装置中的脉宽持续时间值,将所述选择器装置处的所述所施加电压保持所述阈值化持续时间,将所述脉宽持续时间值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生。
12.如权利要求7所述的存储器装置,其中所述选择器装置包括硫属化物(Ch)材料。
13.一种包括权利要求7所述的存储器装置的设备,并且还包括:
与所述存储器装置形成电路的一个或多个处理器;以及
与所述一个或多个处理器形成电路的网络接口。
14.一种机器可读介质,包括机器可读指令,当执行所述机器可读指令时,所述机器可读指令通过使存储器装置至少执行以下操作来使所述存储器装置降低存储器单元的阈值电压漂移:
基于编程到所述存储器装置中的所施加电压电平值来生成所施加电压,将所述所施加电压电平值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生;
将所述所施加电压提供给所述存储器单元的选择器装置,所述所施加电压小于所述选择器装置的阈值电压;以及
通过将所述选择器装置处的所述所施加电压保持阈值化持续时间以激活所述选择器装置来降低存储器单元的阈值电压漂移。
15.如权利要求14所述的机器可读介质,其中所述指令要使所述存储器装置响应于检测到已经发生了存储器存取操作而向所述选择器装置提供所述所施加的电压。
16.如权利要求14所述的机器可读介质,其中所述指令要使所述存储器装置在由存储器主控制器请求的存储器存取操作期间向所述选择器装置提供所述所施加电压。
17.如权利要求14所述的机器可读介质,其中所述指令要使所述存储器装置将所施加的电压提供到与所述选择器装置形成电路的字线。
18.如权利要求14所述的机器可读介质,其中所述指令要基于编程到所述存储器装置中的脉宽持续时间值,使所述存储器装置将所述选择器装置处的所述所施加电压保持所述阈值化持续时间,将所述脉宽持续时间值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生。
19.如权利要求14所述的机器可读介质,其中所述选择器装置包括硫属化物(Ch)材料。
20.一种降低存储器单元的选择器装置的阈值电压漂移的方法,所述方法包括:
接收执行存储器存取操作的命令;
将所施加电压施加到所述存储器单元的所述选择器装置,以执行所述存储器存取操作;以及
将所述选择器装置处的所述所施加电压维持脉宽持续时间以降低所述选择器装置的所述阈值电压漂移,所述脉宽持续时间比激活所述选择器装置所需的阈值化持续时间更长。
21.如权利要求20所述的方法,其中所述存储器存取操作是读取操作,并且维持在所述选择器装置处的所述所施加电压包括在所述存储器单元的所述读取操作期间维持所施加电压。
22.如权利要求21所述的方法,其中在所述存储器单元的所述读取操作期间保持所述所施加电压是基于电子装置包括处于节能模式的所述存储器单元来完成的。
23.如权利要求20所述的方法,其中所述所施加电压小于所述选择器装置的阈值电压。
24.如权利要求20所述的方法,其中所述选择器装置使用非晶硫属化物材料制造。
25.如权利要求20所述的方法,还包括基于编程到包括所述存储器单元的存储器装置中的所施加电压电平值来生成所述所施加电压,将所述所施加电压电平值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生。
26.如权利要求20所述的方法,其中基于编程到包括所述存储器单元的存储器装置中的脉宽持续时间值来执行将所述选择器装置处的所述所施加电压保持脉宽持续时间,将所述脉宽持续时间值编程到所述存储器装置中的操作发生在所述存储器装置的操作期间。
27.如权利要求20所述的方法,其中所述选择器装置包括硫属化物材料。
28.一种降低存储器单元的阈值电压漂移的设备,所述设备包括:
用于基于编程到包括所述存储器单元的存储器装置中的所施加电压电平值来生成所施加电压的部件,将所述所施加电压电平值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生;
用于将所述所施加电压提供给所述存储器单元的选择器装置的部件,所述所施加电压小于选择器装置的阈值电压;以及
用于通过在所述选择器装置将所述所施加电压保持阈值化持续时间以激活所述选择器装置来降低所述存储器单元的所述阈值电压漂移的部件。
29.如权利要求28所述的设备,其中提供小于所述选择器装置的所述阈值电压的所述所施加电压的操作响应于检测存储器存取操作已经发生而执行。
30.如权利要求28所述的设备,其中提供小于所述选择器装置的所述阈值电压的所述所施加电压的操作在由存储器主控制器所请求的存储器存取操作期间执行。
31.如权利要求28所述的设备,其中提供所述所施加电压的操作包括将所述所施加电压提供给与所述选择器装置形成电路的字线。
32.如权利要求28所述的设备,其中在所述选择器装置将所述所施加电压保持所述阈值化持续时间基于编程到包括所述存储器单元的所述存储器装置中的脉宽持续时间值来执行,将所述脉宽持续时间值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生。
33.如权利要求28所述的设备,其中所述选择器装置包括硫属化物(Ch)材料。
34.一种降低存储器单元的选择器装置的阈值电压漂移的设备,所述设备包括:
用于接收执行存储器存取操作的命令的部件;
用于将所施加电压施加到所述存储器单元的所述选择器装置,以执行所述存储器存取操作的部件;以及
用于将所述选择器装置处的所述所施加电压维持脉宽持续时间以降低所述选择器装置的所述阈值电压漂移的部件,所述脉宽持续时间比激活所述选择器装置所需的阈值化持续时间更长。
35.如权利要求34所述的设备,其中所述存储器存取操作是读取操作,并且维持在所述选择器装置处的所述所施加电压包括在所述存储器单元的所述读取操作期间维持所施加电压。
36.如权利要求35所述的设备,其中在所述存储器单元的所述读取操作期间保持所述所施加电压是基于电子装置包括处于节能模式的所述存储器单元来完成的。
37.如权利要求34所述的设备,其中所述所施加电压小于所述选择器装置的阈值电压。
38.如权利要求34所述的设备,其中所述选择器装置使用非晶硫属化物材料制造。
39.如权利要求34所述的设备,还包括用于基于编程到包括所述存储器单元的存储器装置中的所施加电压电平值来生成所述所施加电压的部件,将所述所施加电压电平值编程到所述存储器装置中的操作在所述存储器装置的操作期间发生。
40.如权利要求34所述的设备,其中基于编程到包括所述存储器单元的存储器装置中的脉宽持续时间值来执行将所述选择器装置处的所述所施加电压保持脉宽持续时间,将所述脉宽持续时间值编程到所述存储器装置中的操作发生在所述存储器装置的操作期间。
41.如权利要求34所述的设备,其中所述选择器装置包括硫属化物材料。
42.一种机器可读介质,包括指令,所述指令在被执行时,使所述机器执行如权利要求20-27中任一项所述的方法。
CN201780033523.8A 2016-06-29 2017-05-10 降低阈值电压漂移的方法和设备 Active CN109196586B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/197124 2016-06-29
US15/197,124 US9824767B1 (en) 2016-06-29 2016-06-29 Methods and apparatus to reduce threshold voltage drift
PCT/US2017/031985 WO2018004836A1 (en) 2016-06-29 2017-05-10 Methods and apparatus to reduce threshold voltage drift

Publications (2)

Publication Number Publication Date
CN109196586A CN109196586A (zh) 2019-01-11
CN109196586B true CN109196586B (zh) 2023-07-14

Family

ID=60303308

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780033523.8A Active CN109196586B (zh) 2016-06-29 2017-05-10 降低阈值电压漂移的方法和设备

Country Status (4)

Country Link
US (1) US9824767B1 (zh)
CN (1) CN109196586B (zh)
DE (1) DE112017003291T5 (zh)
WO (1) WO2018004836A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147475B1 (en) * 2017-05-09 2018-12-04 Micron Technology, Inc. Refresh in memory based on a set margin
KR20190012771A (ko) * 2017-07-28 2019-02-11 에스케이하이닉스 주식회사 컨트롤러 및 그 동작 방법
US11151037B2 (en) 2018-04-12 2021-10-19 International Business Machines Corporation Using track locks and stride group locks to manage cache operations
US10606776B2 (en) 2018-04-16 2020-03-31 International Business Machines Corporation Adding dummy requests to a submission queue to manage processing queued requests according to priorities of the queued requests
US10776013B2 (en) 2018-04-27 2020-09-15 International Business Machines Corporation Performing workload balancing of tracks in storage areas assigned to processing units
US10831597B2 (en) 2018-04-27 2020-11-10 International Business Machines Corporation Receiving, at a secondary storage controller, information on modified data from a primary storage controller to use to calculate parity data
US10884849B2 (en) 2018-04-27 2021-01-05 International Business Machines Corporation Mirroring information on modified data from a primary storage controller to a secondary storage controller for the secondary storage controller to use to calculate parity data
US11011227B2 (en) * 2018-06-15 2021-05-18 Arm Ltd. Method, system and device for non-volatile memory device operation
KR20200000904A (ko) * 2018-06-26 2020-01-06 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법
US10964385B1 (en) * 2019-11-14 2021-03-30 Micron Technology, Inc. Restoring memory cell threshold voltages
KR20220049650A (ko) 2020-10-14 2022-04-22 삼성전자주식회사 메모리 장치
US11501831B2 (en) * 2020-11-05 2022-11-15 Sandisk Technologies Llc Power off recovery in cross-point memory with threshold switching selectors
US11404127B1 (en) * 2021-02-11 2022-08-02 Sandisk Technologies Llc Read refresh to improve power on data retention for a non-volatile memory
KR20220151056A (ko) * 2021-05-04 2022-11-14 삼성전자주식회사 메모리 장치
US12014774B2 (en) * 2022-02-07 2024-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Memory selector threshold voltage recovery

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1706046A (zh) * 2003-07-18 2005-12-07 日本电气株式会社 开关元件、驱动开关元件的方法、可重写的逻辑集成电路以及存储元件
CN101847442A (zh) * 2008-12-30 2010-09-29 意法半导体股份有限公司 具有双向阈值开关的非易失性存储器
CN105244058A (zh) * 2014-07-07 2016-01-13 科洛斯巴股份有限公司 使用选择器器件保持特性的非易失性存储器器件感测方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172333B1 (ko) 1995-01-16 1999-03-30 김광호 반도체 메모리 장치의 전원 승압 회로
US5912839A (en) 1998-06-23 1999-06-15 Energy Conversion Devices, Inc. Universal memory element and method of programming same
US6377495B1 (en) 2000-11-22 2002-04-23 National Semiconductor Corporation Apparatus and method for providing a bias to read memory elements
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
JP2003092364A (ja) 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
US6462984B1 (en) 2001-06-29 2002-10-08 Intel Corporation Biasing scheme of floating unselected wordlines and bitlines of a diode-based memory array
EP1324345A1 (en) 2001-12-27 2003-07-02 STMicroelectronics S.r.l. Single supply voltage, nonvolatile memory device with cascoded column decoding
US6667900B2 (en) 2001-12-28 2003-12-23 Ovonyx, Inc. Method and apparatus to operate a memory cell
KR100512934B1 (ko) 2002-01-09 2005-09-07 삼성전자주식회사 반도체 메모리 장치
JP4218527B2 (ja) 2002-02-01 2009-02-04 株式会社日立製作所 記憶装置
JP4082913B2 (ja) * 2002-02-07 2008-04-30 株式会社ルネサステクノロジ メモリシステム
US7499315B2 (en) 2003-06-11 2009-03-03 Ovonyx, Inc. Programmable matrix array with chalcogenide material
US6933869B1 (en) 2004-03-17 2005-08-23 Altera Corporation Integrated circuits with temperature-change and threshold-voltage drift compensation
US7957189B2 (en) 2004-07-26 2011-06-07 Sandisk Il Ltd. Drift compensation in a flash memory
US7282730B2 (en) 2005-01-18 2007-10-16 Intel Corporation Forming a carbon layer between phase change layers of a phase change memory
US7307268B2 (en) 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
US8036013B2 (en) 2005-03-30 2011-10-11 Ovonyx, Inc. Using higher current to read a triggered phase change memory
JP4313372B2 (ja) 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
JP2007157287A (ja) 2005-12-07 2007-06-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
US9099174B2 (en) 2012-10-09 2015-08-04 Micron Technology, Inc. Drift acceleration in resistance variable memory
US7405964B2 (en) 2006-07-27 2008-07-29 Qimonda North America Corp. Integrated circuit to identify read disturb condition in memory cell
KR101374319B1 (ko) 2007-08-24 2014-03-17 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
US7642864B2 (en) 2008-01-29 2010-01-05 International Business Machines Corporation Circuits and design structures for monitoring NBTI (negative bias temperature instability) effect and/or PBTI (positive bias temperature instability) effect
US8194433B2 (en) * 2008-02-20 2012-06-05 Ovonyx, Inc. Method and apparatus for accessing a bidirectional memory
US7936593B2 (en) * 2008-04-08 2011-05-03 Ovonyx, Inc. Reducing drift in chalcogenide devices
US8031517B2 (en) 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
US7876607B2 (en) 2008-12-12 2011-01-25 Stephen Tang Reading threshold switching memory cells
US8159881B2 (en) 2009-06-03 2012-04-17 Marvell World Trade Ltd. Reference voltage optimization for flash memory
US8289762B2 (en) 2009-10-30 2012-10-16 Intel Corporation Double-pulse write for phase change memory
US8374022B2 (en) 2009-12-21 2013-02-12 Intel Corporation Programming phase change memories using ovonic threshold switches
US8274819B2 (en) 2010-02-04 2012-09-25 Magic Technologies Read disturb free SMT MRAM reference cell circuit
US8466707B2 (en) 2010-03-03 2013-06-18 Qualcomm Incorporated Method and apparatus for testing a memory device
US8451666B2 (en) 2010-05-26 2013-05-28 Hewlett-Packard Development Company, L.P. Reading a memory element within a crossbar array
US8654575B2 (en) 2010-07-16 2014-02-18 Texas Instruments Incorporated Disturb-free static random access memory cell
US8605531B2 (en) * 2011-06-20 2013-12-10 Intel Corporation Fast verify for phase change memory with switch
US8891293B2 (en) 2011-06-23 2014-11-18 Macronix International Co., Ltd. High-endurance phase change memory devices and methods for operating the same
DE112012006472B4 (de) 2012-06-06 2019-10-31 Intel Corporation Mindestens teilweises Isolieren von lokaler Zeilen- oder Spaltenschaltung von Speicherzellen vor dem Erzeugen einer Spannungsdifferenz zum Ermöglichen des Auslesens der Zelle
US9224635B2 (en) * 2013-02-26 2015-12-29 Micron Technology, Inc. Connections for memory electrode lines
TWI571872B (zh) 2013-06-21 2017-02-21 旺宏電子股份有限公司 相變化記憶體、其寫入方法及其讀取方法
US9312005B2 (en) * 2013-09-10 2016-04-12 Micron Technology, Inc. Accessing memory cells in parallel in a cross-point array
US9153320B2 (en) 2013-09-17 2015-10-06 Intel Corporation Programming memory cells using a program pulse
WO2015065337A1 (en) 2013-10-29 2015-05-07 Hewlett-Packard Development Company, L.P. Resistive crosspoint memory array sensing
US9245619B2 (en) 2014-03-04 2016-01-26 International Business Machines Corporation Memory device with memory buffer for premature read protection
US9286975B2 (en) 2014-03-11 2016-03-15 Intel Corporation Mitigating read disturb in a cross-point memory
US9472299B2 (en) 2014-04-21 2016-10-18 Advanced Micro Devices, Inc. Methods and systems for mitigating memory drift
US9460788B2 (en) * 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
KR101582621B1 (ko) * 2014-07-16 2016-01-05 서울대학교산학협력단 3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법
US9384801B2 (en) 2014-08-15 2016-07-05 Intel Corporation Threshold voltage expansion
US9613691B2 (en) 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1706046A (zh) * 2003-07-18 2005-12-07 日本电气株式会社 开关元件、驱动开关元件的方法、可重写的逻辑集成电路以及存储元件
CN101847442A (zh) * 2008-12-30 2010-09-29 意法半导体股份有限公司 具有双向阈值开关的非易失性存储器
CN105244058A (zh) * 2014-07-07 2016-01-13 科洛斯巴股份有限公司 使用选择器器件保持特性的非易失性存储器器件感测方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Resistance and Threshold Switching Voltage Drift Behavior in Phase-Change Memory and Their Temperature Dependence at Microsecond Time Scales Studied Using a Micro-Thermal Stage;SangBum Kim;《 IEEE Transactions on Electron Devices》;20110110;全文 *
Threshold Selector With High Selectivity and Steep Slope for Cross-Point Memory Array;Jeonghwan Song;《 IEEE Electron Device Letters》;20150506;全文 *

Also Published As

Publication number Publication date
WO2018004836A1 (en) 2018-01-04
CN109196586A (zh) 2019-01-11
US9824767B1 (en) 2017-11-21
DE112017003291T5 (de) 2019-03-21

Similar Documents

Publication Publication Date Title
CN109196586B (zh) 降低阈值电压漂移的方法和设备
US9653141B2 (en) Method of operating a volatile memory device and a memory controller
US9355738B2 (en) Nonvolatile memory system and operating method of memory controller
CN111382002B (zh) 具有动态ecc电压和频率的方法和系统
CN106683704B (zh) 数据保持电荷损失传感器
TW201921367A (zh) 最佳化掃描間隔
US20220284957A1 (en) Multi-step pre-read for write operations in memory devices
US20210200299A1 (en) Managing reduced power memory operations
US11100990B2 (en) Memory device for avoiding multi-turn on of memory cell during reading, and operating method thereof
US11520497B2 (en) Peak power management in a memory device
US8526258B2 (en) Variable resistance memory device and related method of operation
US20160118096A1 (en) Apparatuses, circuits, and methods for biasing signal lines
US11829232B2 (en) Real-time trigger to dump an error log
KR20160025577A (ko) 메모리 디바이스 작동 관리
US11656777B2 (en) Memory system and operating method thereof
US20210390986A1 (en) Continuous sensing to determine read points
JP2022159991A (ja) メモリシステム及びその動作方法
KR20220135768A (ko) 반도체 장치 내 전원을 모니터링하기 위한 장치
US9722597B2 (en) Initialization signal generation device and nonvolatile memory apparatus using the same
US9466338B1 (en) Pulse generator, memory device, memory system having the same, and method of controlling an internal power of the memory device
US11735272B2 (en) Noise reduction during parallel plane access in a multi-plane memory device
US11881284B2 (en) Open translation unit management using an adaptive read threshold
US20230307063A1 (en) Memory device and method of operating the same
US20240071488A1 (en) Forward looking algorithm for vertical integrated cross-point array memory
US20230268014A1 (en) Program continuation strategies after memory device power loss

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant