CN109166915B - 一种介质超结mos型功率半导体器件及其制备方法 - Google Patents

一种介质超结mos型功率半导体器件及其制备方法 Download PDF

Info

Publication number
CN109166915B
CN109166915B CN201810989310.9A CN201810989310A CN109166915B CN 109166915 B CN109166915 B CN 109166915B CN 201810989310 A CN201810989310 A CN 201810989310A CN 109166915 B CN109166915 B CN 109166915B
Authority
CN
China
Prior art keywords
type semiconductor
conductive type
region
drift region
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810989310.9A
Other languages
English (en)
Other versions
CN109166915A (zh
Inventor
张金平
王康
罗君轶
赵阳
刘竞秀
李泽宏
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201810989310.9A priority Critical patent/CN109166915B/zh
Publication of CN109166915A publication Critical patent/CN109166915A/zh
Application granted granted Critical
Publication of CN109166915B publication Critical patent/CN109166915B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种介质超结MOS型器件及其制备方法，属于半导体功率器件技术领域。本发明通过在传统横向MOS型器件的漂移区中引入深介质沟槽、多晶硅槽和缓冲层。深介质沟槽的引入使得器件形成U型导电通道，在同样器件长度下情况下有效增加了漂移区的长度；多晶硅槽沿深介质沟槽延伸方向与漂移区交替相接形成三维介质超结结构，在器件阻断时通过多维耗尽作用来提高漂移区的掺杂浓度，并使深沟槽两侧的漂移区宽度不受掺杂剂量的限制，改善了漂移区的电场分布，提高器件击穿电压的同时也降低了器件的比导通电阻/导通压降。缓冲层的引入能够提高三维介质超结结构的电荷平衡特性，从而进一步提高器件的性能和可靠性。

Description

一种介质超结MOS型功率半导体器件及其制备方法
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种介质超结MOS型功率半导体器件及其制备方法。
背景技术
随着电子技术的快速发展，对于高压可集成的功率MOS型器件提出了迫切的需求。横向双扩散金属氧化物半导体场效应晶体管(LDMOS)以及横向绝缘栅双极晶体管(LIGBT)器件凭借其热稳定性好，增益高，噪声低，与CMOS工艺兼容度高的优势，被广泛使用于大规模集成电路中，成为功率集成电路发展必不可少的一部分。对于传统的LDMOS(如图1所示)和LIGBT器件，如果要增加器件的耐压能力，就必须增大漂移区长度来提高器件耐压能力，然而这样会使器件的导通电阻/导通压降增大，功耗增加，芯片面积增大，成本增加。虽然，业界通过在漂移区中引入双重降低表面电场(RESURF)的作用，但器件性能的提升十分有限。
发明内容
为了解决现有技术存在的不足，本发明提供一种横向MOS型器件及其制备方法，通过在传统横向MOS型器件(LDMOS器件/LIGBT器件)的漂移区中引入深介质沟槽形成U型导电通道，在此基础上引入沿深介质沟槽横向延伸方向与漂移区相接且交替排列的多晶硅槽，形成三维介质超结结构，进一步在漂移区中相对多晶硅槽的另一侧引入与漂移区掺杂类型相反的半导体区域以提供三维电荷补偿作用，在器件阻断时通过多维耗尽作用来提高漂移区的掺杂浓度，并使深沟槽两侧的漂移区宽度不受掺杂剂量的限制，改善了漂移区的电场分布，提高器件击穿电压的同时也降低了器件的比导通电阻/导通压降。进一步通过引入缓冲层来提高三维介质超结结构的电荷平衡特性，从而进一步提高器件的性能和可靠性。
本发明采用的技术方案如下：
本发明提供一种MOS型功率半导体器件，具体是一种具有介质超结结构的横向扩散金属氧化物半导体器件(LDMOS器件)：
一种介质超结LDMOS器件，其元胞结构包括：衬底、设置在衬底背面的衬底电极16和衬底正面的第一导电类型半导体漂移区10；第一导电类型半导体漂移区10一侧顶层设置有第一导电类型半导体漏区9，第一导电类型半导体漏区9的上表面设置有漏电极5；第一导电类型半导体漂移区10另一侧顶层设置有MOS结构，所述MOS结构包括第二导电类型半导体体区7、第一导电类型半导体源极区6、第二导电类型半导体接触区8、源电极3和沟槽栅结构；沟槽栅结构包括沟槽栅电极1以及设置在沟槽栅电极1侧面和底面的沟槽栅介质层2；第二导电类型半导体体区7设置在沟槽栅结构与第一导电类型半导体漏区9之间且紧邻沟槽栅结构设置；第二导电类型半导体体区7和其下方的第一导电类型半导体漂移区10通过沟槽介质层2与沟槽栅电极1相接触；第一导电类型半导体源极区6和第二导电类型半导体接触区8并排设置在第二导电类型半导体体区7的顶层，其中第一导电类型半导体源极区6通过侧面的沟槽介质层2与沟槽栅电极1相接触；第一导电类型半导体源极区6和第二导电类型半导体接触区8的上表面设置有源电极3；源电极3与沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层13第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层13的上表面与第一导电类型半导体漂移区10的下表面重合；沟槽栅结构与第一导电类型半导体漏区9之间的第一导电类型半导体漂移区10中设置有深介质沟槽4；深介质沟槽4的侧面与第二导电类型半导体接触区8和第二导电类型半导体体区7相接触；所述第一导电类型半导体漂移区10中还设置有多晶硅槽所述多晶硅槽包括多晶硅11和设置在多晶硅柱侧面和底面的绝缘介质层12，所述多晶硅槽沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10相接且交替排列形成三维介质超结结构，其中多晶硅槽的上表面与第一导电类型半导体漏区9的上表面平齐，其下表面与第一导电类型半导体漂移区10的下表面平齐；；多晶硅11直接与源电极3或沟槽栅电极1相接触，并通过绝缘介质层12与第一导电类型半导体漂移区10、第一导电类型半导体缓冲层13和漏电极5相接触。
进一步的，本发明可以采用SOI层作为衬底，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层15、埋氧层14和第一导电类型半导体缓冲层13形成，也可以直接采用第二导电类型半导体层15作为衬底。
进一步的，本发明器件所用半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
进一步的，所述深介质沟槽具体是通过在深沟槽内填充介质材料所形成。
进一步的，所述多晶硅槽具体是通过在沟槽内填充多晶硅材料所形成。
进一步的，深介质沟槽4的纵向深度可以等于或者大于第一导电类型半导体漂移区10的结深，即深介质沟槽4可以延伸到第一导电类型半导体漂移区10，与第一导电类型半导体漂移区10的下表面重合，也可以延伸到第一导电类型半导体缓冲层13中。
进一步的，深介质沟槽4纵向深度大于其宽度，即深介质沟槽4的横纵比小于1。
进一步的，多晶硅槽的纵向深度可以大于深介质沟槽4的纵向深度，也可以小于深介质沟槽4的纵向深度，还可以等于深介质沟槽4的纵向深度。
进一步的，多晶硅11通过侧面的沟槽栅介质层2与沟槽栅电极1接触。
进一步的，多晶硅11通过绝缘介质层12与源电极3接触。
进一步的，第一导电类型半导体漂移区浓度可以是均匀掺杂的也可以沿金属化漏极5至金属化源极3方向递减。
进一步的，第二导电类型半导体体区7的结深小于沟槽栅电极1的深度。
进一步的，多晶硅槽贯穿深介质沟槽4。
进一步的，沟槽栅电极1的纵向深度小于深介质沟槽4的纵向深度。
进一步的，第一导电类型半导体漂移区10中还设置有第二导电类型半导体柱区17，第二导电类型半导体柱区17沿深介质沟槽4横向与第一导电类型半导体漂移区10相接且夹设在两侧第一导电类型半导体漂移区10之间以避免与多晶硅槽接触，并且第二导电类型半导体柱区17与第一导电类型半导体漂移区10的上、下表面平齐。
进一步的，第一导电类型半导体漏区9下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第一导电类型半导体缓冲层18。所述侧面第一导电类型半导体缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
进一步的，深介质沟槽4下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4底壁的底面第一导电类型半导体缓冲层19。所述底面第一导电类型半导体缓冲层19的掺杂浓度可以是均匀掺杂，也可以是沿金属化漏极5至金属化源极3方向递减。
进一步的，当侧面第一导电类型半导体缓冲层18和底面第一导电类型半导体缓冲层19同时存在时，侧面第一导电类型半导体缓冲层18的掺杂浓度不小于底面第一导电类型半导体缓冲层19的掺杂浓度。
进一步的，第二导电类型半导体体区7下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第二导电类型半导体缓冲层。所述侧面第二导电类型半导体缓冲层的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
进一步的，第一导电类型半导体缓冲层13、侧面第一导电类型半导体缓冲层18、底面第一导电类型半导体缓冲层19的掺杂浓度大于第一导电类型半导体漂移区10的掺杂浓度。
进一步的，深介质沟槽4中还设置有与之延伸方向相同且对称设置的第一场板401和第二场板402。其中第一场板401和第二场板402的纵向延伸深度小于深介质沟槽4的纵向深度；第一场板401和第二场板402距离深介质沟槽4边缘的介质层厚度可调节，即可以设置成介质层厚度均匀的场板，也可以设置成阶梯型场板，或者也可以通过合理设置第一场板401和第二场板402的位置，使二者与邻近侧深介质沟槽4边缘的介质层厚度沿纵向方向递增。
本发明还提供一种同属于MOS型功率半导体器件，具体是一种具有介质超结结构的绝缘栅双极型晶体管(IGBT器件)：
一种介质超结IGBT器件，其元胞结构包括：衬底、设置在衬底背面的衬底电极16和衬底正面的第一导电类型半导体漂移区10；第一导电类型半导体漂移区10顶层一侧设置有MOS结构，第一导电类型半导体漂移区10顶层另一侧设置有相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽4接触；第二导电类型半导体集电区与上方的金属化漏极5接触；所述MOS结构包括第二导电类型半导体体区7、第一导电类型半导体源极区6、第二导电类型半导体接触区8、源电极3和沟槽栅结构；沟槽栅结构包括沟槽栅电极1以及设置在沟槽栅电极1侧面和底面的沟槽栅介质层2；第二导电类型半导体体区7设置在沟槽栅结构与第一导电类型半导体Buffer之间且紧邻沟槽栅结构设置，第二导电类型半导体体区7的结深小于沟槽栅电极1的深度；第二导电类型半导体体区7和其下方的第一导电类型半导体漂移区10通过沟槽介质层2与沟槽栅电极1相接触；第一导电类型半导体源极区6和第二导电类型半导体接触区8并排设置在第二导电类型半导体体区7的顶层，其中第一导电类型半导体源极区6通过侧面的沟槽介质层2与沟槽栅电极1相接触；第一导电类型半导体源极区6和第二导电类型半导体接触区8的上表面设置有源电极3；源电极3与沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层13第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层13的上表面与第一导电类型半导体漂移区10的下表面重合；沟槽栅结构与第一导电类型半导体Buffer区之间的第一导电类型半导体漂移区10中设置有深介质沟槽4；深介质沟槽4的侧面与第二导电类型半导体接触区8和第二导电类型半导体体区7相接触；所述第一导电类型半导体漂移区10中还设置有多晶硅槽所述多晶硅槽包括多晶硅11和设置在多晶硅柱侧面和底面的绝缘介质层12，所述多晶硅槽沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10相接且交替排列形成三维介质超结结构，其中多晶硅槽的上表面与第二导电类型半导体集电区的上表面平齐，其下表面与第一导电类型半导体漂移区10的下表面平齐；；多晶硅11直接与源电极3或沟槽栅电极1相接触，并通过绝缘介质层12与第一导电类型半导体漂移区10、第一导电类型半导体缓冲层13和漏电极5相接触。
进一步的，本发明可以采用SOI层作为衬底，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层15、埋氧层14和第一导电类型半导体缓冲层13形成，也可以直接采用第二导电类型半导体层15作为衬底。
进一步的，本发明器件所用半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
进一步的，所述深介质沟槽具体是通过在深沟槽内填充介质材料所形成。
进一步的，所述多晶硅槽具体是通过在沟槽内填充多晶硅材料所形成。
进一步的，深介质沟槽4的纵向深度可以等于或者大于第一导电类型半导体漂移区10的结深，即深介质沟槽4可以延伸到第一导电类型半导体漂移区10，与第一导电类型半导体漂移区10的下表面重合，也可以延伸到第一导电类型半导体缓冲层13中。
进一步的，深介质沟槽4纵向深度大于其宽度，即深介质沟槽4的横纵比小于1。
进一步的，多晶硅槽的纵向深度可以大于深介质沟槽4的纵向深度，也可以小于深介质沟槽4的纵向深度，还可以等于深介质沟槽4的纵向深度。
进一步的，多晶硅11通过侧面的沟槽栅介质层2与沟槽栅电极1接触。
进一步的，多晶硅11通过绝缘介质层12与源电极3接触。
进一步的，N漂移区10的浓度可以是均匀掺杂的也可以是沿金属化漏极5至金属化源极3方向依次递减的。
进一步的，第二导电类型半导体体区7的结深小于沟槽栅电极1的深度。
进一步的，多晶硅槽贯穿深介质沟槽4。
进一步的，沟槽栅电极1的纵向深度小于深介质沟槽4的纵向深度。
进一步的，第一导电类型半导体漂移区10中还设置有第二导电类型半导体柱区17，第二导电类型半导体柱区17沿深介质沟槽4横向与第一导电类型半导体漂移区10相接且夹设在两侧第一导电类型半导体漂移区10之间以避免与多晶硅槽接触，并且第二导电类型半导体柱区17与第一导电类型半导体漂移区10的上、下表面平齐。
进一步的，第一导电类型半导体漏区9下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第一导电类型半导体缓冲层18。所述侧面第一导电类型半导体缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
进一步的，深介质沟槽4下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4底壁的底面第一导电类型半导体缓冲层19。所述底面第一导电类型半导体缓冲层19的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
进一步的，当侧面第一导电类型半导体缓冲层18和底面第一导电类型半导体缓冲层19同时存在时，侧面第一导电类型半导体缓冲层18的掺杂浓度不小于底面第一导电类型半导体缓冲层19的掺杂浓度。
进一步的，第二导电类型半导体体区7下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第二导电类型半导体缓冲层。所述侧面第二导电类型半导体缓冲层的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
进一步的，第一导电类型半导体缓冲层13、侧面第一导电类型半导体缓冲层18、底面第一导电类型半导体缓冲层18的掺杂浓度大于第一导电类型半导体漂移区10的掺杂浓度。
进一步的，深介质沟槽4中还设置有与之延伸方向相同且对称设置的第一场板401和第二场板402。其中第一场板401和第二场板402的纵向延伸深度小于深介质沟槽4的纵向深度；第一场板401和第二场板402距离深介质沟槽4边缘的介质层厚度可调节，即可以设置成介质层厚度均匀的场板，也可以设置成阶梯型场板，或者也可以通过合理设置第一场板401和第二场板402的位置，使二者与邻近侧深介质沟槽4边缘的介质层厚度沿纵向方向递增。
此外，本发明还提供了一种介质超结MOS型功率半导体器件的制备方法，其特征在于，包括如下步骤：
1)选取第二导电类型半导体层作为衬底；
2)在第二导电类型半导体层上形成第一导电类型半导体缓冲层；
3)在第一导电类型半导体缓冲层上形成第一导电类型半导体漂移区；
4)通过在第一导电类型半导体漂移区刻蚀沟槽，在沟槽内壁形成绝缘介质层并在所述沟槽内填充多晶硅材料，形成与第一导电类型半导体漂移区相接且上下表面平齐的多晶硅槽；
5)沿垂直于第一导电类型半导体漂移区与多晶硅槽相接界面的方向刻蚀深槽，并在所述深槽内填充介质材料形成深介质槽；
6)在深介质沟槽一侧第一导电类型半导体漂移区中形成沟槽栅结构；
7)在深介质沟槽和沟槽栅结构之间的第一导电类型半导体漂移区顶层中形成第二导电类型半导体基区，第二导电类型半导体基区的结深小于沟槽栅结构的纵向深度；
8)在第二导电类型半导体基区的顶层形成第一导电类型半导体源极区和第二导电类型半导体接触区；
9)在深介质沟槽另一侧的第一导电类型半导体漂移区顶层形成第一导电类型半导体漏区，或者在深介质沟槽另一侧的第一导电类型半导体漂移区顶层形成第一导电类型半导体Buffer区和第二导电类型半导体集电区；
10)淀积介质层，光刻，孔刻蚀；形成源电极金属和漏电极金属，翻转器件在背面形成衬底电极金属。
进一步的，本发明中半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
进一步的，本发明中衬底可以直接选择SOI层，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层15、埋氧层14和第一导电类型半导体缓冲层13形成，当SOI层中第一导电类型半导体缓冲层13达到实际所需厚度时可省略步骤2。
本发明的工作原理具体如下：
本发明基于传统横向MOS型半导体功率器件，在漂移区中引入深介质沟槽以及沿深介质沟槽横向延伸方向与漂移区相接且交替排的多形成三维介质超结结构，并在漂移区和衬底之间引入缓冲层。当源电极、沟槽栅电极、衬底电极接低电位，漏电极接高电位时，器件处于阻断状态，此时由于漂移区中深介质沟槽的存在使器件的导电通道由传统的横向通道变成U型导电通道，在同样器件长度下情况下有效增加了漂移区的长度；同时由于与深介质沟槽垂直的多晶硅槽与漂移区形成三维介质超结结构，器件在阻断时会在多个方向形成多维耗尽作用，进而使漂移区和缓冲层在器件击穿之前完全耗尽，以此来提高漂移区和缓冲层的掺杂浓度并使深沟槽两侧的漂移区宽度不受掺杂剂量的限制在高的掺杂浓度下可采用宽的宽度，改善漂移区和缓冲层的电场分布；同时也正是因为本发明克服了深沟槽所带来漂移区无法完全耗尽的问题，因此本发明器件也无需采用传统技术为了维持深介质槽一定深度将沟槽栅结构加深的手段，由此可实现浅沟槽栅结构，进而降低器件的栅电容，提高器件开关速度；并且，由于深介质沟槽内介质具有相对高的临界击穿电场，器件在获得高击穿电压的同时，降低了的比导通电阻/导通压降；进一步在漂移区相对多晶硅槽的另一侧引入与漂移区掺杂类型不同的半导体区域来提供三维电荷补偿作用能够使漂移区中的电场形成类梯形分布，克服了厚漂移区和深沟槽所带来的漂移区无法完全耗尽的问题，进一步提高了器件漂移区的掺杂浓度，从而在提高耐压能力的同时进一步降低器件的导通电阻；另外在深介质沟槽侧壁和底壁引入高浓度缓冲层，充分利用背部埋氧化层和深沟槽介质层提供的降低表面电场(RESURF)作用也能够提高漂移区掺杂浓度，同时也抑制了衬底以及深介质沟槽两侧由于电位不同导致的辅助耗尽，提高了超结结构中掺杂类型不同的半导体区域之间的电荷平衡特性，同时高浓度缓冲层进一步降低了导通电阻，提高器件的性能和可靠性。
相比现有技术，本发明的有益效果如下：
本发明通过在漂移区中引入深介质沟槽以及沿深介质沟槽横向延伸方向设置与漂移区相接的多晶硅槽形成三维介质超结结构，使器件的导电通道由传统的横向通道变成U型导电通道，在一定的器件长度下增加了漂移区的有效长度，并通过在阻断时在多个方向形成多维耗尽作用使漂移区和缓冲层在器件击穿之前全耗尽，在获得高器件击穿电压的同时，降低了比导通电阻；同时缓冲层的引入在充分利用背部埋氧化层和深沟槽介质层提供的降低表面电场RESURF作用提高漂移区掺杂浓度的同时，抑制了衬底以及深沟槽两侧由于电位不同导致的辅助耗尽，进一步提高了器件的耐压，并减小了比导通电阻，节约了芯片面积，降低了成本。
附图说明
图1是传统LDMOS器件的结构示意图；其中：1为沟槽栅电极，2为沟槽栅介质层，3为源电极，4为深介质沟槽，5为漏电极，6为N+源极区，7为P型基区，8为P+接触区，9为N型漏区，20为N-漂移区，15为P型半导体层，16为衬底电极。
图2是实施例1提供的一种介质超结LDMOS器件结构示意图；
图3是实施例1提供的一种介质超结LDMOS器件沿AB的剖面示意图；
图4是实施例1提供的一种介质超结LDMOS器件沿CD的剖面示意图；
图5是实施例2提供的一种介质超结LDMOS器件的三维结构示意图；
图6是实施例2提供的一种介质超结LDMOS器件沿AB的剖面示意图；
图7是实施例2提供的一种介质超结LDMOS器件沿CD的剖面示意图；
图8是实施例2提供的一种介质超结LDMOS器件沿EF的剖面示意图；
图9是实施例3提供的一种介质超结LDMOS器件的三维结构示意图；
图10是实施例3提供的一种介质超结LDMOS器件沿AB的剖面示意图；
图11是实施例3提供的一种介质超结LDMOS器件沿CD的剖面示意图；
图12是实施例3提供的一种介质超结LDMOS器件沿EF的剖面示意图；
图13是实施例4提供的一种介质超结LDMOS器件的三维结构示意图；
图14是实施例4提供的一种介质超结LDMOS器件沿AB的剖面示意图；
图15是实施例4提供的一种介质超结LDMOS器件沿CD的剖面示意图；
图16是实施例4提供的一种介质超结LDMOS器件沿EF的剖面示意图；
图17是实施例5提供的一种介质超结LDMOS器件的三维结构示意图；
图18是实施例5提供的一种介质超结LDMOS器件沿AB的剖面示意图；
图19是实施例5提供的一种介质超结LDMOS器件沿CD的剖面示意图；
图20是实施例6提供的一种介质超结LDMOS器件的三维结构示意图；
图21是实施例6提供的一种介质超结LDMOS器件沿AB的剖面示意图；
图22是实施例6提供的一种介质超结LDMOS器件沿CD的剖面示意图；
图2至22中：1为沟槽栅电极，2为沟槽栅介质层，3为源电极，4为深介质沟槽，104为第一场板，402为第二场板，5为漏电极，6为N+源极区，7为P型基区，8为P+接触区，9为N型漏区，10为N-漂移区，11为多晶硅，12为绝缘介质层，13为N型缓冲层，14为埋氧层，15为P型半导体层，16为衬底电极，17为P型柱区，18为侧面N型缓冲层，19为底面N型缓冲层。
具体实施方式
为使本领域技术人员能够清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1：
本实施例提供一种具有介质超结结构的LDMOS器件，其元胞结构如图2所示，图2所示元胞结构沿AB线和CD线的剖面结构示意图分别如图3和4所示，结合图2至4来看，所述元胞结构包括：纵向自下而上层叠的衬底电极16、P型半导体层15、埋氧层14、N型缓冲层13和N-漂移区10；N-漂移区10一侧顶层设置有N型漏区9，N型漏区9的上表面设置有漏电极5；N-漂移区10另一侧顶层设置有MOS结构，所述MOS结构包括P型体区7、N+源极区6、P+接触区8、源电极3和沟槽栅结构；沟槽栅结构包括沟槽栅电极1以及设置在沟槽栅电极1侧面和底面的沟槽栅介质层2；P型体区7设置在沟槽栅结构与N型漏区9之间且紧邻沟槽栅结构设置；P型体区7和其下方的N-漂移区10通过沟槽介质层2与沟槽栅电极1相接触；N+源极区6和P+接触区8并排设置在P型体区7的顶层，其中N+源极区6通过侧面的沟槽介质层2与沟槽栅电极1相接触；N+源极区6和P+接触区8的上表面设置有源电极3；源电极3与沟槽栅电极1通过介质层相隔离；其特征在于：
沟槽栅结构与N型漏区9之间的N-漂移区10中设置有深介质沟槽4；深介质沟槽4的侧面与P+接触区8和P型体区7相接触；所述N-漂移区10中还设置有多晶硅槽，所述多晶硅槽包括多晶硅11和设置在多晶硅柱侧面和底面的绝缘介质层12，，所述多晶硅槽沿深介质沟槽4横向延伸方向与N-漂移区10相接且交替排列形成三维介质超结结构，其中多晶硅槽的上表面与N型漏区9的上表面平齐，其下表面与N-漂移区10的下表面平齐N-漂移区；结合图4所示剖面图，本实施例中多晶硅11与栅电极1相接触，通过绝缘介质层12与N-漂移区10、N型缓冲层13、源电极3和漏电极5相接触，其他实施例中多晶硅11也可以直接与源电极3或沟槽栅电极1相接触。
本实施例中N型缓冲层13的厚度为0.5～2μm；掺杂浓度为1015～1017个/cm3；N-漂移区10沿z方向的宽度为0.5～2μm，沿y方向的深度为5～25μm，沿x方向的宽度为4～20μm；掺杂浓度为1015～1017个/cm3；深介质沟槽4沿y轴方向纵向的深度为5～20μm，沿x轴方向的宽度为2～10μm。
实施例2：
本实施例提供一种具有介质超结结构的LDMOS器件，其元胞结构如图5所示，图5所示元胞结构沿AB线、CD线和EF线的剖面结构示意图分别如图6、7和8所示，结合图5至8来看，本实施例是在实施例1的基础上，在N-漂移区10相对多晶硅槽11的另一侧中设置有P型柱区17，P型柱区17沿深介质沟槽4横向与N-漂移区10相接且夹设在两侧N-漂移区10之间以避免与多晶硅槽接触，并且P型柱区17与N-漂移区10的上、下表面平齐。
本实施例中P型柱区17沿z轴方向的宽度为0.5～1.5μm，沿y轴方向纵向的深度为5～25μm，沿x轴方向的宽度为4～20μm，掺杂浓度为1015～1017个/cm3。P型柱区17的引入进一步提供了三维电荷补偿作用，使N-漂移区10中的电场形成类梯形分布，进一步提高了器件漂移区的掺杂浓度和击穿电压。
实施例3：
本实施例提供一种具有介质超结结构的LDMOS器件，其元胞结构如图9所示，图9所示元胞结构沿AB线、CD线和EF线的剖面结构示意图分别如图10、11和12所示，本实施例是在实施例2的基础上，在N型漏区9下方的N-漂移区10和P型柱区17中设置紧贴深介质沟槽4侧壁的侧面N型缓冲层18，侧面N型缓冲层18的掺杂浓度不小于N-漂移区10的掺杂浓度。所述侧面N型缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。侧面N型缓冲层18的引入可以抑制由于深沟槽两侧电位不同导致的辅助耗尽对N-漂移区10和P型柱区17电荷平衡的影响，在提高器件耐压的同时，进一步减小器件的导通电阻。
实施例4：
本实施例提供一种具有介质超结结构的LDMOS器件，其元胞结构如图13所示，图13所示元胞结构沿AB线、CD线和EF线的剖面结构示意图分别如图14、15和16所示，本实施例是在实施例3的基础上，在深介质沟槽4下方的N-漂移区10和P型柱区17中还设有紧贴深介质沟槽4底壁的底面N型缓冲层19，底面N型缓冲层19的掺杂浓度大于N-漂移区10的掺杂浓度。所述底面N型缓冲层19的掺杂浓度可以是均匀掺杂，也可以是自右向左递减。底面N型缓冲层19的引入可以抑制由于深沟槽底部与源极电位不同导致的辅助耗尽对N-漂移区10和P柱17电荷平衡的影响，在提高器件耐压的同时，进一步减小器件的导通电阻。
实施例5：
本实施例提供一种具有介质超结结构的LDMOS器件，其元胞结构如图17所示，图17所示元胞结构沿AB线和CD线的剖面结构示意图分别如图18和19所示。本实施例是在实施例1的基础上，在深介质槽4中引入沿N型柱区10和多晶硅槽11平行相接方向设置的第一场板401和第二场板402，所述第一场板401和第二场板402的纵向深度小于深介质沟槽4的纵向深度。第一场板401和第二场板402与深介质沟槽4边缘的介质层厚度可调节，即：可采用介质层厚度均匀的场板，可采用阶梯型场板，也可通过合理设置第一场板401和第二场板402的位置，使二者与邻近侧深介质沟槽4边缘的介质层厚度沿纵向方向即图中示出的y轴方向递增。第一场板401和第二场板402的引入能够进一步调节深介质沟槽4两侧N-漂移区10和多晶硅槽11中的电场，使超结结构达到理想的电荷平衡，进一步提高器件耐压。
实施例6：
本实施例提供一种具有介质超结结构的LDMOS器件，在实施例4的基础上，在P型体区7下方的N-漂移区10中设置紧贴深介质沟槽4侧壁的侧面P型缓冲层。侧面P型缓冲层的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。侧面P型缓冲层的引入可以进一步抑制由于深沟槽两侧电位不同导致的辅助耗尽对超结结构电荷平衡的影响，在提高器件耐压的同时，进一步减小器件的导通电阻。
实施例7：
本实施例提供一种具有介质超结结构的LDMOS器件，其元胞结构如图20所示，图17所示元胞结构沿AB线和CD线的剖面结构示意图分别如图21和22所示，在实施例1的基础上，使得多晶硅槽11贯穿深介质沟槽4。相比进一步提升多晶硅槽11在Z方向提供的辅助耗尽作用，在获得高击穿电压的同时，提升N-漂移区10的掺杂浓度。
实施例8：
本实施例提供一种介质超结IGBT器件，其元胞结构包括：纵向自下而上层叠的衬底电极16、P型半导体层15、埋氧层14、N型缓冲层13和N-漂移区10；N-漂移区10顶层一侧设置有MOS结构，N-漂移区10顶层另一侧设置有相互独立的N型Buffer区和设置在N型Buffer区上表面的P型集电区；N型Buffer区上表面的P型集电区与深介质沟槽4接触；P型集电区与上方的金属化漏极5接触；所述MOS结构包括P型体区7、N+源极区6、P+接触区8、源电极3和沟槽栅结构；沟槽栅结构包括沟槽栅电极1以及设置在沟槽栅电极1侧面和底面的沟槽栅介质层2；P型体区7设置在沟槽栅结构与N型Buffer之间且紧邻沟槽栅结构设置，P型体区7的结深小于沟槽栅电极1的深度；P型体区7和其下方的N-漂移区10通过沟槽介质层2与沟槽栅电极1相接触；N+源极区6和P+接触区8并排设置在P型体区7的顶层，其中N+源极区6通过侧面的沟槽介质层2与沟槽栅电极1相接触；N+源极区6和P+接触区8的上表面设置有源电极3；源电极3与沟槽栅电极1通过介质层相隔离；其特征在于：
N型缓冲层13的下表面与衬底的上表面重合，N型缓冲层13的上表面与N-漂移区10的下表面重合；沟槽栅结构与N型Buffer区之间的N-漂移区10中设置有深介质沟槽4；深介质沟槽4的侧面与P+接触区8和P型体区7相接触；所述N-漂移区10中还设置有多晶硅槽，所述多晶硅槽包括多晶硅11和设置在多晶硅柱侧面和底面的绝缘介质层12，所述多晶硅槽沿深介质沟槽4横向延伸方向与N-漂移区10相接且交替排列形成三维介质超结结构，其中多晶硅槽的上表面与P型集电区的上表面平齐，其下表面与N-漂移区10的下表面平齐N-漂移区；多晶硅11直接与源电极3或沟槽栅电极1相接触，并通过绝缘介质层12与N-漂移区10、N型缓冲层13和漏电极5相接触。
本领域技术人员可知，以上实施例的所有变形对于超结IGBT器件仍然适用，本文在此不再赘述。
实施例9：
本发明提供的一种具有介质超结结构的横向MOS型器件的制备方法，包括以下步骤：
第一步：按需选取一定厚度的SOI材料，SOI材料由N型缓冲层、埋氧层、P型衬底三部分构成，其中N型缓冲层的掺杂浓度为1015～1017个/cm3，P型衬底的掺杂浓度为1014～1015个/cm3；
第二步：在衬底上外延一定厚度的N-漂移区，掺杂浓度为1015～1017个/cm3；
第三步：通过光刻工艺在漂移区表面形成N-漂移区形成沟槽，通过高温氧化形成介质层，接着淀积多晶硅薄膜填充沟槽形成多晶硅槽，然后通过刻蚀工艺去除表面多余的多晶硅；
第四步：在漂移区表面生长一层氧化层，通过光刻工艺沿垂直于N-漂移区与多晶硅槽交界面的方向刻蚀形成介质深槽，填充二氧化硅介质，并通过CMP工艺去除表面多余的介质材料；
第五步：通过光刻工艺在深介质沟槽一侧刻蚀形成栅沟槽，并通过高温氧化在栅沟槽表面生长二氧化硅形成栅氧化层，接着填充多晶硅形成栅电极；所述栅沟槽的深度小于深介质沟槽的深度；
第六步：通过离子注入并高温退火在栅沟槽与深介质沟槽之间形成P型基区；所述P型基区的深度小于栅沟槽的深度；
第七步：通过离子注入并退火依次形成N型漏区，N型源区及P型接触区；
第八步：淀积介质层，光刻，孔刻蚀，在器件表面淀积金属并刻蚀形成源电极和漏电极；翻转硅片背面金属化形成衬底电极。
进一步的第一步SOI材料还可以直接选用一定厚度的P型衬底材料，P型衬底的掺杂浓度为1014～1015个/cm3。
需要特别说明的是，本发明衬底的材料可以如实施例一般选择SOI衬底材料，也可以直接P型半导体层材料。本发明器件所用半导体材料可为硅、锗、碳化硅、氮化镓、三氧化二镓、金刚石等任何合适的半导体材料。本发明深介质沟槽4内所填充的介质层绝缘层可以采用单一介质材料，也可以采用不同的介质材料形成的复合材料，具体如二氧化硅、氮化硅、蓝宝石或其它适合的绝缘介质材料中任一种或多种。此外，本文为了简化描述，器件结构和制备方法均是以N沟道LDMOS器件为例来说明，但本发明同样适用于P沟道LDMOS器件。本发明所列举实施例及相较前述实施例的关系并非穷尽或限制，本领域技术人员在本发明说明书公开的基础上将多个技术特征进行组合得到的所有技术方案均在本发明的保护范围内，本发明器件制备方法中的工艺步骤和工艺条件可根据实际需要进行增删和调整。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (10)

1.一种介质超结MOS型功率半导体器件，其元胞结构包括：衬底、设置在衬底背面的衬底电极(16)和衬底正面的第一导电类型半导体漂移区(10)；第一导电类型半导体漂移区(10)一侧顶层设置有第一导电类型半导体漏区(9)，第一导电类型半导体漏区(9)的上表面设置有漏电极(5)；第一导电类型半导体漂移区(10)另一侧顶层设置有MOS结构，所述MOS结构包括第二导电类型半导体体区(7)、第一导电类型半导体源极区(6)、第二导电类型半导体接触区(8)、源电极(3)和沟槽栅结构；沟槽栅结构包括沟槽栅电极(1)以及设置在沟槽栅电极(1)侧面和底面的沟槽栅介质层(2)；第二导电类型半导体体区(7)设置在沟槽栅结构与第一导电类型半导体漏区(9)之间且紧邻沟槽栅结构设置，第二导电类型半导体体区(7)的结深小于沟槽栅电极(1)的深度；第二导电类型半导体体区(7)和其下方的第一导电类型半导体漂移区(10)通过沟槽介质层(2)与沟槽栅电极(1)相接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(8)并排设置在第二导电类型半导体体区(7)的顶层，其中第一导电类型半导体源极区(6)通过侧面的沟槽介质层(2)与沟槽栅电极(1)相接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(8)的上表面设置有源电极(3)；其特征在于：
衬底与第一导电类型半导体漂移区(10)之间设置有第一导电类型半导体缓冲层(13)，第一导电类型半导体缓冲层(13)的下表面与衬底的上表面重合，第一导电类型半导体缓冲层(13)的上表面与第一导电类型半导体漂移区(10)的下表面重合；沟槽栅结构与第一导电类型半导体漏区(9)之间的第一导电类型半导体漂移区(10)中设置有深介质沟槽(4)；深介质沟槽(4)的侧面与第二导电类型半导体接触区(8)和第二导电类型半导体体区(7)相接触；所述第一导电类型半导体漂移区(10)中还设置有多晶硅槽，所述多晶硅槽包括多晶硅(11)和设置在多晶硅柱侧面和底面的绝缘介质层(12)，所述多晶硅槽沿深介质沟槽(4)横向延伸方向与第一导电类型半导体漂移区(10)相接且交替排列形成三维介质超结结构，其中多晶硅槽的上表面与第一导电类型半导体漏区(9)的上表面平齐，其下表面与第一导电类型半导体漂移区(10)的下表面平齐；多晶硅(11)直接与源电极(3)或沟槽栅电极(1)相接触，并通过绝缘介质层(12)与第一导电类型半导体漂移区(10)、第一导电类型半导体缓冲层(13)和漏电极(5)相接触；沟槽栅电极(1)的纵向深度小于深介质沟槽(4)的纵向深度。
2.根据权利要求1所述的一种介质超结MOS型功率半导体器件，其特征在于：将所述第一导电类型半导体漏区(9)替换为相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽(4)接触；第二导电类型半导体集电区与上方的金属化漏极(5)接触，形成IGBT器件。
3.根据权利要求1或2所述的一种介质超结MOS型功率半导体器件，其特征在于：第一导电类型半导体漂移区(10)中还设置有第二导电类型半导体柱区(17)，第二导电类型半导体柱区(17)沿深介质沟槽(4)横向与第一导电类型半导体漂移区(10)相接且夹设在两侧第一导电类型半导体漂移区(10)之间，并且第二导电类型半导体柱区(17)与第一导电类型半导体漂移区(10)的上、下表面平齐。
4.根据权利要求1或2所述的一种介质超结MOS型功率半导体器件，其特征在于：所述深介质沟槽(4)的纵向深度等于或者大于第一导电类型半导体漂移区(10)的结深。
5.根据权利要求1或2所述的一种介质超结MOS型功率半导体器件，其特征在于：第一导电类型半导体漏区(9)下方的第一导电类型半导体漂移区(10)中和/或深介质沟槽(4)下方的第一导电类型半导体漂移区(10)中和/或第二导电类型半导体体区(7)下方的第一导电类型半导体漂移区(10)中设置有紧贴深介质沟槽(4)壁面的缓冲层。
6.根据权利要求1或2所述的一种介质超结MOS型功率半导体器件，其特征在于：沟槽栅电极(1)的纵向深度小于深介质沟槽(4)的纵向深度。
7.根据权利要求1或2所述的一种介质超结MOS型功率半导体器件，其特征在于：所述深介质沟槽(4)中设置有与之延伸方向相同且对称设置的第一场板(401)和第二场板(402)，第一场板(401)和第二场板(402)的纵向延伸深度小于深介质沟槽(4)的纵向深度。
8.根据权利要求1或2所述的一种介质超结MOS型功率半导体器件，其特征在于：所述多晶硅槽(11)贯穿深介质沟槽(4)。
9.根据权利要求1或2所述的一种介质超结MOS型功率半导体器件，其特征在于：所述第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体，或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
10.一种介质超结MOS型功率半导体器件的制备方法，其特征在于，包括如下步骤：
1)选取第二导电类型半导体层作为衬底；
2)在第二导电类型半导体层上形成第一导电类型半导体缓冲层；
3)在第一导电类型半导体缓冲层上形成第一导电类型半导体漂移区；
4)通过在第一导电类型半导体漂移区刻蚀沟槽，在沟槽内壁形成绝缘介质层并在所述沟槽内填充多晶硅材料，形成与第一导电类型半导体漂移区相接且上下表面平齐的多晶硅槽；
5)沿垂直于第一导电类型半导体漂移区与多晶硅槽相接界面的方向刻蚀深槽，并在所述深槽内填充介质材料形成深介质槽；
6)在深介质沟槽一侧第一导电类型半导体漂移区中形成沟槽栅结构；
7)在深介质沟槽和沟槽栅结构之间的第一导电类型半导体漂移区顶层中形成第二导电类型半导体基区，第二导电类型半导体基区的结深小于沟槽栅结构的纵向深度；沟槽栅结构的纵向深度小于深介质沟槽的纵向深度；
8)在第二导电类型半导体基区的顶层形成第一导电类型半导体源极区和第二导电类型半导体接触区；
9)在深介质沟槽另一侧的第一导电类型半导体漂移区顶层形成第一导电类型半导体漏区，或者在深介质沟槽另一侧的第一导电类型半导体漂移区顶层形成第一导电类型半导体Buffer区和第二导电类型半导体集电区；
10)淀积介质层，光刻，孔刻蚀；形成源电极金属和漏电极金属，翻转器件在背面形成衬底电极金属。
CN201810989310.9A 2018-08-28 2018-08-28 一种介质超结mos型功率半导体器件及其制备方法 Active CN109166915B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810989310.9A CN109166915B (zh) 2018-08-28 2018-08-28 一种介质超结mos型功率半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810989310.9A CN109166915B (zh) 2018-08-28 2018-08-28 一种介质超结mos型功率半导体器件及其制备方法

Publications (2)

Publication Number Publication Date
CN109166915A CN109166915A (zh) 2019-01-08
CN109166915B true CN109166915B (zh) 2020-06-30

Family

ID=64893202

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810989310.9A Active CN109166915B (zh) 2018-08-28 2018-08-28 一种介质超结mos型功率半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN109166915B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110473869B (zh) * 2019-08-30 2022-05-24 瑞森半导体科技(广东)有限公司 一种具有氧化层的ligbt型esd保护器件
CN112466955B (zh) * 2020-12-04 2022-10-11 重庆邮电大学 一种具有体内导电沟道的薄层soi-ldmos器件
TWI787819B (zh) * 2021-05-14 2022-12-21 國立臺灣大學 具有濃度變化的三維超接面功率半導體

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016284A (ja) * 2008-07-07 2010-01-21 Toyota Central R&D Labs Inc 半導体装置
CN104979404A (zh) * 2015-05-22 2015-10-14 西安电子科技大学 一种具有阶梯场氧的横向双扩散金属氧化物半导体场效应管
CN105789314A (zh) * 2016-03-18 2016-07-20 电子科技大学 一种横向soi功率ldmos
CN107275388B (zh) * 2017-06-26 2021-06-08 电子科技大学 一种横向高压器件

Also Published As

Publication number Publication date
CN109166915A (zh) 2019-01-08

Similar Documents

Publication Publication Date Title
CN109166924B (zh) 一种横向mos型功率半导体器件及其制备方法
CN109119461B (zh) 一种超结mos型功率半导体器件及其制备方法
US11728421B2 (en) Split trench gate super junction power device
CN109166915B (zh) 一种介质超结mos型功率半导体器件及其制备方法
US20080211016A1 (en) Trench mosgated device with deep trench between gate trenches
CN111668312A (zh) 一种低导通电阻的沟槽碳化硅功率器件及其制造工艺
CN108091685A (zh) 一种提高耐压的半超结mosfet结构及其制备方法
CN111384153A (zh) 一种具有接地p型区的sgt器件及其制备方法
CN114464670B (zh) 一种超低比导的超结mosfet及其制备方法
CN109346524B (zh) 一种具有阶梯浓度多晶硅侧墙结构的超结vdmos器件
CN117497600B (zh) 超结碳化硅晶体管的结构、制造方法及电子设备
CN110504313B (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN110600552B (zh) 具有快速反向恢复特性的功率半导体器件及其制作方法
CN102522338B (zh) 高压超结mosfet结构及p型漂移区形成方法
CN112635331B (zh) 一种超级结功率器件的制备方法
CN113410299B (zh) 一种高耐压的n沟道LDMOS器件及其制备方法
CN103531621A (zh) 一种带有侧边多晶硅电极沟槽非穿通型绝缘栅双极晶体管
CN103515432B (zh) P型超结横向双扩散mosfet器件
US11189698B2 (en) Semiconductor power device
CN111477681A (zh) 双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管及制作方法
WO2019134466A1 (zh) 横向绝缘栅双极晶体管及其制作方法
CN111933702B (zh) 绝缘栅双极型晶体管及其制造方法
CN117497408B (zh) 一种hk-igbt及其制备方法、芯片
CN113410281B (zh) 一种具有表面耐压结构的p沟道LDMOS器件及其制备方法
CN219371032U (zh) 沟槽栅超结器件和具有其的电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant