CN109166869A - 阵列基板及其制备方法、显示装置 - Google Patents

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Abstract

本发明提供一种阵列基板及其制备方法、显示装置。阵列基板包括栅电极、源电极、漏电极和具有U形沟道部的氧化物有源层，所述U形沟道部包括源侧壁、漏侧壁和位于所述源侧壁与漏侧壁之间的沟道壁，所述源侧壁和漏侧壁为包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布。本发明通过将U形沟道部中的侧壁设置成包括导体化段和半导体段的复合结构，从整体上减小了沟道电阻，使得开态电流得以提升，有效提高了薄膜晶体管的性能。

Description

阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板及其制备方法、显示装置。
背景技术
近年来，显示技术得到快速发展，薄膜晶体管(Thin Film Transistor，TFT)技术由原来的非晶硅(a-Si)薄膜晶体管发展到氧化物(Oxide)薄膜晶体管。氧化物有源层的载流子迁移率是非晶硅有源层的20～30倍，具有迁移率大、开态电流高、开关特性更优、均匀性更好的特点，可以大大提高薄膜晶体管对像素电极的充放电速率，提高像素的响应速度，实现更快的刷新率，可以适用于需要快速响应和较大电流的应用，如高频、高分辨率、大尺寸的显示器以及有机发光显示器等。
目前，现有氧化物薄膜晶体管结构包括刻蚀阻挡(Etch Stop Layer，ESL)型、背沟道刻蚀(Back Channel Etch，BCE)型和共面(Co-Planar，CP)型。其中，ESL型是在氧化物有源层上制作刻蚀阻挡层，作为有源层的保护层，虽然能够有效保护沟道特性，但增加了一次构图工艺，使得薄膜晶体管的制作工艺复杂、成本提高。BCE型是形成氧化物有源层之后形成源漏电极，虽然省去了刻蚀阻挡层的构图工艺，但对刻蚀工艺要求比较高，且背沟道刻蚀工艺仍可能造成沟道损伤，影响沟道特性。CP型是形成源漏电极之后形成氧化物有源层，不仅省去了刻蚀阻挡层的构图工艺，而且避免了沟道损伤，因此近年来已成为研发的重点。
但实际应用表明，共面型氧化物薄膜晶体管结构存在沟道电阻较大、开态电流(Ion)较低的缺陷。因此，如何减小沟道电阻、提升开态电流，是共面型氧化物薄膜晶体管结构亟待解决的技术问题。
发明内容
本发明实施例所要解决的技术问题是，提供一种阵列基板及其制备方法、显示装置，以解决现有共面型氧化物薄膜晶体管结构存在的沟道电阻较大、开态电流较低的缺陷。
为了解决上述技术问题，本发明实施例还提供了一种阵列基板，包括栅电极、源电极、漏电极和具有U形沟道部的氧化物有源层；所述U形沟道部包括源侧壁、漏侧壁和位于所述源侧壁与漏侧壁之间的沟道壁；所述源侧壁和漏侧壁为包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布。
可选地，所述源侧壁中导体化段的长度为源侧壁长度的40％～90％，所述漏侧壁中导体化段的长度为漏侧壁长度的40％～90％。
可选地，所述源侧壁和漏侧壁中的导体化段是氧化物半导体材料经导体化处理后形成的。
可选地，所述氧化物有源层还包括源导体化部和漏导体化部，所述源导体化部位于所述源电极上且与所述源侧壁的导体化段连接，所述漏导体化部位于所述漏电极上，且与所述漏侧壁的导体化段连接。
可选地，所述源电极、漏电极和氧化物有源层上覆盖有第二绝缘层，所述第二绝缘层的表面与所述源导体化部和漏导体化部的表面平齐；所述源导体化部和漏导体化部是氧化物半导体材料经导体化处理后形成的。
可选地，所述阵列基板还包括第三绝缘层和像素电极，所述第三绝缘层上开设有暴露出所述漏电极的过孔，所述像素电极设置在所述第三绝缘层上，通过所述过孔与所述漏电极连接。
本发明实施例还提供了一种显示装置，包括前述的阵列基板。
为了解决上述技术问题，本发明实施例还提供了一种阵列基板的制备方法，包括：
在基底上依次形成栅电极、源电极、漏电极和具有U形沟道部的氧化物有源层；所述U形沟道部包括源侧壁、漏侧壁和位于所述源侧壁与漏侧壁之间的沟道壁；
进行导体化处理，使所述源侧壁和漏侧壁形成包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布。
可选地，在基底上依次形成栅电极、源电极、漏电极和具有U形沟道部的氧化物有源层，包括：
在基底上形成栅电极；
形成覆盖所述栅电极的第一绝缘层和形成在所述第一绝缘层上的源电极和漏电极；
形成氧化物有源层，所述氧化物有源层包括设置在所述源电极上的源连接部、设置在所述漏电极上的漏连接部和设置在所述源电极与漏电极之间的U形沟道部；所述U形沟道部包括位于所述源电极端部的源侧壁、位于所述漏电极端部的漏侧壁和位于所述源侧壁与漏侧壁之间的沟道壁。
可选地，进行导体化处理，包括：
沉积第二绝缘层；
对所述第二绝缘层进行研磨处理，使所述第二绝缘层的表面与所述源连接部和漏连接部的表面平齐；
进行导体化处理，使所述源连接部和漏连接部分别形成源导体化部和漏导体化部，使所述U形沟道部的源侧壁和漏侧壁形成包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布。
可选地，进行导体化处理，包括：
涂覆光刻胶；
对所述光刻胶进行研磨处理，使所述光刻胶的表面与所述源连接部和漏连接部的表面平齐；
进行导体化处理，使所述源连接部和漏连接部分别形成源导体化部和漏导体化部，使所述U形沟道部的源侧壁和漏侧壁形成包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布；
剥离剩余的光刻胶。
可选地，所述研磨处理采用化学机械研磨方式，所述导体化处理采用O2、He、H2或CF4等离子体处理。
可选地，所述源侧壁中导体化段的长度为源侧壁长度的40％～90％，所述漏侧壁中导体化段的长度为漏侧壁长度的40％～90％。
可选地，还包括：
形成第三绝缘层和像素电极，所述像素电极通过所述第三绝缘层上开设的过孔与所述漏电极连接。
可选地，形成第三绝缘层和像素电极，包括：
形成第三绝缘层，其上开设有暴露出所述漏电极的过孔；
形成像素电极，所述像素电极通过所述过孔与漏电极连接。
本发明实施例所提供的阵列基板及其制备方法、显示装置，通过将U形沟道部中的侧壁设置成包括导体化段和半导体段的复合结构，从整体上减小了沟道电阻，使得开态电流得以提升，有效提高了薄膜晶体管的性能。本发明实施例所提供的阵列基板的制备方法，通过引入导体化处理，即可将U形沟道部中的侧壁处理成导体化段和半导体段的复合结构，没有增加构图工艺次数，也不需增加新的设备或特殊处理工艺，工艺兼容性好，实用性强，具有良好的应用前景。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。
图1为本发明阵列基板第一实施例的结构示意图；
图2为本发明第一实施例形成栅电极图案后的示意图；
图3为本发明第一实施例形成源电极和漏电极图案后的示意图；
图4为本发明第一实施例形成氧化物有源层图案后的示意图；
图5为本发明第一实施例沉积第二绝缘薄膜后的示意图；
图6为本发明第一实施例研磨处理后的示意图；
图7为本发明第一实施例导体化处理后的示意图；
图8为本发明第一实施例形成第三绝缘层图案后的示意图；
图9为本发明阵列基板第二实施例的结构示意图；
图10为本发明第二实施例涂覆光刻胶后的示意图；
图11为本发明第二实施例研磨处理后的示意图；
图12为本发明第二实施例导体化处理后的示意图；
图13为本发明第二实施例剥离光刻胶后的示意图；
图14为本发明第二实施例形成第三绝缘层图案后的示意图；
图15为本发明实施例阵列基板的制备方法的流程图。
附图标记说明:
10—基底； 11—栅电极； 12—第一绝缘层；
13—源电极； 14—漏电极； 15—氧化物有源层；
16—第二绝缘层； 17—第三绝缘层； 18—像素电极；
151—源连接部； 151A—源导体化部； 152—漏连接部；
152A—漏导体化部； 153—U形沟道部； 153A—导体化段；
20—第二绝缘薄膜； 100—光刻胶。
具体实施方式
下面结合附图和实施例对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
经本申请发明人研究发现，共面型氧化物薄膜晶体管U形的导电沟道中，由于U形的两个侧壁分别与源电极和漏电极接触，使得该两个侧壁存在较大的电阻，因而造成其沟道电阻(导通电阻)较大，开态电流较低。为此，本发明实施例提供了一种阵列基板及其制备方法，以及包括该阵列基板的显示装置，以有效减小共面型氧化物薄膜晶体管的沟道电阻，提升开态电流。
下面通过具体实施例详细说明本发明实施例的技术方案。
第一实施例
图1为本发明阵列基板第一实施例的结构示意图，为共面型氧化物薄膜晶体管结构。如图1所示，本实施例阵列基板包括：
基底10；
设置在基底10上的栅电极11；
覆盖栅电极11的第一绝缘层12；
设置在第一绝缘层12上的源电极13和漏电极14；
与源电极13和漏电极14连接并形成U形沟道部153的氧化物有源层15，U形沟道部153包括位于源电极13端部的源侧壁、位于漏电极14端部的漏侧壁、以及位于源侧壁与漏侧壁之间的沟道壁；其中，源侧壁和漏侧壁为包括导体化段和半导体段的复合结构，半导体段和导体化段沿远离沟道壁的方向排布。
进一步地，氧化物有源层15还包括源导体部151A和漏导体部152A，源导体部151A设置在源电极13上且与源电极13连接，漏导体部152A设置在漏电极14上且与漏电极14连接，U形沟道部153位于源导体部151A和漏导体部152A之间。其中，源导体部151A与U形沟道部153源侧壁的导体化段连接，漏导体部152A与U形沟道部153漏侧壁的导体化段连接。
进一步地，源电极13、漏电极14和氧化物有源层15上覆盖有第二绝缘层16，第二绝缘层16的表面与源导体部151A和漏导体部152A的表面平齐。
其中，源导体部151A和漏导体部152A是由氧化物半导体材料经导体化处理后形成的。
其中，U形沟道部153的源侧壁和漏侧壁中的导体化段是由氧化物半导体材料经导体化处理后形成的。源侧壁中导体化段的长度为源侧壁长度的40％～90％，漏侧壁中导体化段的长度为漏侧壁长度的40％～90％。
本实施例阵列基板还包括：
覆盖第二绝缘层16的第三绝缘层17，其上开设有暴露出漏电极14的第一过孔；
设置在第三绝缘层17上的像素电极18，像素电极18通过第一过孔与漏电极14连接。
本发明实施例所提供的共面型氧化物薄膜晶体管结构的阵列基板，通过将U形沟道部中的侧壁设置成包括导体化段和半导体段的复合结构，从整体上减小了沟道电阻，使得开态电流得以提升，有效提高了薄膜晶体管的性能。
本实施例中，基底可以采用玻璃、塑料或者柔性透明板；栅电极、源电极和漏电极的材料可以采用金属材料，如铝、铜、钼、钛、铌、银、金、钽、钨、铬等材料，可以是单层结构，也可以是多层复合结构；第一绝缘层和第三绝缘层可以采用氮化硅SiNx、氧化硅SiOx或氮氧化硅SiOxNx，可以采用单层，也可以采用SiNx/SiOx、SiNx/SiOxNx、SiOxNx/SiOx或SiNx/SiOx/SiOxNx的复合薄膜，厚度为第二绝缘层可以采用单层的氧化硅SiOx，厚度为氧化物有源层的材料可以采用铟镓锌氧化物(Indium GalliumZinc Oxide，IGZO)、铟锡锌氧化物(Indium Tin Zinc Oxide，ITZO)或其它具有半导体性质的金属氧化物。
下面通过阵列基板的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。
第一次构图工艺中，在基底上形成栅电极图案。形成栅电极图案包括：在基底上沉积第一金属薄膜，在第一金属薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光显影，在栅电极位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出第一金属薄膜；对完全曝光区域暴露出第一金属薄膜进行刻蚀并剥离剩余的光刻胶，在基底10上形成栅电极11图案，如图2所示。其中，基底可以采用玻璃、塑料或者柔性透明板。第一金属薄膜可以采用金属材料，如铝、铜、钼、钛、铌、银、金、钽、钨、铬等材料，可以是单层结构，也可以是多层复合结构。
第二次构图工艺中，形成源电极和漏电极图案。形成源电极和漏电极图案包括：在形成有栅电极图案的基底10上，依次沉积第一绝缘薄膜和第二金属薄膜，在第二金属薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光显影，在源电极和漏电极位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出第二金属薄膜；对完全曝光区域暴露出第二金属薄膜进行刻蚀并剥离剩余的光刻胶，在基底10上形成覆盖栅电极11的第一绝缘层12和形成在第一绝缘层12上的源电极13和漏电极14图案，源电极13和漏电极14之间具有一定的间距，如图3所示。其中，第一绝缘薄膜可以采用氮化硅SiNx、氧化硅SiOx或氮氧化硅SiOxNx，可以采用单层，也可以采用SiNx/SiOx、SiNx/SiOxNx、SiOxNx/SiOx或SiNx/SiOx/SiOxNx的复合薄膜，也称之为栅绝缘层GI。第二金属薄膜可以采用金属材料，如铝、铜、钼、钛、铌、银、金、钽、钨、铬等材料，可以是单层结构，也可以是多层复合结构。
第三次构图工艺中，形成氧化物有源层图案。形成氧化物有源层图案包括：在形成有前述图案的基底上沉积氧化物半导体薄膜，通过构图工艺对氧化物半导体薄膜进行构图，形成氧化物有源层15图案，氧化物有源层15包括源连接部151、漏连接部152和U形沟道部153，源连接部151位于源电极13上且与源电极13连接，漏连接部152位于漏电极14上且与漏电极14连接，U形沟道部153位于源电极13和漏电极14之间，如图4所示。其中，U形沟道部153包括位于源侧壁、漏侧壁和沟道壁，源侧壁位于源电极13邻近漏电极14一端的端部(图4中U形沟道部左侧的竖直壁)，漏侧壁位于漏电极14邻近源电极13一端的端部(图4中U形沟道部右侧的竖直壁)，沟道壁位于源侧壁与漏侧壁之间(图4中U形沟道部底侧的水平壁)。其中，氧化物半导体薄膜的材料可以采用铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、铟锡锌氧化物(Indium Tin Zinc Oxide，ITZO)或其它具有半导体性质的金属氧化物。
随后，在形成有前述图案的基底上沉积第二绝缘薄膜20，第二绝缘薄膜20覆盖氧化物有源层15图案，如图5所示。其中，第二绝缘薄膜可以采用SiOx的单层薄膜，厚度为
随后，对第二绝缘薄膜20进行研磨处理，去除一定厚度的第二绝缘薄膜20，形成表面与氧化物有源层15的源连接部151和漏连接部152的表面平齐的第二绝缘层16，即第二绝缘层16的表面上暴露出氧化物有源层15的源连接部151和漏连接部152的表面，如图6所示。由于前序工艺形成的段差，源连接部151和漏连接部152的段差最高，因此经研磨处理后源连接部151和漏连接部152的表面露出时，其它区域均被第二绝缘层16覆盖。本实施例中，研磨处理可以采用化学机械研磨方式，化学机械研磨方式的研磨液可以采用研磨颗粒、水和添加剂的混合物，研磨颗粒可以包括二氧化硅颗粒、三氧化二铝颗粒等，添加剂用于调节研磨液的粘度。化学机械研磨是半导体制备中的成熟工艺，这里不再赘述。
随后，对研磨处理后的平齐表面进行导体化处理，使暴露出的源连接部151和漏连接部152导体化，同时使U形沟道部153的源侧壁和漏侧壁距表面一定深度的区域导体化，如图7所示。由于研磨处理后源连接部151和漏连接部152的表面露出，因此导体化处理中，源连接部151和漏连接部152首先被导体化，同时，源侧壁中邻近源连接部151的区域、漏侧壁邻近漏连接部152的区域也被导体化。随着导体化处理的进行，源侧壁被导体化的区域、漏侧壁被导体化的区域不断增加，最终使源侧壁和漏侧壁被导体化的区域到达或接近沟道壁。由于U形沟道部153的沟道壁被第二绝缘层16覆盖，因此氧化物有源层15的水平沟道部分未进行导体化处理，可以保证薄膜晶体管特性不受影响。这样，源连接部151和漏连接部152经导体化处理，分别形成源导体化部151A和漏导体化部152A，U形沟道部153的源侧壁和漏侧壁经导体化处理，形成导体化段153A和半导体段的复合结构，半导体段的下端与水平的沟道壁连接，上端与导体化段153A的下端连接，导体化段153A的上端与源导体化部151A(和漏导体化部152A)连接，即半导体段和导体化段153A沿远离沟道壁(基底10)的方向排布。由于导体化段153A的电阻大幅度下降，使得U形沟道部153的源侧壁和漏侧壁的电阻大幅度下降，因而在整体上降低了U形沟道部153的电阻(即沟道电阻)，从而可以提升开态电流。
本实施例中，为了最大限度地降低沟道电阻，同时保证薄膜晶体管特性，源侧壁中导体化段的长度设置为源侧壁长度的40％～90％，漏侧壁中导体化段的长度设置为漏侧壁长度的40％～90％。导体化处理可以采用O2、He、H2或CF4等离子体处理方式，也可以采用激光表面照射处理方式。
第四次构图工艺中，形成开设有过孔的第三绝缘层图案。形成开设有过孔的第三绝缘层图案包括：在形成有前述图案的基底上沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成覆盖第二绝缘层16、源导体化部151A和漏导体化部152A表面的第三绝缘层17图案，第三绝缘层17上开设有第一过孔K1，第一过孔K1位于漏电极14所在位置，第一过孔K1内的第三绝缘层17和第二绝缘层16被刻蚀掉，暴露出漏电极14表面，如图8所示。其中，第三绝缘薄膜可以采用SiNx、SiOx或SiOxNx，可以采用单层，也可以采用SiNx/SiOx、SiNx/SiOxNx、SiOxNx/SiOx或SiNx/SiOx/SiOxNx的复合薄膜，也称之为钝化层PVX。
第五次构图工艺中，形成像素电极图案。形成像素电极图案图案包括：在形成有前述图案的基底上沉积透明导电薄膜，通过构图工艺对透明导电薄膜进行构图，在第三绝缘层17上形成像素电极18图案，像素电极18通过第一过孔与漏电极14连接，如图2所示。其中，透明导电薄膜可以采用氧化铟锡ITO或氧化铟锌IZO。
通过上述说明可以看出，本实施例共面型氧化物薄膜晶体管结构的阵列基板，通过增加第二绝缘层和引入表面研磨和导体化处理，将U形沟道部中的侧壁处理成导体化段和半导体段的复合结构，从而在整体上减小了沟道电阻，使得开态电流得以提升，有效提高了薄膜晶体管的性能。试验表明，沟道电阻能够减少4个数量级以上。同时，与现有制备方法相比，本实施例阵列基板的制备过程仅仅增加了沉积绝缘层、表面研磨和导体化处理，没有增加构图工艺次数，也不需增加新的设备或特殊处理工艺，工艺兼容性好，实用性强，具有良好的应用前景。
第二实施例
图9为本发明阵列基板第二实施例的结构示意图。本实施例是前述第一实施例的一种变形，与前述第一实施例不同的是，本实施例没有设置第二绝缘层。如图9所示，本实施例阵列基板包括：
基底10；
设置在基底10上的栅电极11；
覆盖栅电极11的第一绝缘层12；
设置在第一绝缘层12上的源电极13和漏电极14；
与源电极13和漏电极14连接并形成U形沟道部153的氧化物有源层15，U形沟道部153包括位于源电极13端部的源侧壁、位于漏电极14端部的漏侧壁、以及位于源侧壁与漏侧壁之间的沟道壁；其中，源侧壁和漏侧壁为包括导体化段和半导体段的复合结构，半导体段和导体化段沿远离沟道壁的方向排布。
进一步地，氧化物有源层15还包括源导体部151A和漏导体部152A，源导体部151A设置在源电极13上且与源电极13连接，漏导体部152A设置在漏电极14上且与漏电极14连接，U形沟道部153位于源导体部151A和漏导体部152A之间。其中，源导体部151A与U形沟道部153源侧壁的导体化段连接，漏导体部152A与U形沟道部153漏侧壁的导体化段连接。
其中，源导体部151A和漏导体部152A是由氧化物半导体材料经导体化处理后形成的。U形沟道部153的源侧壁和漏侧壁中的导体化段是由氧化物半导体材料经导体化处理后形成的。源侧壁中导体化段的长度为源侧壁长度的40％～90％，漏侧壁中导体化段的长度为漏侧壁长度的40％～90％。
本实施例阵列基板还包括：
覆盖源电极13、漏电极14和氧化物有源层15的第三绝缘层17，其上开设有暴露出漏电极14的第一过孔；
设置在第三绝缘层17上的像素电极18，像素电极18通过第一过孔与漏电极14连接。
本实施例同样具有从整体上减小了沟道电阻、使得开态电流得以提升的金属效果。
下面通过阵列基板的制备过程进一步说明本实施例的技术方案。
本实施例的第一次、第二次和第三次构图工艺，与前述第一实施例相同，如图2、图3和图4所示。
形成氧化物有源层图案后，涂覆一层光刻胶100，光刻胶100覆盖氧化物有源层15图案，如图10所示。优选地，光刻胶的厚度为1μm～3μm。
随后，对光刻胶100进行研磨处理，去除一定厚度的光刻胶100，形成光刻胶100的表面与氧化物有源层15的源连接部151和漏连接部152的表面平齐，即研磨处理后的光刻胶100的表面暴露出氧化物有源层15的源连接部151和漏连接部152的表面，如图11所示。
随后，对研磨处理后的平齐表面进行导体化处理，使暴露出的源连接部151和漏连接部152导体化，分别形成源导体化部151A和漏导体化部152A，同时使U形沟道部153的源侧壁和漏侧壁距表面一定深度的区域导体化，使源侧壁和漏侧壁经导体化处理形成导体化段153A和半导体段的复合结构，如图12所示。本实施例研磨处理和导体化处理方式以及处理过程与前述第一实施例相同，这里不再赘述。
随后，剥离剩余的光刻胶，如图13所示。由于U形沟道部153覆盖的光刻胶会对薄膜晶体管的特性产生影响，因此本步骤将剩余的光刻胶去除。
第四次构图工艺中，形成开设有过孔的第三绝缘层图案。形成开设有过孔的第三绝缘层图案包括：在形成有前述图案的基底上沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成覆盖源电极13、漏电极14和氧化物有源层15的第三绝缘层17图案，第三绝缘层17上开设有第一过孔K1，第一过孔K1位于漏电极14所在位置，第一过孔K1内的第三绝缘层17被刻蚀掉，暴露出漏电极14表面，如图14所示。
第五次构图工艺中，形成像素电极图案。形成像素电极图案图案包括：在形成有前述图案的基底上沉积透明导电薄膜，通过构图工艺对透明导电薄膜进行构图，在第三绝缘层17上形成像素电极18图案，像素电极18通过第一过孔与漏电极14连接，如图9所示。
本实施例中，各个膜层采用的材料可以与前述第一实施例相同。
通过上述说明可以看出，本实施例共面型氧化物薄膜晶体管结构的阵列基板，通过引入表面研磨和导体化处理，将U形沟道部中的侧壁处理成导体化段和半导体段的复合结构，从而在整体上减小了沟道电阻，使得开态电流得以提升，有效提高了薄膜晶体管的性能。试验表明，沟道电阻能够减少4个数量级以上。同时，与现有制备方法相比，本实施例阵列基板的制备过程仅仅增加了涂覆光刻胶、表面研磨和导体化处理，没有增加构图工艺次数，也不需增加新的设备或特殊处理工艺，工艺兼容性好，实用性强，具有良好的应用前景。此外，由于本实施例采用光刻胶实现表面研磨和导体化处理，且剩余的光刻胶被剥离，因而阵列基板具有较少的膜层，有利于提高透过率。
第三实施例
图15为本发明实施例阵列基板的制备方法的流程图。基于前述实施例的技术构思，本实施例提供了一种阵列基板的制备方法。如图15所示，阵列基板的制备方法包括：
步骤S1、在基底上依次形成栅电极、源电极、漏电极、包括U形沟道部的氧化物有源层；所述U形沟道部包括源侧壁、漏侧壁和位于所述源侧壁与漏侧壁之间的沟道壁；
步骤S2、进行导体化处理，使所述源侧壁和漏侧壁形成包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布。
其中，步骤步骤S1包括：
S11、在基底上形成栅电极；
S12、形成覆盖所述栅电极的第一绝缘层和形成在所述第一绝缘层上的源电极和漏电极；
S13、形成氧化物有源层，所述氧化物有源层包括设置在所述源电极上的源连接部、设置在所述漏电极上的漏连接部和设置在所述源电极与漏电极之间的U形沟道部；所述U形沟道部包括位于所述源电极端部的源侧壁、位于所述漏电极端部的漏侧壁和位于所述源侧壁与漏侧壁之间的沟道壁。
其中，在一个实施例中，步骤S2包括：
S211、沉积第二绝缘层；
S212、对所述第二绝缘层进行研磨处理，使所述第二绝缘层的表面与所述源连接部和漏连接部的表面平齐；
S213、进行导体化处理，使所述源连接部和漏连接部分别形成源导体化部和漏导体化部，使所述U形沟道部的源侧壁和漏侧壁形成包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布。
其中，在另一个实施例中，步骤S2包括：
S221、涂覆光刻胶；
S222、对所述光刻胶进行研磨处理，使所述光刻胶的表面与所述源连接部和漏连接部的表面平齐；
S223、进行导体化处理，使所述源连接部和漏连接部分别形成源导体化部和漏导体化部，使所述U形沟道部的源侧壁和漏侧壁形成包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布；
S224、剥离剩余的光刻胶。
其中，本实施例阵列基板的制备方法还包括：
步骤S3、形成第三绝缘层和像素电极，所述像素电极通过所述第三绝缘层上开设的过孔与所述漏电极连接。
其中，步骤S3包括：
S31、形成第三绝缘层，其上开设有暴露出所述漏电极的过孔；
S32、形成像素电极，所述像素电极通过所述过孔与漏电极连接。
其中，研磨处理可以采用化学机械研磨方式。
其中，导体化处理可以采用O2、He、H2或CF4等离子体处理方式，也可以采用激光表面照射处理方式。
其中，所述源侧壁中导体化段的长度为源侧壁长度的40％～90％，所述漏侧壁中导体化段的长度为漏侧壁长度的40％～90％。
本实施例所提供的阵列基板的制备方法，通过引入表面研磨和导体化处理，即可将U形沟道部中的侧壁处理成导体化段和半导体段的复合结构，从而在整体上减小了沟道电阻，使得开态电流得以提升，有效提高了薄膜晶体管的性能。同时，与现有制备方法相比，本实施例阵列基板的制备方法仅仅增加了沉积或涂覆、表面研磨和导体化处理等工序，没有增加构图工艺次数，也不需增加新的设备或特殊处理工艺，工艺兼容性好，实用性强，具有良好的应用前景。
第四实施例
本发明实施例还提供了一种显示装置，包括前述的阵列基板。显示装置可以是液晶显示(Liquid Crystal Display，LCD)面板，也可以是有机发光二极管(Organic LightEmitting Diode，OLED)面板，还可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本发明实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (15)

1.一种阵列基板，其特征在于，包括栅电极、源电极、漏电极和具有U形沟道部的氧化物有源层；所述U形沟道部包括源侧壁、漏侧壁和位于所述源侧壁与漏侧壁之间的沟道壁；所述源侧壁和漏侧壁为包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布。
2.根据权利要求1所述的阵列基板，其特征在于，所述源侧壁中导体化段的长度为源侧壁长度的40％～90％，所述漏侧壁中导体化段的长度为漏侧壁长度的40％～90％。
3.根据权利要求1所述的阵列基板，其特征在于，所述源侧壁和漏侧壁中的导体化段是氧化物半导体材料经导体化处理后形成的。
4.根据权利要求1所述的阵列基板，其特征在于，所述氧化物有源层还包括源导体化部和漏导体化部，所述源导体化部位于所述源电极上且与所述源侧壁的导体化段连接，所述漏导体化部位于所述漏电极上，且与所述漏侧壁的导体化段连接。
5.根据权利要求4所述的阵列基板，其特征在于，所述源电极、漏电极和氧化物有源层上覆盖有第二绝缘层，所述第二绝缘层的表面与所述源导体化部和漏导体化部的表面平齐；所述源导体化部和漏导体化部是氧化物半导体材料经导体化处理后形成的。
6.根据权利要求1～5任一所述的阵列基板，其特征在于，所述阵列基板还包括第三绝缘层和像素电极，所述第三绝缘层上开设有暴露出所述漏电极的过孔，所述像素电极设置在所述第三绝缘层上，通过所述过孔与所述漏电极连接。
7.一种显示装置，其特征在于，包括如权利要求1～6任一所述的阵列基板。
8.一种阵列基板的制备方法，其特征在于，包括：
在基底上依次形成栅电极、源电极、漏电极和具有U形沟道部的氧化物有源层；所述U形沟道部包括源侧壁、漏侧壁和位于所述源侧壁与漏侧壁之间的沟道壁；
进行导体化处理，使所述源侧壁和漏侧壁形成包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布。
9.根据权利要求8所述的制备方法，其特征在于，在基底上依次形成栅电极、源电极、漏电极和具有U形沟道部的氧化物有源层，包括：
在基底上形成栅电极；
形成覆盖所述栅电极的第一绝缘层和形成在所述第一绝缘层上的源电极和漏电极；
形成氧化物有源层，所述氧化物有源层包括设置在所述源电极上的源连接部、设置在所述漏电极上的漏连接部和设置在所述源电极与漏电极之间的U形沟道部；所述U形沟道部包括位于所述源电极端部的源侧壁、位于所述漏电极端部的漏侧壁和位于所述源侧壁与漏侧壁之间的沟道壁。
10.根据权利要求9所述的制备方法，其特征在于，进行导体化处理，包括：
沉积第二绝缘层；
对所述第二绝缘层进行研磨处理，使所述第二绝缘层的表面与所述源连接部和漏连接部的表面平齐；
进行导体化处理，使所述源连接部和漏连接部分别形成源导体化部和漏导体化部，使所述U形沟道部的源侧壁和漏侧壁形成包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布。
11.根据权利要求9所述的制备方法，其特征在于，进行导体化处理，包括：
涂覆光刻胶；
对所述光刻胶进行研磨处理，使所述光刻胶的表面与所述源连接部和漏连接部的表面平齐；
进行导体化处理，使所述源连接部和漏连接部分别形成源导体化部和漏导体化部，使所述U形沟道部的源侧壁和漏侧壁形成包括导体化段和半导体段的复合结构，所述半导体段和导体化段沿远离所述沟道壁的方向排布；
剥离剩余的光刻胶。
12.根据权利要求10或11所述的制备方法，其特征在于，所述研磨处理采用化学机械研磨方式，所述导体化处理采用O2、He、H2或CF4等离子体处理。
13.根据权利要求10或11所述的制备方法，其特征在于，所述源侧壁中导体化段的长度为源侧壁长度的40％～90％，所述漏侧壁中导体化段的长度为漏侧壁长度的40％～90％。
14.根据权利要求8～11任一所述的制备方法，其特征在于，还包括：
形成第三绝缘层和像素电极，所述像素电极通过所述第三绝缘层上开设的过孔与所述漏电极连接。
15.根据权利要求14所述的制备方法，其特征在于，形成第三绝缘层和像素电极，包括：
形成第三绝缘层，其上开设有暴露出所述漏电极的过孔；
形成像素电极，所述像素电极通过所述过孔与漏电极连接。
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