CN109148535A - 阵列基板及其制造方法、显示面板 - Google Patents

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Abstract

本申请公开一种阵列基板及其制造方法、显示面板。本申请设计开关TFT采用非晶硅图案，而驱动TFT采用基于LTPS技术的多晶硅图案，相比较于两TFT均采用基于LTPS技术的多晶硅图案，能够降低生产成本，并且驱动TFT的栅极图案与遮光图案电连接，其遮光图案从栅极图案获取正电压，该遮光图案与多晶硅图案形成电容，从而能够减小该驱动TFT的漏电流，以此改善驱动TFT的电学性能。

Description

阵列基板及其制造方法、显示面板
技术领域
本申请涉及显示领域，具体涉及一种阵列基板及其制造方法、显示面板。
背景技术
OLED(Organic Light-Emitting Diode,有机发光二极管)显示面板具有自发光、驱动电压低、发光效率高、响应时间短、清晰度与对比度高、以及可实现柔性显示与大面积全色显示等诸多优点，被业界公认为是最优发展潜力的显示面板。现有OLED显示面板的像素驱动电路一般包括开关TFT(Thin Film Transistor,薄膜晶体管)，即Switch TFT，驱动TFT(Driver TFT)，以及存储电容，其中，开关TFT由扫描信号控制，用于控制数据信号的进入，驱动TFT用于控制通过OLED器件的电流，存储电容一般用于存储灰阶电压以决定驱动TFT的驱动电流。
当前，包括WOLED(white organic light-emitting devices,白光有机发光二极管)在内的OLED显示面板一般采用LTPS(Low Temperature Poly-silicon,低温多晶硅)技术来制作上述TFT，但LTPS技术工艺复杂，这无疑会导致生产成本较高，且基于LTPS技术的多晶硅图案的电子移动率较高，各TFT的漏电流较大，从而影响各TFT的电学性能。
发明内容
鉴于此，本申请提供一种阵列基板及其制造方法、显示面板，能够降低生产成本，降低驱动TFT的漏电流，改善驱动TFT的电学性能。
本申请一实施例的阵列基板的制造方法，包括：
提供一衬底基板，所述衬底基板的上方包括沿平行于衬底基板的方向相邻的第一区域和第二区域；
在衬底基板上依次形成第一导电层和缓冲层，所述第一导电层包括位于第一区域的第一遮光图案和第二区域的第二遮光图案；
在所述缓冲层上形成位于所述第一遮光图案上方的非晶硅图案、以及位于所述第二遮光图案上方的多晶硅图案；
依次形成绝缘层和第二导电层，所述绝缘层包括位于非晶硅图案上方的第一绝缘图案和位于多晶硅图案上方的第二绝缘图案，所述第二导电层包括位于第一绝缘图案上方的第一栅极图案和位于第二绝缘图案上方的第二栅极图案，所述第二栅极图案与第二遮光图案电连接；
形成覆盖所述第二导电层、非晶硅图案、多晶硅图案和缓冲层的介电层，所述介电层在所述第一区域设有第一接触孔和第二接触孔、以及在所述第二区域设有第三接触孔和第四接触孔；
在所述介电层上形成第三导电层，所述第三导电层包括位于第一区域的第一源极图案和第一漏极图案、位于第二区域的第二源极图案和第二漏极图案，所述第一源极图案和第一漏极图案分别覆盖第一接触孔和第二接触孔并与非晶硅图案接触，所述第二源极图案和第二漏极图案分别覆盖第三接触孔和第四接触孔并与多晶硅图案接触；
在所述第三导电层上形成平坦钝化层，所述平坦钝化层开设有第五接触孔；
在所述平坦钝化层上形成阳极图案，所述阳极图案覆盖所述第五接触孔并与所述第二漏极图案接触；
在所述平坦钝化层上形成像素定义层，所述像素定义层设有用于限定所述阵列基板的发光区；
在所述发光区依次形成位于阳极图案上的发光层和阴极图案。
本申请一实施例的阵列基板，包括：
衬底基板，所述衬底基板的上方包括沿平行于衬底基板的方向相邻的第一区域和第二区域；
依次形成于所述衬底基板上的第一导电层和缓冲层，所述第一导电层包括位于第一区域的第一遮光图案和第二区域的第二遮光图案；
形成于所述缓冲层上且位于所述第一遮光图案上方的非晶硅图案、以及位于所述第二遮光图案上方的多晶硅图案；
绝缘层和第二导电层，所述绝缘层包括位于非晶硅图案上方的第一绝缘图案和位于多晶硅图案上方的第二绝缘图案，所述第二导电层包括位于第一绝缘图案上方的第一栅极图案和位于第二绝缘图案上方的第二栅极图案，所述第二栅极图案与第二遮光图案电连接；
覆盖所述第二导电层、非晶硅图案、多晶硅图案和缓冲层的介电层，所述介电层在所述第一区域设有第一接触孔和第二接触孔、以及在所述第二区域设有第三接触孔和第四接触孔；
形成于所述介电层上的第三导电层，所述第三导电层包括位于第一区域的第一源极图案和第一漏极图案、位于第二区域的第二源极图案和第二漏极图案，所述第一源极图案和第一漏极图案分别覆盖第一接触孔和第二接触孔并与非晶硅图案接触，所述第二源极图案和第二漏极图案分别覆盖第三接触孔和第四接触孔并与多晶硅图案接触；
形成于所述第三导电层上且开设有第五接触孔的平坦钝化层；
形成于所述平坦钝化层上的阳极图案，所述阳极图案覆盖所述第五接触孔并与所述第二漏极图案接触；
形成于所述平坦钝化层上的像素定义层，所述像素定义层设有用于限定所述阵列基板的发光区；
依次形成于所述发光区且位于阳极图案上的发光层和阴极图案。
本申请一实施例的显示面板，包括上述阵列基板。
有益效果：本申请设计开关TFT采用非晶硅图案，而驱动TFT采用基于LTPS技术的多晶硅图案，相比较于两者均采用多晶硅图案，能够降低生产成本，并且驱动TFT的栅极图案与遮光图案电连接，其遮光图案从栅极图案获取正电压，该遮光图案与多晶硅图案形成电容，从而能够减小该驱动TFT的漏电流，以此改善驱动TFT的电学性能。
附图说明
图1是本申请的阵列基板的制造方法一实施例的流程示意图；
图2是基于图1所示方法制造阵列基板的场景示意图；
图3是本申请一实施例的阵列基板的结构示意图。
具体实施方式
下面结合本申请实施例中的附图，对本申请所提供的各个示例性的实施例的技术方案进行清楚、完整地描述。在不冲突的情况下，下述各个实施例以及实施例中的特征可以相互组合。并且，本申请全文所采用的方向性术语，例如“上”、“下”等，均是为了更好的描述各个实施例的技术方案，并非用于限制本申请的保护范围。
图1是本申请的阵列基板的制造方法一实施例的流程示意图，图2是基于图1所示方法制造阵列基板的场景示意图。结合图1和图2所示，所述制造方法可以包括如下步骤S11～S20。
S11：提供一衬底基板，所述衬底基板的上方包括沿平行于衬底基板的方向相邻的第一区域和第二区域。
所述衬底基板20可以为玻璃基体、塑料基体或可挠式基体，而对于制造柔性OLED显示面板的阵列基板的场景，该衬底基板20也可以为柔性基板，例如PI(Polyimide,聚酰亚胺)基板。
该衬底基板20的上方包括相邻的第一区域201和第二区域202，该第一区域201为阵列基板的开关TFT所在区域，第二区域202为阵列基板的驱动TFT所在区域，其中，开关TFT由扫描信号控制以控制数据信号的进入，驱动TFT用于控制通过OLED器件的电流。
S12：在衬底基板上依次形成第一导电层和缓冲层，所述第一导电层包括位于第一区域的第一遮光图案和第二区域的第二遮光图案。
所述第一遮光图案(Light Shielding Metal,LS)211和第二遮光图案212的材质可以相同，例如均为钼、铝、铜或钛，也可以为金属合金，两者的厚度也可以相同，例如厚度均为
本申请可以通过一道光罩制程Mask-1形成该第一遮光图案211和第二遮光图案212。具体地，对衬底基板20进行清洗及烘干后，在衬底基板20上形成一整面导电层，接着在导电层上涂布一整面光刻胶，然后采用光罩对所述一整面光刻胶进行曝光及显影处理，被曝光的光刻胶在显影时被灰化去除，而未被曝光的光刻胶在显影之后仍被保留于衬底基板20上，接着，刻蚀去除未被光刻胶覆盖的导电层，最后去除剩余的光刻胶，即可得到具有预定图案的第一导电层。
所述缓冲层22覆盖第一导电层，其厚度可以为所述缓冲层(buffer layer)22可用于防止衬底基板20表面的杂质在后续工艺中向上扩散而影响之后形成的非晶硅图案23的品质。该缓冲层22可以为硅氧化合物层，例如氧化硅(SiO2)层，或者包括依次覆盖所述第一导电层的硅氧化合物层和硅氮化合物层，例如Si3N4(三氮化硅)层，又或者其他非导电材料的组合。其中，所述缓冲层22可采用化学气相沉积(CVD)、等离子化学气相沉积(PACVD)、溅射、真空蒸镀以及低压化学气相沉积(LPCVD)中的任一方法形成。
S13：在缓冲层上形成位于第一遮光图案上方的非晶硅图案、以及位于第二遮光图案上方的多晶硅图案。
首先，在所述缓冲层22上形成一整面半导体层，然后通过一道光罩制程Mask-2对这一整面半导体层进行图案化处理，以得到位于第一遮光图案211上方的非晶硅图案231、以及位于第二遮光图案212上方的非晶硅图案。其中，所述光罩制程Mask-2与光罩制程Mask-1的原理及过程相似，此处不再赘述。进一步地，对位于所述第二遮光图案212上方的非晶硅图案进行结晶处理，例如可以采用ELA(Excimer Laser Annealing,准分子激光退火)等工艺对所述非晶硅图案进行结晶处理，以得到位于第二遮光图案212上方的多晶硅图案232。
非晶硅图案231为金属氧化物非晶硅图案，其厚度可以为 其材质包括但不限于为IGZO(Indium Gallium Zinc Oxide,铟镓锌氧化物)，IZTO(Indium Zinc TinOxide,铟锌锡氧化物)，IGZTO(Indium Gallium Zinc Tin Oxide,铟镓锌锡氧化物)中的一者。
S14：依次形成绝缘层和第二导电层，绝缘层包括位于非晶硅图案上方的第一绝缘图案和位于多晶硅图案上方的第二绝缘图案，第二导电层包括位于第一绝缘图案上方的第一栅极图案和位于第二绝缘图案上方的第二栅极图案，第二栅极图案与第二遮光图案电连接。
本申请可采用CVD、PECVD、溅射、真空蒸镀等任一方法在缓冲层22上依次形成覆盖非晶硅图案231和多晶硅图案232的一整面绝缘层和一整面导电层，该绝缘层的厚度可以为所述第二导电层的厚度可以为所述一整面导电层可由金属，例如铝、钼、钛、铬、铜，或者金属氧化物，例如氧化钛，又或者金属的合金或其它导电材料构成，然后利用一道光罩制程Mask-3对这一整面导电层进行图案化处理，以得到位于非晶硅图案231正上方的第一栅极图案251、以及位于多晶硅图案232正上方的第二栅极图案252，再利用第一栅极图案251和第二栅极图案252为刻蚀屏蔽对所述一整面绝缘层进行刻蚀，位于第一栅极图案251和第二栅极图案252下方的绝缘层被保留，从而分别得到第一绝缘图案241和第二绝缘图案242。
所述光罩制程Mask-3与光罩制程Mask-1的原理及过程相似。所述光罩制程Mask-3可以利用包含有磷酸、硝酸、醋酸或者去离子水的蚀刻液蚀刻所述导电层，当然也可以采用干法蚀刻。
包括第一绝缘图案241和第二绝缘图案242的绝缘层又称栅极绝缘层(GateInsulation Layer,GI层)，其材质可以为硅氧化物，或者该栅极绝缘层依次包括硅氧化合物层和硅氮化合物层。
继而，分别以第一栅极图案251和第二栅极图案252为屏蔽，分别对非晶硅图案231和多晶硅图案232的两端进行离子掺杂，例如P型掺杂，即可得到位于非晶硅图案231两端的源极接触区和漏极接触区、以及位于多晶硅图案232两端的源极接触区和漏极接触区。位于第一绝缘图案241下方的非晶硅图案231、以及位于第二绝缘图案242下方的多晶硅图案232未被掺杂，成为各自TFT的沟道层。
请继续参阅图2，本申请的第二栅极图案252与第二遮光图案212电连接，为便于显示，图中以导线254连接两者表示两者电连接。在实际应用场景中，本申请可以在步骤S14的形成栅极绝缘层之前，通过一道光罩制程在所述缓冲层22开设一接触孔，本申请称之为第六接触孔，所述第六接触孔暴露第二遮光图案212的上表面，在所述第六接触孔内沉积导电层，该导电层用于电连接所述第二栅极图案252和第二遮光图案212。具体地，该导电层可以与所述第二导电层一同形成，即，该导电层可以为覆盖所述第六接触孔的第二栅极图案252。
S15：形成覆盖第二导电层、非晶硅图案、多晶硅图案和缓冲层的介电层，所述介电层在第一区域设有第一接触孔和第二接触孔、以及在第二区域设有第三接触孔和第四接触孔。
除了各个接触孔的开口外，介电层(又称层间介质隔离层,Interlayerdielectric isolation layer,ILD)26的上表面可以为平坦面，其厚度可以为1～4μm。
本申请可以采用一道光罩制程Mask-4在一整面介电层上开设所述第一接触孔261、第二接触孔262、第三接触孔263和第四接触孔264。具体地，本申请可以首先采用CVD、PECVD、溅射、真空蒸镀等任一方法形成覆盖第二导电层、非晶硅图案231、多晶硅图案232和缓冲层22的一整面介电层，接着在所述一整面介电层上涂布一整面光刻胶，然后采用光罩对这一整面光刻胶进行曝光及显影处理，被曝光(即第一接触孔261、第二接触孔262、第三接触孔263和第四接触孔264所对应区域)的光刻胶在显影时被灰化去除，而未被曝光的光刻胶在显影之后仍被保留于介电层上，接着，刻蚀去除未被光刻胶覆盖的介电层，最后去除剩余的光刻胶，即可得到所述介电层26。
其中，第一接触孔261为开关TFT的源极接触孔，非晶硅图案231的源极接触区通过第一接触孔261暴露，第二接触孔262为开关TFT的漏极接触孔，非晶硅图案231的漏极接触区通过第二接触孔262暴露。第三接触孔263为驱动TFT的源极接触孔，多晶硅图案232的源极接触区通过第三接触孔263暴露，第四接触孔264为驱动TFT的漏极接触孔，多晶硅图案232的漏极接触区通过第四接触孔264暴露。
S16：在介电层上形成第三导电层，第三导电层包括位于第一区域的第一源极图案和第一漏极图案、位于第二区域的第二源极图案和第二漏极图案，第一源极图案和第一漏极图案分别覆盖第一接触孔和第二接触孔并与非晶硅图案接触，第二源极图案和第二漏极图案分别覆盖第三接触孔和第四接触孔并与多晶硅图案接触。
第一源极图案271和第一漏极图案272分别为开关TFT的源极图案和漏极图案，第二源极图案273和第二漏极图案274分别为驱动TFT的源极图案和漏极图案，这四者位于所述介电层26上的厚度可以相等，其厚度可以为并且四者的制造材料包括但不限于为铝、钼、钛、铬、铜、金属氧化物、或者金属的合金或其它导电材料，当然也可以为ITO(Indium tin oxide,氧化铟锡)，或者依次包括ITO、银及ITO这三层结构。本申请可通过一道光罩制程Mask-5对一整面导电层进行图案化处理，以此得到这四个图案。所述光罩制程Mask-5与光罩制程Mask-3的原理及过程相似，此处不再赘述。
其中，第一源极图案271通过所述第一接触孔261与非晶硅图案231的源极接触区接触，第一漏极图案272通过所述第二接触孔262与非晶硅图案231的漏极接触区接触，第二源极图案273通过所述第三接触孔263与多晶硅图案232的源极接触区接触，第二漏极图案274通过所述第四接触孔264与多晶硅图案232的漏极接触区接触。
应该理解到，本申请通过所述光罩制程Mask-5也可以同步在所述介电层26上形成阵列基板的各类信号走线，例如数据线、扫描线等。所述信号走线与第一源极图案271、第一漏极图案272、第二源极图案273以及第二漏极图案274中任一者的材质相同。
通过上述方式，本申请即可制得阵列基板的开关TFT和驱动TFT。
进一步地，对于制造包括WOLED在内的OLED显示面板的阵列基板的应用场景，所述第二漏极图案274还需要与OLED器件的阳极图案(Anode)电连接。基于此，在步骤S16之后，所述制造方法还包括：
S17：在第三导电层上形成平坦钝化层，其开设有第五接触孔。
请继续参阅图2，所述平坦钝化层可以包括依次形成的钝化(Passivation,PV)层281和平坦层(PLN)282，该第五接触孔283贯穿钝化层281和平坦层282，并暴露所述第二漏极图案274。
S18：在平坦钝化层上形成阳极图案，所述阳极图案覆盖第五接触孔并与第二漏极图案接触。
所述阳极图案291的制造材料包括但不限于ITO。
S19：在平坦钝化层上形成像素定义层，所述像素定义层设有用于限定阵列基板的发光区。
所述像素定义层(Pixel Define Layer,PDL)292用于围设形成阵列基板的发光区，即用于限定像素开口区。
S20：在发光区依次形成位于阳极图案上的发光层和阴极图案。
当然，本申请的阵列基板还包括依次形成于阳极图案291和发光层293之间的电子注入层和电子传输层，以及依次形成于发光层293和阴极图案294之间的空穴传输层和空穴注入层。
通过上述方法即可制得本申请如图3所示的阵列基板30，结合图2和图3所示，位于第一区域201的开关TFT采用非晶硅图案231，而位于第二区域202的驱动TFT采用基于LTPS技术的多晶硅图案232，相比较于两者均采用多晶硅图案，本申请的开关TFT无需进行结晶工艺，能够降低生产成本，并且驱动TFT的栅极图案(即第二栅极图案)252与遮光图案(即第二遮光图案)212电连接，其遮光图案212从栅极图案252获取正电压，该遮光图案212与多晶硅图案232之间夹设有绝缘的缓冲层22且两者至少部分重叠，由此，遮光图案212与多晶硅图案232通过夹设于两者之间的缓冲层22形成一电容，从而能够减小该驱动TFT的漏电流，以此改善驱动TFT的电学性能。
请继续参阅图2和图3，所述衬底基板20的上方还包括阵列基板30的存储电容所在的第三区域203，所述第一区域201、第二区域202和第三区域203沿平行于衬底基板20的方向依次设置。
所述第一导电层还包括位于第三区域203的第三遮光图案213，该第三遮光图案213可以与所述第一遮光图案211、第二遮光图案212通过同一道光罩制程形成。
所述绝缘层还包括位于第三区域203的第三绝缘图案243，该第三绝缘图案243直接形成于所述缓冲层22上且位于第三遮光图案213的正上方，该第三绝缘图案243可以与所述第一绝缘图案241、第二绝缘图案242通过同一道刻蚀制程形成。
所述第二导电层还包括位于第三区域203且位于第三绝缘图案243上的第三栅极图案253，该第三栅极图案253可以与第一栅极图案251、第二栅极图案252通过同一道光罩制程形成。
所述第三导电层还包括位于第三区域203的存储电极图案275，该存储电极图案275形成于介电层26上且位于第三栅极图案253上方，该存储电极图案275可以与第一源极图案271、第一漏极图案272、第二源极图案273和第二漏极图案274通过同一道光罩制程形成。
该存储电极图案275与第三栅极图案253通过夹设于两者之间的介电层26形成一电容，同时，第三栅极图案253与第三遮光图案213通过夹设于两者之间的缓冲层22和第三绝缘图案243形成一电容，这两个电容可以串联形成所述阵列基板30的存储电容。
本申请还提供一种显示面板。所述显示面板可以包括前述实施例所制得的阵列基板30，因此具有与其相同的有益效果。
综上所述，本申请的主要目的是：设计开关TFT采用非晶硅图案，而驱动TFT采用基于LTPS技术的多晶硅图案，以此降低生产成本，并且驱动TFT的栅极图案与遮光图案电连接，其遮光图案从栅极图案获取正电压，该遮光图案与多晶硅图案通过夹持于两者之间的缓冲层形成电容，以此减小该驱动TFT的漏电流，改善驱动TFT的电学性能。
在此基础上，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种阵列基板的制造方法，其特征在于，所述方法包括：
提供一衬底基板，所述衬底基板的上方包括沿平行于衬底基板的方向相邻的第一区域和第二区域；
在衬底基板上依次形成第一导电层和缓冲层，所述第一导电层包括位于第一区域的第一遮光图案和第二区域的第二遮光图案；
在所述缓冲层上形成位于所述第一遮光图案上方的非晶硅图案、以及位于所述第二遮光图案上方的多晶硅图案；
依次形成绝缘层和第二导电层，所述绝缘层包括位于非晶硅图案上方的第一绝缘图案和位于多晶硅图案上方的第二绝缘图案，所述第二导电层包括位于第一绝缘图案上方的第一栅极图案和位于第二绝缘图案上方的第二栅极图案，所述第二栅极图案与第二遮光图案电连接；
形成覆盖所述第二导电层、非晶硅图案、多晶硅图案和缓冲层的介电层，所述介电层在所述第一区域设有第一接触孔和第二接触孔、以及在所述第二区域设有第三接触孔和第四接触孔；
在所述介电层上形成第三导电层，所述第三导电层包括位于第一区域的第一源极图案和第一漏极图案、位于第二区域的第二源极图案和第二漏极图案，所述第一源极图案和第一漏极图案分别覆盖第一接触孔和第二接触孔并与非晶硅图案接触，所述第二源极图案和第二漏极图案分别覆盖第三接触孔和第四接触孔并与多晶硅图案接触；
在所述第三导电层上形成平坦钝化层，所述平坦钝化层开设有第五接触孔；
在所述平坦钝化层上形成阳极图案，所述阳极图案覆盖所述第五接触孔并与所述第二漏极图案接触；
在所述平坦钝化层上形成像素定义层，所述像素定义层设有用于限定所述阵列基板的发光区；
在所述发光区依次形成位于阳极图案上的发光层和阴极图案。
2.根据权利要求1所述的方法，其特征在于，所述衬底基板的上方还包括第三区域，所述第一导电层还包括位于所述第三区域的第三遮光图案，所述绝缘层还包括位于所述第三区域且位于所述第三遮光图案上方的第三绝缘图案，所述第二导电层还包括位于所述第三区域且位于所述第三绝缘图案上的第三栅极图案，所述第三导电层还包括位于所述第三区域且位于所述第三栅极图案上方的存储电极图案。
3.根据权利要求1所述的方法，其特征在于，所述在所述缓冲层上形成位于所述第一遮光图案上方的非晶硅图案、以及位于所述第二遮光图案上方的多晶硅图案这一步骤，包括：
在所述缓冲层上形成位于所述第一遮光图案上方的非晶硅图案、以及位于所述第二遮光图案上方的非晶硅图案；
对位于所述第二遮光图案上方的非晶硅图案进行结晶处理，以得到所述多晶硅图案。
4.根据权利要求3所述的方法，其特征在于，通过同一道图案化制程在所述缓冲层上形成位于所述第一遮光图案上方的非晶硅图案、以及位于所述第二遮光图案上方的非晶硅图案。
5.根据权利要求1所述的方法，其特征在于，所述缓冲层还开设有第六接触孔，所述第六接触孔暴露所述第二遮光图案的上表面，在所述第六接触孔内沉积导电层，所述导电层用于电连接所述第二栅极图案和所述第二遮光图案。
6.根据权利要求5所述的方法，其特征在于，所述导电层包括覆盖所述第六接触孔的所述第二栅极图案。
7.一种阵列基板，其特征在于，所述阵列基板包括：
衬底基板，所述衬底基板的上方包括沿平行于衬底基板的方向相邻的第一区域和第二区域；
依次形成于所述衬底基板上的第一导电层和缓冲层，所述第一导电层包括位于第一区域的第一遮光图案和第二区域的第二遮光图案；
形成于所述缓冲层上且位于所述第一遮光图案上方的非晶硅图案、以及位于所述第二遮光图案上方的多晶硅图案；
绝缘层和第二导电层，所述绝缘层包括位于非晶硅图案上方的第一绝缘图案和位于多晶硅图案上方的第二绝缘图案，所述第二导电层包括位于第一绝缘图案上方的第一栅极图案和位于第二绝缘图案上方的第二栅极图案，所述第二栅极图案与第二遮光图案电连接；
覆盖所述第二导电层、非晶硅图案、多晶硅图案和缓冲层的介电层，所述介电层在所述第一区域设有第一接触孔和第二接触孔、以及在所述第二区域设有第三接触孔和第四接触孔；
形成于所述介电层上的第三导电层，所述第三导电层包括位于第一区域的第一源极图案和第一漏极图案、位于第二区域的第二源极图案和第二漏极图案，所述第一源极图案和第一漏极图案分别覆盖第一接触孔和第二接触孔并与非晶硅图案接触，所述第二源极图案和第二漏极图案分别覆盖第三接触孔和第四接触孔并与多晶硅图案接触；
形成于所述第三导电层上且开设有第五接触孔的平坦钝化层；
形成于所述平坦钝化层上的阳极图案，所述阳极图案覆盖所述第五接触孔并与所述第二漏极图案接触；
形成于所述平坦钝化层上的像素定义层，所述像素定义层设有用于限定所述阵列基板的发光区；
依次形成于所述发光区且位于阳极图案上的发光层和阴极图案。
8.根据权利要求7所述的阵列基板，其特征在于，所述衬底基板的上方还包括第三区域，所述第一导电层还包括位于所述第三区域的第三遮光图案，所述绝缘层还包括位于所述第三区域且位于所述第三遮光图案上方的第三绝缘图案，所述第二导电层还包括位于所述第三区域且位于所述第三绝缘图案上的第三栅极图案，所述第三导电层还包括位于所述第三区域且位于所述第三栅极图案上方的存储电极图案。
9.根据权利要求7所述的阵列基板，其特征在于，所述缓冲层还开设有第六接触孔，所述第六接触孔暴露所述第二遮光图案的上表面，所述第二栅极图案覆盖所述第六接触孔并与所述第二遮光图案接触。
10.一种显示面板，其特征在于，所述显示面板包括如上述权利要求7～9任一项所述的阵列基板。
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