CN109103250B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法。该半导体器件包括：半导体层；位于所述半导体层一侧的源极和漏极；位于远离所述半导体层一侧的阻挡层，所述阻挡层包括硅化物；所述阻挡层靠近半导体层一侧的界面距离半导体层的距离为10nm以上；位于所述源极和漏极之间的栅极，所述栅极贯穿所述阻挡层，所述栅极包括第一导通层和第二导通层，所述第一导通层靠近所述半导体层，所述第二导通层位于所述第一导通层的远离所述半导体层的一侧，所述第一导通层包括镍。该半导体器件通过增大含硅化物阻挡层界面到半导体层的距离实现降低镍硅化物产生位置处的电场强度，具有低栅极漏电、高可靠性，且不会出现电流崩塌恶化的现象，适用于通信系统。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制造方法。
背景技术
第三代半导体材料氮化镓(GaN)的介质击穿电场远远高于第一代半导体硅(Si)或第二代半导体砷化镓(GaAs)的介质击穿电场，其值高达3MV/cm，使该材料的电子器件能承受很高的电场强度。同时，氮化镓(GaN)可以与其他镓类化合物半导体(比如，III族氮化物半导体)形成异质结结构。由于III族氮化物半导体具有强烈的自发极化和压电极化效应，其在异质结的界面附近，可以形成电子浓度很高的二维电子气(2DEG)沟道，而且这种异质结结构也能有效降低电离杂质散射，因此沟道内的电子迁移率大大提升。在此异质结结构基础上制成的氮化镓高电子迁移率晶体管能在高频率导通高电流，且具有很低的导通电阻。上述特性使得氮化镓高电子迁移率晶体管适用于制造高频大功率射频器件和高耐压大电流的开关器件。
在氮化镓高电子迁移率晶体管制作工艺中，氮化镓高电子迁移率晶体管的栅极为有整流特性的肖特基金属-半导体接触，所用金属需要有较高的功函数，如镍(Ni)、铂(Pt)、金(Au)。因为镍(Ni)与半导体材料的粘附性较好，可保证栅金属在剥离工艺中不会脱落，通常将镍(Ni)作为栅极的底层金属与半导体材料接触。在器件工作时，栅极与漏极之间承受高压，在栅极靠近漏极的边缘区域存在电场峰值，造成器件栅极电流增加，从而导致可靠性降低。T型栅极制作工艺中，通常使用氮化硅(SiN)作为阻挡层。在上述器件制作方法中，肖特基金属-半导体接触边缘与氮化硅阻挡层接触会形成较低功函数的镍硅化物(NiSi)，镍硅化物(NiSi)与半导体材料接触的区域形成高反向漏电特性的肖特基接触。高压工作时，镍硅化物(NiSi) 产生位置处因承受高电场而变成漏电通道，使得栅极漏电增大，继而引起可靠性的问题。
现有的抑制高电子迁移率晶体管器件形成镍硅化物(NiSi)的方法是在镍(Ni)边缘制作氧化镍(NiO)，通过使用氧化镍(NiO)避免镍(Ni)与氮化硅(SiN)接触，从而避免镍硅化物(NiSi)生成。虽然这种方法可以降低器件的栅极漏电，但是氧化镍(NiO)制作工艺会增加器件的电流崩塌，为抑制电流崩塌还需要使用额外的工艺[参申请号为201410486993.8以及申请号为201010226347.X的两篇专利]，增加工艺复杂度。
发明内容
有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，以解决上述问题。
为实现上述目的，本发明提供如下技术方案：
一种半导体器件，包括：
半导体层；
位于所述半导体层一侧的源极和漏极；
位于远离所述半导体层一侧的阻挡层，所述阻挡层包括硅化物；
位于所述源极和漏极之间的栅极，所述栅极贯穿所述阻挡层，所述栅极包括第一导通层和第二导通层，所述第一导通层靠近所述半导体层，所述第二导通层位于所述第一导通层的远离所述半导体层的一侧，所述第一导通层包括镍；
所述阻挡层靠近半导体层一侧的界面距离半导体层的距离为 10nm以上。
优选地，所述阻挡层靠近半导体层一侧的界面距离半导体层的距离为110nm以下。
优选地，所述阻挡层和半导体层之间设有盖帽层，且阻挡层直接覆盖在盖帽层远离半导体层的一侧，所述盖帽层的厚度为10nm以上。
优选地，所述盖帽层的厚度为90nm以下。
优选地，所述第一导通层的远离所述半导体一侧的表面和所述阻挡层之间间隔预设距离，使所述第一导通层与所述阻挡层不接触。
优选地，所述栅极还包括位于所述第一导通层和第二导通层之间的过渡层，所述第一导通层通过所述过渡层与所述阻挡层隔离。
优选地，所述阻挡层的远离半导体层一侧的表面的一部分覆盖有所述第一导通层。
优选地，所述栅极贯穿所述阻挡层并延伸至所述盖帽层内部或者所述半导体层。
一种半导体器件的制造方法，所述方法包括：
提供一半导体层；
在所述半导体层一侧形成源极和漏极；
在远离所述半导体层一侧形成包括硅化物的阻挡层，并使得所述阻挡层靠近半导体层一侧的界面距离半导体层的距离为10nm以上；
在所述源极和漏极之间形成包括第一导通层和第二导通层的栅极；
其中，所述栅极贯穿所述阻挡层，所述第一导通层靠近所述半导体层，所述第二导通层位于所述第一导通层的远离所述半导体层的一侧，所述第一导通层包括镍。
优选地，所述阻挡层靠近半导体层一侧的界面距离半导体层的距离为110nm以下。
优选地，在所述阻挡层和半导体层之间制作盖帽层，且阻挡层直接覆盖在盖帽层远离半导体层的一侧，所述盖帽层的厚度为10nm以上。
优选地，所述第一导通层的远离所述半导体一侧的表面和所述阻挡层之间间隔预设距离，使所述第一导通层与所述阻挡层不接触。
优选地，所述在所述源极和漏极之间形成包括第一导通层和第二导通层的栅极的步骤包括：
在所述第一导通层和第二导通层之间形成过渡层，所述第一导通层通过所述过渡层与所述阻挡层隔离。
本发明提供的半导体器件及其制造方法，通过增大含硅化物阻挡层界面到半导体层的距离实现降低镍硅化物(NiSi)产生位置处的电场强度，降低半导体器件栅极漏电，提高器件的可靠性。本发明提供的半导体器件具有低栅极漏电、高可靠性，且不会出现电流崩塌恶化的现象，适用于通信系统。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍。应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例一提供的一种半导体器件的结构示意图。
图2为本发明实施例一提供的半导体器件的镍硅化物产生位置处的电场强度与阻挡层靠近半导体层的界面距离半导体层的距离的关系图。
图3为本发明实施例二提供的一种半导体器件的结构示意图。
图4为本发明实施例三提供的一种半导体器件的结构示意图。
图5为本发明实施例四提供的一种半导体器件的结构示意图。
图6为本发明实施例提供的一种半导体器件的制造方法的流程图。
图6-1为实施图6所示的步骤S101后制造的半导体层的结构示意图。
图6-2为实施图6所示的步骤S102形成盖帽层后的结构示意图。
图6-3为实施图6所示的步骤S103形成源极和漏极后的结构示意图。
图6-4为实施图6所示的步骤S104形成阻挡层后的结构示意图。
图6-5为图6所示的步骤S105包括的子步骤的流程图。
图6-5-1为实施图6-5所示的子步骤S1051形成栅槽后的结构示意图。
图7为本发明实施例五提供的一种半导体器件的结构示意图。
图标：100-半导体器件；110-半导体层；120-盖帽层；130-源极； 140-漏极；150-阻挡层；160-栅极；111-衬底；112-缓冲层；113-沟道层；114-势垒层；161-第一导通层；163-第二导通层；165-过渡层；167- 栅槽。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为只是或暗示相对重要性。
实施例一
请参阅图1，本发明实施例一提供一种半导体器件100。所述半导体器件100包括：半导体层110、盖帽层120、源极130、漏极140、阻挡层150和栅极160。
半导体层110可以是由一种或多种半导体材料构成的单层、双层或多层结构。在一种实施方式中，所述半导体层110包括：衬底111、缓冲层112、沟道层113和势垒层114。应理解，在其它实施例或其它半导体结构中，所述半导体层110还可以包括更多或更少的层次。
衬底111起支撑缓冲层112的作用。衬底111可以是由蓝宝石 (Sapphire)、碳化硅(SiC)、硅(Si)、铌酸锂、稀土氧化物、氮化镓 (GaN)或任何其他适合的材料制成。例如，衬底111可以由散热特性好的碳化硅(SiC)制成。
所述缓冲层112位于所述衬底111一侧。缓冲层112起粘合沟道层113的作用，以及保护衬底111不被一些金属离子侵入。所述缓冲层112由铟铝镓氮(InAlGaN)、铝镓氮(AlGaN)、铟铝氮(InAlN)、铝氮(AlN)、氮化镓(GaN)和其它半导体材料中的至少一种材料制成。例如，所述缓冲层112为氮化镓(GaN)层或铝含量可控的铝镓氮(AlGaN)层。
所述沟道层113位于所述缓冲层112的远离所述衬底111一侧，用以提供二维电子气(Two Dimensional Electron Gas，2DEG)运动的沟道。所述沟道层113可为非掺杂、n型掺杂或n型局部掺杂的GaN、 AlxGa1-xN、InxAl1-xN或AlN中的一种或多种，0＜x＜1。例如，所述沟道层113是非故意掺杂的GaN层。
所述势垒层114位于所述沟道层113的远离所述缓冲层112的一侧，起到势垒的作用，阻挡沟道层113中的载流子流向势垒层114。所述势垒层114可为AlyGa1-yN、InyAl1-yN或AlN中的一种或多种，0＜y ＜1。例如，所述势垒层114为非故意掺杂的铝镓氮(AlGaN)层。所述沟道层113和势垒层114组合形成异质结结构。
盖帽层120基于所述半导体层110制作，位于所述势垒层114的远离沟道层113的一侧。盖帽层120能够降低源极130和漏极140的欧姆接触电阻、提高沟道内2DEG的电子迁移率、增加栅极160肖特基的接触势垒，另外盖帽层120还可以起到绝缘和钝化的作用。在一种实施方式中，所述盖帽层120为氮化镓(GaN)层或铝镓氮(AlGaN) 层。
源极130和漏极140位于所述半导体层110一侧，例如可以位于所述半导体层110的势垒层114的远离沟道层113的一侧。可选地，在本实施例中，源极130和漏极140分别制作于势垒层114的相对两侧。源极130与势垒层114的接触类型为欧姆接触，漏极140与势垒层114的接触类型为欧姆接触。所述源极130和漏极140可以是由镍 (Ni)、铝(Al)、钛(Ti)、金(Au)等一种或多种金属材料制成。
所述阻挡层150位于所述盖帽层120的远离所述半导体层110一侧，起到实现T型栅极160和钝化盖帽层120表面态的作用。所述阻挡层150包括硅化物，例如氮化硅(SiN)。所述阻挡层150的厚度可以是，但不限于大于20nm。优选地，所述阻挡层150为50nm厚的氮化硅(SiN)层。
在实施例一中，如图1所述，盖帽层120基于所述半导体层110 制作，位于所述势垒层114的远离沟道层113的一侧，所述盖帽层和阻挡层150直接接触。盖帽层120能够降低源极130和漏极140的欧姆接触电阻、提高沟道内2DEG的电子迁移率、增加栅极160肖特基的接触势垒，另外盖帽层120还可以起到绝缘和钝化的作用。在实施例一中，所述阻挡层150直接覆盖在盖帽层120远离半导体层一侧，所述盖帽层120可以为氮化镓(GaN)层或铝镓氮(AlGaN)层。
所述栅极160位于所述源极130和漏极140之间，所述栅极160 贯穿所述阻挡层150延伸至所述盖帽层120内部或者所述半导体层 110。在实施例一中，所述栅极160延伸至所述半导体层110，即所述栅极160贯穿所述盖帽层120而延伸至所述半导体层110。所述栅极160可以是T型栅结构。本实施例中，所述栅极160包括第一导通层 161和第二导通层163，所述第一导通层161靠近所述半导体层110，所述第一导通层161包括镍(Ni)。第一导通层161使用含镍(Ni)的材料制成或全部使用镍(Ni)制成可提高金属和半导体材料的粘附性，使得栅极160不易在剥离工艺中脱落。本实施例中，所述第一导通层 161使用含镍(Ni)的金属材料制成，形成栅极160的底层金属结构。所述栅极160的接触类型为肖特基金属-半导体接触。所述第二导通层 163位于所述第一导通层161的远离所述半导体层110的一侧。所述第二导通层163可以是由金(Au)、铑(Rh)、铟(In)、铝(Al)、钛(Ti)中的一种或多种材料制成。第二导通层163可降低栅极160的电阻，提高栅极160的导电性。
第一导通层161中镍(Ni)与阻挡层150中的氮化硅(SiN)接触时，接触处会形成较低功函数的镍硅化物(NiSi)。该镍硅化物(NiSi) 与半导体材料接触的区域形成高反向漏电特性的肖特基接触，此处肖特基接触反向漏电的大小和此区域的电场强度正相关。镍硅化物 (NiSi)产生位置处的电场强度公式为：
式中，E为镍硅化物(NiSi)产生位置处的电场强度；为势垒层114与盖帽层120界面处的电场，其大小与势垒层114中的极化电场强度有关；T为阻挡层150的靠近半导体层110的界面距离半导体层110 的距离(即镍硅化物(NiSi)产生位置距离半导体层的距离)；a为方程系数，不同的工艺流程a的取值不同。
对不同距离T时镍硅化物(NiSi)产生位置处的电场进行了仿真，归一化后的镍硅化物(NiSi)产生位置处的电场强度随距离T的变化如图2所示。从图2中看出，当距离T为10nm时，镍硅化物(NiSi) 产生位置处的电场E为的10％，此时的电场强度已不足以引起明显的栅极160漏电。当距离T为90nm时，镍硅化物(NiSi)产生位置处的电场E为的1％，继续增大距离T，镍硅化物(NiSi)产生位置处的电场变化缓慢。
优选地，阻挡层150的靠近半导体层110的界面距离半导体层110 的距离T在10nm-110nm之间，这样能够降低工艺难度和器件制造面积，从而更有利于工业生产制造。更优选地，阻挡层150的靠近半导体层110的界面距离半导体层110的距离在15nm-55nm之间，这样能够使镍硅化物(NiSi)产生位置处的电场E基本小于E0的5％，进一步提高器件可靠性。
在实施例一中，含硅化物的阻挡层150直接覆盖在盖帽层120上，此时，阻挡层150的靠近半导体层110的界面距离半导体层110的距离等于盖帽层120的厚度。优选，盖帽层120厚度在10nm至110nm 之间。另外，在充分发挥盖帽层作用的基础上，从降低漏电和工艺制造的角度考虑，优选盖帽层120的厚度在10nm至90nm之间。更优选，盖帽层120的厚度为20nm至40nm，该厚度的盖帽层120不仅能够充分降低漏电，而且更易于工艺实现。例如当盖帽层120的厚度为28nm 时，镍硅化物(NiSi)产生位置处的电场强度E为的3.5％，且28nm 厚度的盖帽层120更易于工艺实现。
在实施例一中，如图1所述，在阻挡层150和半导体层110之间设置了盖帽层120，且阻挡层150直接覆盖在盖帽层120上，但是，阻挡层也可以不直接覆盖在盖帽层120上，即在盖帽层120和阻挡层 150之间还可以设置一层或多层其他层，例如介质层。
另外，也可以不设置盖帽层120，在阻挡层150和半导体层110 之间设置一层或多层其他层，例如介质层，以确保阻挡层150靠近半导体层110的界面离开半导体层110预定的距离。
实施例二
图3是本发明实施例二提供的半导体器件100的结构示意图。如图3所示，本实施例与实施例一类似，不同之处在于，实施例二中，所述第一导通层161的远离所述半导体一侧的表面和所述阻挡层150 之间间隔预设距离，使所述第一导通层161与所述阻挡层150不接触。所述预设距离根据实际情况灵活设置，在此不作限制。也即是说，第一导通层161的上表面低于所述阻挡层150的下表面。
与实施例一相比，实施例二所示的半导体器件100中通过第一导通层161的远离所述半导体一侧的表面和所述阻挡层150之间间隔预设距离，使得第一导通层161与所述阻挡层150不接触，从而避免阻挡层150的硅化物与第一导通层161的镍(Ni)接触而产生镍硅化物 (NiSi)，导致镍硅化物(NiSi)因承受高电场而变成漏电通道的问题，降低了半导体器件100栅极160漏电、提高了半导体器件100的可靠性。
第三实施例
图4是本发明实施例三提供的半导体器件100的结构示意图。如图4所示，本实施例与实施例二类似，不同之处在于，实施例三中，所述栅极160还包括位于所述第一导通层161和第二导通层163之间的过渡层165，所述第一导通层161通过所述过渡层165与所述阻挡层150隔离。所述过渡层165可以是由较高的功函数的金属构成，如金(Au)、铂(Pt)。优选地，在本实施例中，所述过渡层165由铂(Pt) 制成。
与实施例一相比，实施例三所示的半导体器件100通过在第一导通层161和第二导通层163之间增加过渡层165，使得所述第一导通层161通过所述过渡层165与所述阻挡层150隔离，因而不产生镍硅化物(NiSi)，避免了出现镍硅化物(NiSi)因承受高电场而变成漏电通道的问题，降低了半导体器件100栅极160漏电、提高了半导体器件100的可靠性。
实施例四
图5是本发明实施例四提供的半导体器件100的结构示意图。如图5所示，本实施例与实施例一类似，不同之处在于，实施例四中，所述阻挡层150上的一部分覆盖有所述第一导通层161。详细地，所述第一导通层161从所述势垒层114往延伸至所述阻挡层150的远离盖帽层120的一侧表面，然后从所述阻挡层150靠近第一导通层161 的两端往上延伸分别形成覆盖所述阻挡层150的一部分的两侧壁，使得第二导通层163的一部分位于该两侧壁之间，另一部分覆盖于该两侧壁之上。
与实施例一相比，实施例四所示的半导体器件100的实现工艺简单，且镍硅化物(NiSi)产生位置处的电场强度不足以引起明显的栅极160漏电，可提高半导体器件100的可靠性。
实施例五
图7是本发明实施例五提供的半导体器件100的结构示意图。如图7所示，本实施例与实施例一类似，不同之处在于，实施例五中，所述栅极160不贯穿所述盖帽层120，即所述栅极160没有延伸至所述半导体层110。
请参阅图6，本发明实施例还提供了一种半导体器件100制造方法，所述方法包括：步骤S101、步骤S102、步骤S103、步骤S104和步骤S105。
步骤S101，提供一半导体层110。
如图6-1所示，半导体层110可以是由一种或多种半导体材料构成的单层、双层或多层结构。例如，所述半导体层110可以由依次层叠的衬底111、缓冲层112、沟道层113和势垒层114制成。步骤S102，在所述半导体层110一侧形成厚度为10nm以上的盖帽层120。
如图6-2所示，在势垒层114远离所述沟道层113的一侧形成盖帽层120，所述盖帽层120可以由氮化镓(GaN)或铝镓氮(AlGaN) 层制成。较佳地，所述盖帽层120的厚度在10nm至110nm之间。优选地，所述盖帽层120的厚度为10nm至90nm，更优选为20nm至40nm。
步骤S103，在所述半导体层110的一侧形成源极130和漏极140。
如图6-3所示，本实施例中，可在盖帽层120的两侧形成源极130 和漏极140，且源极130和漏极140均与沟道层113中的2DEG形成电连接。源极130和漏极140的制作方法有多种。在本实施例中，源极130和漏极140的制作方法为：自底向上淀积钛(Ti)、铝(Al)、镍(Ni)、金(Au)四层金属，采用快速热退火(Rapid Thermal Annealing， RTA)工艺形成欧姆特性。快速热退火工艺的意义在于，一方面在金属半导体界面形成低电阻氮化物，另一方面使得金属间相互扩散，发生固相界面反应形成一系列低电阻、低的功函数且热稳定的金属间合金。
步骤S104，在所述盖帽层120远离所述半导体层110一侧形成包括硅化物的阻挡层150，并使得所述阻挡层靠近半导体层一侧的界面距离半导体层的距离为10nm以上。
如图6-4所示，在远离所述半导体层110一侧形成包括硅化物的阻挡层150，并使得所述阻挡层靠近半导体层一侧的界面距离半导体层的距离为10nm以上。优选地，所述阻挡层150为氮化硅(SiN)，所述阻挡层150靠近半导体层110一侧的界面距离半导体层110的距离为110nm以下。阻挡层150的生长方式可以是，但不限于金属有机化合物化学气相沉淀(Metal-organic Chemical Vapor Deposition， MOCVD)，等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)，脉冲激光沉积(Pulsed LaserDeposition， PLD)，分子束外延(Molecular Beam Epitaxy，MBE)及热生长。所述阻挡层150可为单步工艺生长的介质，也可为多步工艺生长的介质。更优选地，所述阻挡层150靠近半导体层110一侧的界面距离半导体层110的距离为15nm至55nm。
步骤S105，在所述源极130和漏极140之间形成包括第一导通层 161和第二导通层163的栅极160。
请参阅图6-5所示，步骤S105包括子步骤S1051和子步骤S1052。
子步骤S1051，刻蚀所述源极130和漏极140之间的阻挡层150 和盖帽层120形成栅槽167。
如图6-5-1所示，刻蚀所述源极130和漏极140之间的阻挡层150 和盖帽层120形成栅槽167，刻蚀工艺可采用湿法刻蚀或者干法刻蚀，栅槽167刻蚀深度可控，根据设计刻蚀深度控制刻蚀工艺时间。优选的，所述栅槽167的深度等于盖帽层120的厚度与阻挡层150的厚度之和。
子步骤S1052，在所述栅槽167上淀积包括第一导通层161和第二导通层163的栅极160。
在图6所示的实施例中，在盖帽层120上直接形成阻挡层150，此时，阻挡层150的靠近半导体层110的界面距离半导体层110的距离等于盖帽层120的厚度。另外，阻挡层150也可以不直接形成在盖帽层120上，即在盖帽层120和阻挡层150之间还可以形成一层或多层其他层，例如介质层。
另外，也可以不形成盖帽层120，而在阻挡层150和半导体层110 之间形成一层或多层其他层，例如介质层，以确保阻挡层150靠近半导体层110的界面离开半导体层110预定的距离。
与实施例一、实施例二、实施例三、实施例四和实施例五对应，在栅槽167上淀积得到的栅极160的结构至少可以有五种，如图1、图3、图4、图5和图7所示。
图1所示的栅极160的一种制作方式为：使用一步光刻工艺在栅槽167上形成光刻胶开孔区域，开孔区域长度等于栅槽167槽长，在栅槽167上淀积形成第一导通层161，所述第一导通层161由包括镍 (Ni)的材料制成。所述第一导通层161的上表面高于所述盖帽层120 的上表面，与该阻挡层150接触。再使用一步光刻工艺在栅槽167上形成光刻胶开孔区域，开孔区域长度大于栅槽167槽长，在第一导通层161上形成第二导通层163。所述第二导通层163可以是由金(Au)、铑(Rh)、铟(In)、铝(Al)、钛(Ti)中的一种或多种材料制成。所述第一导通层161和第二导通层163的形成方法可以是真空蒸发、磁控溅射等。
图3所示的栅极160的一种制作方式为：使用一步光刻工艺在栅槽167上形成光刻胶开孔区域，开孔区域长度等于栅槽167槽长，在栅槽167上形成第一导通层161，所述第一导通层161由包括镍(Ni) 的材料制成。所述第一导通层161的上表面低于所述阻挡层150的下表面，与该阻挡层150不接触。再使用一步光刻工艺在栅槽167上形成光刻胶开孔区域，开孔区域长度大于栅槽167槽长，在第一导通层 161上形成第二导通层163。所述第二导通层163可以是由金(Au)、铑(Rh)、铟(In)、铝(Al)、钛(Ti)中的一种或多种材料制成。所述第一导通层161和第二导通层163的形成方法可以是真空蒸发、磁控溅射等。
图4所示的栅极160还包括位于所述第一导通层161和第二导通层163之间的过渡层165，所述第一导通层161通过所述过渡层165 与所述阻挡层150隔离。因此子步骤S1052还包括：在述第一导通层 161和第二导通层163之间形成过渡层165，所述第一导通层161通过所述过渡层165与所述阻挡层150隔离。图4所示的栅极160的一种制作方式为：使用一步光刻工艺在栅槽167上形成光刻胶开孔区域，开孔区域长度等于栅槽167槽长，在栅槽167上形成第一导通层161，所述第一导通层161由包括镍(Ni)的材料制成。所述第一导通层161的上表面低于所述阻挡层150的下表面，与该阻挡层150不接触。在第一导通层161上形成过渡层165。优选地，所述过渡层165由铂(Pt) 或金(Au)制成。再使用一步光刻工艺在栅槽167上形成光刻胶开孔区域，开孔区域长度大于栅槽167槽长，在过渡层165上形成第二导通层163。所述第二导通层163可以是由金(Au)、铑(Rh)、铟(In)、铝(Al)、钛(Ti)中的一种或多种材料制成。所述第一导通层161、过渡层165和第二导通层163的形成方法可以是真空蒸发、磁控溅射等。
图5所示的栅极160的一种制作方式为：使用一步光刻工艺在栅槽167上形成光刻胶开孔区域，开孔区域长度大于栅槽167槽长，在栅槽167上淀积形成第一导通层161，所述第一导通层161由包括镍 (Ni)的材料制成。由于光刻胶开孔区域大于栅槽167槽长，所述阻挡层150上会覆盖所述第一导通层161，并在栅槽167两侧形成所述第一导通层161的侧壁。在第一导通层161上形成第二导通层163。所述第二导通层163可以是由金(Au)、铑(Rh)、铟(In)、铝(Al)、钛(Ti) 中的一种或多种材料制成。所述第一导通层161和第二导通层163的形成方法可以是真空蒸发、磁控溅射等。
图7所示的栅极160的一种制作方式为：使用一步光刻工艺在栅槽167上形成光刻胶开孔区域，开孔区域长度等于栅槽167槽长，在栅槽167上淀积形成第一导通层161，所述第一导通层161由包括镍 (Ni)的材料制成。所述第一导通层161的上表面高于所述盖帽层120 的上表面，与该阻挡层150接触。所述第一导通层161的下表面没有贯通所述盖帽层120，与该盖帽层120接触。再使用一步光刻工艺在栅槽167上形成光刻胶开孔区域，开孔区域长度大于栅槽167槽长，在第一导通层161上形成第二导通层163。所述第二导通层163可以是由金(Au)、铑(Rh)、铟(In)、铝(Al)、钛(Ti)中的一种或多种材料制成。所述第一导通层161和第二导通层163的形成方法可以是真空蒸发、磁控溅射等。
本发明提供的半导体器件100，通过提高盖帽层120的厚度实现降低镍硅化物(NiSi)产生位置处的电场强度，或通过使第一导通层 161的远离半导体一侧的表面和阻挡层150之间间隔预设距离或在第一导通层161和第二导通层163之间增加过渡层165以避免产生镍硅化物(NiSi)的方式，降低了半导体器件100栅极160漏电、提高了半导体器件100的可靠性，且不会出现电流崩塌恶化的现象，适用于通信系统。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接。可以是机械连接，也可以是电性连接。可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，还需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
半导体层；
位于所述半导体层一侧的源极和漏极；
位于所述半导体层一侧的阻挡层，所述阻挡层包括硅化物；
位于所述源极和漏极之间的栅极，所述栅极贯穿所述阻挡层，所述栅极包括第一导通层和第二导通层，所述第一导通层靠近所述半导体层，所述第二导通层位于所述第一导通层的远离所述半导体层的一侧，所述第一导通层包括镍；
所述阻挡层靠近所述半导体层一侧的界面距离所述半导体层的距离为10nm以上；
其中，所述第一导通层中的镍与所述阻挡层相接触，并在接触处形成镍硅化物，所述镍硅化物与半导体材料接触的区域形成高反向漏电特性的肖特基接触；
所述栅极还包括位于所述第一导通层和第二导通层之间的过渡层，所述第一导通层通过所述过渡层与所述阻挡层隔离。
2.根据权利要求1所述的半导体器件，其特征在于，所述阻挡层靠近所述半导体层一侧的界面距离所述半导体层的距离为110nm以下。
3.根据权利要求1所述的半导体器件，其特征在于，所述阻挡层和所述半导体层之间设有盖帽层，且所述阻挡层直接覆盖在所述盖帽层远离所述半导体层的一侧，所述盖帽层的厚度为10nm以上。
4.根据权利要求3所述的半导体器件，其特征在于，所述盖帽层的厚度为90nm以下。
5.根据权利要求1-4的任一项所述的半导体器件，其特征在于，所述第一导通层的远离所述半导体一侧的表面和所述阻挡层之间间隔预设距离，使所述第一导通层与所述阻挡层不接触。
6.根据权利要求1-4的任一项所述的半导体器件，其特征在于，所述阻挡层的远离所述半导体层一侧的表面的一部分覆盖有所述第一导通层。
7.根据权利要求3或4所述的半导体器件，其特征在于，所述栅极贯穿所述阻挡层并延伸至所述盖帽层内部或者所述半导体层。
8.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供一半导体层；
在所述半导体层一侧形成源极和漏极；
在远离所述半导体层一侧形成包括硅化物的阻挡层，并使得所述阻挡层靠近所述半导体层一侧的界面距离所述半导体层的距离为10nm以上；
在所述源极和漏极之间形成包括第一导通层和第二导通层的栅极；
在所述第一导通层和第二导通层之间形成过渡层，所述第一导通层通过所述过渡层与所述阻挡层隔离；
其中，所述栅极贯穿所述阻挡层，所述第一导通层靠近所述半导体层，所述第二导通层位于所述第一导通层的远离所述半导体层的一侧，所述第一导通层包括镍，且所述第一导通层中的镍与所述阻挡层相接触，并在接触处形成镍硅化物，所述镍硅化物与半导体材料接触的区域形成高反向漏电特性的肖特基接触。
9.根据权利要求8所述的制造方法，其特征在于，在所述阻挡层和所述半导体层之间制作盖帽层，且所述阻挡层直接覆盖在所述盖帽层远离半导体层的一侧，所述盖帽层的厚度为10nm以上。
10.根据权利要求8或9所述的制造方法，其特征在于，所述第一导通层的远离所述半导体一侧的表面和所述阻挡层之间间隔预设距离，使所述第一导通层与所述阻挡层不接触。
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