CN109087866A - 一种外延前硼注入复合双层外延的n-MOSFET制备方法 - Google Patents
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Abstract
本发明一种外延前硼注入复合双层外延的n‑MOSFET制备方法，在结衬底材料选定后、外延工艺实施前，先进行与p型岛光刻与硼注入，之后进行缓冲层外延和耐压层外延；后继工艺与常规功率MOSFET制备相同；p型岛注入窗口尺寸及硼注入剂量严格控制，保证器件导通态时处于单极模式情况下；同时在器件处于阻断态时，p型岛对缓冲层‑衬底高低结附近电场有调节作用，改善高低结附近电场分布，提高器件单粒子烧毁阈值。
Description
技术领域
本发明属于功率半导体器件制备技术，具体说是一种外延前硼注入复合双层外延的n-MOSFET制备方法，通过该技术制备的器件，在受高能带电粒子辐照时具有一定抗烧毁能力，适用于具有单粒子辐照的空间工作环境。
背景技术
功率MOSFET因其开关速度快、驱动电路简单等优越性能，广泛应用于各类电子设备，进行诸如整流、逆变、升压、降压、变频等电能转化与处理。同时，凭借器件的优异性能和成熟的技术优势，硅基功率MOSFET也被认为是太空电子系统应用领域最令人满意的器件之一，在各类航空航天电子设备中大量使用。但是空间环境存在大量宇宙射线和高能带电粒子，太空应用的功率MOSFET器件存在一定几率与高能粒子发生碰撞。若碰撞瞬态，功率MOSFET处于阻断态，则可能诱发单粒子烧毁效应，导致功率MOSFET器件失效，进而影响整个航天电子设备的正常工作。因此，对于航天应用，功率 MOSFET器件抗单粒子烧毁的能力既是评估器件坚固性的重要指标，也是器件设计者必须面对和重点关注的问题。
目前，有关功率MOSFET单粒子烧毁机理，已经达成比较普遍的共识，依托器件内在工作机理，器件研发与制造者，提出各种降低寄生BJT增益的方法，包括：降低源区尺寸和源区掺杂浓度、提高 p+体区掺杂浓度和厚度、采用缓冲层结构等。
缓冲层结构，通过借助大电流下耗尽层向缓冲层扩展时，高低结处电荷分布干预，改善和提高功率MOSFET大电流下二次击穿电场。因此改善电场分布是本质。为此提出具有p型岛缓冲层结构的 MOSFET。本发明将为这种结构提供制备技术方案。
发明内容
本发明的目的在于，提供一种外延前硼注入复合双层外延的 n-MOSFET制备方法，可以获得具有p型岛复合缓冲层结构的MOSFET 器件，所述p型岛位置、大小、掺杂浓度合理可控。
为实现上述目的，本发明采用如下的技术方案：
一种外延前硼注入复合双层外延的n-MOSFET制备方法，包括以下步骤：
A)选择衬底：衬底为(100)晶向的重掺杂n++型硅衬底，衬底掺杂杂质为砷或者磷；
B)p型岛光刻：在重掺杂n++型衬底层上先进行岛注入光刻，光刻窗口为条形或方形，窗口宽度为0.5微米到2微米；
C)p型岛硼带胶注入：带胶进行p型岛硼注入，硼注入的剂量为1 ×1013cm-2到1×1014cm-2之间，注入能量在50keV到180keV之间；注入完成时，p型岛初始位置位于在n++衬底；
D)芯片清洗，n+型缓冲层外延：缓冲层浓度在3×1015cm-3到5× 1016cm-3之间，缓冲层厚度在10-20微米之间。
E)漂移区外延：外延浓度与厚度由器件耐压决定；
F)之后表面MOS结构、背面减薄及电极制备工艺与按常规 MOSFET工艺流程进行，最终p型岛最终位置位于缓冲层。
本发明n-MOSFET的制备方法，异于常规功率MOSFET的制备的核心技术包括三方面：A)在重掺杂n++型衬底层上先进行岛注入光刻，光刻窗口为条形或方形，窗口宽度为0.5微米到2微米；B)在完成光刻后，带胶进行p型岛硼注入，硼注入的剂量为1×1013cm-2到1 ×1014cm-2之间，注入能量在50keV到180keV之间。注入完成时，p 型岛初始位置位于在n++衬底；C)完成岛注入及芯片清洗后，进行 n+型缓冲层外延，缓冲层浓度在3×1015cm-3到5×1016cm-3之间，缓冲层厚度在10-20微米之间。后继漂移区外延及表面MOS结构、背面减薄及电极制备工艺与常规MOSFET相同。由于在整个器件制备过程中，需经过多个高温过程，p型岛最终位置，位于缓冲层。
本发明增加了p型岛注入和缓冲层外延，岛注入窗口尺寸、剂量大小选择、缓冲层浓度匹配综合考虑，保证最终p型岛的尺寸、位置和峰值掺杂浓度精确可控，保证器件工作在单极模式的同时，改善器件发生二次击穿的电压和阈值电流。
附图说明
图1、具有p型岛缓冲层结构的平面栅n沟MOSFET的元胞结构；
图2、具有p型岛缓冲层结构的沟槽栅n沟MOSFET的元胞结构；
图3(a)、p型岛注入窗口示意图-条形元胞图；
图3(b)、p型岛注入窗口示意图-方形元胞图。
具体实施方式：
本发明技术的核心是p型岛位置、尺寸、峰值浓度的控制，它只涉及常规的光刻、注入和外延工艺等，这些技术是微电子领域技术人员所掌握和公知的技术。下面按照本发明的技术方案，给出具体外延前硼注入复合双层外延n MOSFET制备方案，说明本发明实施的可行性。
本发明一种外延前硼注入复合双层外延的n-MOSFET制备方法，包括如下步骤：
A)选择衬底：衬底为(100)晶向的重掺杂n++型硅衬底，衬底掺杂杂质为砷或者；
B)p型岛光刻：岛光刻版窗口与周期控制是工艺关键，也是发明重点之一。光刻窗口重复周期与元胞完全，形状亦与元胞保持一致，为条形(1601)或方形(1602)，窗口宽度(1501或1502)为0.5微米到2微米，如图3(a)、图3(b)所示。
C)p型岛硼带胶注入：硼注入的剂量亦为发明重点，为1×1013cm-2到1×1014cm-2之间，注入能量在50keV到180keV之间。注入完成时，p 型岛初始位置(16)位于在n++衬底。
D)缓冲层外延：n+型缓冲层(9)外延，缓冲层浓度在3×1015cm-3到5×1016cm-3之间，缓冲层厚度(13)在10-20微米之间。
E)漂移区外延：外延浓度与厚度由器件耐压决定。
后继表面MOS结构、背面减薄及电极制备工艺与常规MOSFET相同。由于在整个器件制备过程中，需经过多个高温过程，p型岛最终位置(10)，位于缓冲层。
实施例1外延前硼注入复合双层外延平面栅MOSFET制备
本实施例是制备具有p型岛缓冲层结构的平面栅MOSFET工艺，耐压200V。具体工艺如下：
(1)在电阻率为0.01Ωcm的(100)晶向、掺砷衬底进行对版标记光刻与刻蚀工艺；
(2)岛注入光刻，光刻图形为条形，条宽0.7微米，重复周期 10微米；
(3)p型岛注入，注入能量80keV，剂量5×1013cm-2；
(4)缓冲层外延，缓冲层外延掺磷，浓度2×1016cm-3，厚度15 微米；
(5)漂移区外延，外延层掺磷，掺杂浓度1×1015cm-3，厚度15 微米；
(6)之后工艺按常规平面栅MOSFET工艺流程进行，完成表面 MOS结构，表面钝化，背面减薄、背面多层电极等，最终形成如图1 所示的剖面结构。
按此工艺制备的器件，p型岛4位于沟道正下方，宽度为3微米，高度1微米，距离衬底原始表面距离3微米，两个p型岛中心距离5 微米。经试验证明，本实施例具有p型岛缓冲层结构的MOSFET，源漏阻断电压为220V。在-10V栅偏条件下，370MeV Au照射，单粒子烧毁阈值190V。
实施例2外延前硼注入复合双层外延槽栅MOSFET制备
本实施例是制备具有p型岛缓冲层结构的平面栅MOSFET工艺，耐压100V。具体工艺如下：
(1)在电阻率为0.02Ωcm的(100)晶向、掺锑衬底进行对版标记光刻与刻蚀工艺；
(2)岛注入光刻，光刻图形为方形，边长1.5微米，重复周期 12微米；
(3)p型岛注入，注入能量60keV，剂量3×1013cm-2；
(4)缓冲层外延，缓冲层外延掺磷，浓度5×1016cm-3，厚度10 微米；
(5)漂移区外延，外延层掺磷，掺杂浓度3.5×1015cm-3，厚度 8.5微米；
(6)之后工艺按常规平面栅MOSFET工艺流程进行，完成表面 MOS结构，表面钝化，背面减薄、背面多层电极等，最终形成如图2 所示的剖面结构。
按此工艺制备的器件，p型岛位于体区正下方，宽度为3微米，高度1微米，距离衬底原始表面距离3微米，两个p型岛中心距离 12微米。经试验证明，本实施例具有p型岛缓冲层结构的MOSFET，源漏阻断电压为113V。在0栅偏条件下，370MeV Au照射，单粒子烧毁阈值90V。
Claims (3)
1.一种外延前硼注入复合双层外延的n-MOSFET制备方法，其特征在于，包括以下步骤：
A)选择衬底：衬底为晶向的重掺杂n++型硅衬底，衬底掺杂杂质为砷或者；
B)p型岛光刻：在重掺杂n++型衬底层上先进行岛注入光刻，光刻窗口为条形或方形，窗口宽度为0.5微米到2微米；
C)p型岛硼带胶注入：带胶进行p型岛硼注入，硼注入的剂量为1×1013cm-2到1×1014cm-2之间，注入能量在50keV到180keV之间；注入完成时，p型岛初始位置位于在n++衬底；
D)芯片清洗，n+型缓冲层外延：缓冲层浓度在3×1015cm-3到5×1016cm-3之间，缓冲层厚度在10-20微米之间。
E)漂移区外延：外延浓度与厚度由器件耐压决定；
F)之后表面MOS结构、背面减薄及电极制备工艺与按常规MOSFET工艺流程进行，最终p型岛最终位置位于缓冲层。
2.如权利要求1所述的外延前硼注入复合双层外延的n-MOSFET制备方法，其特征在于，缓冲层外延中，缓冲层外延掺磷，浓度2×1016cm-3，厚度15微米。
3.如权利要求1所述的外延前硼注入复合双层外延的n-MOSFET制备方法，其特征在于，漂移区外延中，外延层掺磷，掺杂浓度3.5×1015cm-3，厚度8.5微米。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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