CN109064909A - 像素结构 - Google Patents

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Abstract

一种像素结构，包括扫描线、数据线、参考电压线、第一晶体管、第二晶体管、第三晶体管、第一像素电极以及第二像素电极。参考电压线与数据线隔开且与扫描线交错设置。第二晶体管的第一电极、第二晶体管的第二电极以及第三晶体管的第一电极具有多个直线部，重叠于第二晶体管的第二半导体图案及第三晶体管的第三半导体图案。每一直线部的两端位于第一晶体管的第一半导体图案、第二晶体管的第二半导体图案及第三晶体管的第三半导体图案的垂直投影区域以外。

Description

像素结构
技术领域
本发明涉及一种半导体结构，且特别涉及一种像素结构。
背景技术
显示面板具有薄型化、体积小及省电等优点，因此已广泛地被应用在日常生活中。显示面板包括像素阵列基板、相对于像素阵列基板的对向基板以及设置于像素阵列基板与对向基板之间的显示介质。像素阵列基板包括基板、配置于基板上的多个薄膜晶体管(Thin-Film Transistor；TFT)、与多个薄膜晶体管电性连接的多个像素电极、多条数据线以及多条扫描线等构件，其中又以薄膜晶体管的电性的优劣影响显示面板的性能最剧。
显示面板的一个像素结构可包括第一像素电极及第二像素电极。一般而言，用以对第一像素电极及第二像素电极充电的薄膜晶体管多采具有U型通道的U型薄膜晶体管，用以调整第一像素电极的电压及第二像素电极的电压的薄膜晶体管多采具有直线型通道的I型薄膜晶体管。然而，经可靠度测试后，U型薄膜晶体管的电性偏移程度与I型薄膜晶体管电性偏移程度不同，而造成显示不良，例如：色彩不均匀(mura)、影像残留(Image Sticking；IS)等。
发明内容
本发明提供一种像素结构，性能佳。
本发明的一种像素结构，包括扫描线、数据线、参考电压线、第一晶体管、第二晶体管、第三晶体管、第一像素电极以及第二像素电极。数据线与扫描线交错设置。参考电压线与数据线隔开且与扫描线交错设置。第一晶体管具有第一半导体图案、栅极、彼此分离且电性连接至第一半导体图案的第一电极与第二电极。第二晶体管具有第二半导体图案、栅极、彼此分离且电性连接至第二半导体图案的第一电极与第二电极。第三晶体管具有第三半导体图案、栅极、彼此分离且电性连接至第三半导体图案的第一电极与第二电极。第一晶体管的栅极、第二晶体管的栅极以及第三晶体管的栅极电性连接至同一扫描线。第一晶体管的第一电极以及第二晶体管的第一电极电性连接至同一数据线。第二晶体管的第二电极电性连接至第三晶体管的第一电极。第三晶体管的第二电极电性连接至参考电压线。第一像素电极的面积小于第二像素电极的面积。第一晶体管的第二电极电性连接至第一像素电极，第二晶体管的第二电极电性连接至第二像素电极。第二晶体管的第一电极、第二晶体管的第二电极以及第三晶体管的第一电极具有多个直线部，多个直线部重叠于第二半导体图案及第三半导体图案。每一直线部的两端位于第一半导体图案、第二半导体图案及第三半导体图案的垂直投影区域以外。
基于上述，本发明一实施例的像素结构包括扫描线、数据线、参考电压线、第一晶体管、第二晶体管、第三晶体管、第一像素电极以及第二像素电极，其中每一晶体管具有各自的第一电极与第二电极，第二晶体管的第一电极、第二晶体管的第二电极以及第三晶体管的第一电极具有多个直线部，多个直线部重叠于第二半导体图案及第三半导体图案。特别是，每一直线部的两端位于第一半导体图案、第二半导体图案及第三半导体图案的垂直投影区域以外。因此，采用上述像素结构的显示面板经可靠度测试后不易出现显示不良的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1是依照本发明一实施例的一种像素结构的俯视图。
图2是依照本发明另一实施例的一种像素结构的俯视图。
图3是依照本发明另一实施例的一种像素结构的俯视图。
图4是依照本发明另一实施例的一种像素结构的俯视图。
图5是依照本发明另一实施例的一种像素结构的俯视图。
图6是依照本发明另一实施例的一种像素结构的俯视图。
图7是依照本发明另一实施例的一种像素结构的俯视图。
图8是依照本发明另一实施例的一种像素结构的俯视图。
图9是依照本发明另一实施例的一种像素结构的俯视图。
图10是依照本发明另一实施例的一种像素结构的俯视图。
附图标记说明：
10、20、30、40、50、60、70、80、90、100：像素结构
C：转角处
CL1、CL2：共用电极
CP1、CP2：导电图案
DL：数据线
E110、E210、E310：第一电极
E112、E122、E212、E222、E312、E322：直线部
E114：弯曲段
E120、E220、E320：第二电极
E314：第一横线部
E324：第二横线部
Ec：连接部
EU：U形部
G1、G2、G3：栅极
L2、L3：通道长度
PE1：第一像素电极
PE2：第二像素电极
RL：参考电压线
SL：扫描线
SM1：第一半导体图案
SM2：第二半导体图案
SM3：第三半导体图案
S：线宽
T1：第一晶体管
T2：第二晶体管
T3：第三晶体管
W1、W2、W3：通道宽度
x：第二方向
y：第一方向
具体实施方式
在下文中将参照附图更全面地描述本发明，在附图中示出了本发明的示例性实施例。如本领域技术人员将认识到的，可以以各种不同的方式修改所描述的实施例，而不脱离本发明的构思或范围。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
本文参考作为理想化实施例的示意图的截面图来描述示例性实施例。因此，可以预期到作为例如制造技术及/或(and/or)公差的结果的图示的形状变化。因此，本文所述的实施例不应被解释为限于如本文所示的区域的特定形状，而是包括例如由制造导致的形状偏差。例如，示出或描述为平坦的区域通常可以具有粗糙及/或非线性特征。此外，所示的锐角可以是圆的。因此，图中所示的区域本质上是示意性的，并且它们的形状不是旨在示出区域的精确形状，并且不是旨在限制权利要求的范围。
图1是依照本发明一实施例的一种像素结构的俯视图。
请参考图1，本实施例的像素结构10包括扫描线SL、数据线DL、参考电压线RL、第一晶体管T1、第二晶体管T2、第三晶体管T3、第一像素电极PE1以及第二像素电极PE2。在本实施例中，像素结构10还可包括共用电极CL1、共用电极CL2、导电图案CP1以及导电图案CP2，但本发明不以此为限。
数据线DL与扫描线SL交错设置。在本实施例中，是以扫描线SL的延伸方向与数据线DL的延伸方向不平行为例。扫描线SL大致上在第二方向x上延伸。数据线DL大致上在第一方向y上延伸。第一方向x与第二方向y交错。举例而言，在本实施例中，第一方向x与第二方向y可垂直，但本发明不以此为限。扫描线SL与数据线DL一般是使用金属材料。然而，本发明不限于此，在其他实施例中，扫描线SL与数据线DL也可以使用其他导电材料(例如：金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或其它合适的材料)或是金属材料与其它导材料的堆叠层。
参考电压线RL与数据线DL隔开，且参考电压线RL与扫描线SL交错设置。举例而言，在本实施例中，参考电压线RL的与第一像素电极PE1及第二像素电极PE2重叠的部分大致上可平行于数据线DL，但本发明不以此为限。在本实施例中，参考电压线RL与数据线DL可形成于同一膜层，而参考电压线RL的材料与数据线DL的材料可相同，但本发明不以此为限。
共用电极CL1、CL2与扫描线SL隔开。共用电极CL1及共用电极CL2分别位于扫描线SL的两侧。在本实施例中，共用电极CL1、共用电极CL2与扫描线SL可形成于同一膜层，而共用电极CL1的材料、共用电极CL2的材料与扫描线SL的材料可相同，但本发明不以此为限。
第一晶体管T1的第二电极E120通过导电图案CP1电性连接至第一像素电极PE1。第二晶体管T2的第二电极E220通过导电图案CP2电性连接至第二像素电极PE2。在本实施例中，导电图案CP1、导电图案CP2与数据线DL可形成于同一膜层，而导电图案CP1的材料、导电图案CP2的材料与数据线DL的材料可相同，但本发明不以此为限。
在本实施例中，第一像素电极PE1的面积小于第二像素电极PE2的面积。像素结构10可包括主像素(main pixel)及次像素(sub pixel)，其中第一像素电极PE1可视为主像素的像素电极，而第二像素电极PE2可视为次像素的像素电极。图1以近似于矩形的两图案示意性地代表第一像素电极PE1及第二像素电极PE2。然而，本发明不限于此，本领域技术人员可依实际需求设计第一像素电极PE1及第二像素电极PE2的图案。举例而言，于一实施例中，第一像素电极PE1(或第二像素电极PE2)可具有交叉设置的二主干部以及与二主干部连接的多组分支，所述二主干部定义出四个象限，而多组分支可分别设置于所述四个象限。在本实施例中，第一像素电极PE1及第二像素电极PE2例如是穿透式像素电极。然而，本发明不限于此，于其它实施例中，第一像素电极PE1及第二像素电极PE2也可以是反射式像素电极或半穿透半反射式像素电极。穿透式像素电极的材质包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层。反射式像素电极的材质包括具有高反射率的金属材料，例如：铝、银或其它适当材料。
在本实施例中，共用电极CL1与导电图案CP1及第一像素电极PE1部分重叠，以形成主像素的存储电容；共用电极CL2与导电图案CP2及第二像素电极PE2部分重叠，以形成次像素的存储电容，但本发明不以此为限。
第一晶体管T1具有第一半导体图案SM1、栅极G1、彼此分离且电性连接至第一半导体图案SM1的第一电极E110与第二电极E120。第二晶体管T2具有第二半导体图案SM2、栅极G2、彼此分离且电性连接至第二半导体图案SM2的第一电极E210与第二电极E220。第三晶体管T3具有第三半导体图案SM3、栅极G3、彼此分离且电性连接至第三半导体图案SM3的第一电极E310与第二电极E320。
在本实施例中，第一半导体图案SM1与第二半导体图案SM2直接连接，第三半导体图案SM3与第一半导体图案SM1及第二半导体图案SM2分离，但本发明不限于此。在其他实施例中，第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3可以直接连接。第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3可为单层或多层结构，其包含非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物、其它合适的材料或上述的组合)、其它合适的材料、含有掺杂物(dopant)于上述材料中或上述材料的组合。第一半导体图案SM1的材料、第二半导体图案SM2的材料可以与第三半导体图案SM3的材料相同或不相同。
第一晶体管T1的栅极G1、第二晶体管T2的栅极G2以及第三晶体管T3的栅极G3电性连接至同一条扫描线SL。在本实施例中，栅极G1、G2、G3可视为扫描线SL的宽部，但本发明不以此为限。栅极G1、G2、G3的材质为导电性佳的材料。举例而言，栅极G1、G2、G3的材质例如包括铜(Copper,Cu)、钼(Molybdenum,Mo)、钛(Titanium,Ti)、铝(Aluminum,Al)、钨(Tungsten,W)、银(Silver,Ag)、金(Gold,Au)或上述金属的合金或上述材料的组合。栅极G1、G2、G3可为单层结构或多层结构。
第一晶体管T1的第一电极E110以及第二晶体管T2的第一电极E210电性连接至同一条数据线DL。第三晶体管T3的第二电极E320电性连接至参考电压线RL。也就是说，第一晶体管T1的第一电极E110例如为第一晶体管T1的源极，第二晶体管T2的第一电极E210例如为第二晶体管T2的源极，第三晶体管T3的第二电极E320例如为第三晶体管T3的源极。在本实施例中，参考电压线RL可具有一参考电位，通过调整所述参考电位可控制分配至第一像素电极PE1及第二像素电极PE2上的电压，进而改善采用像素结构10的显示面板的色偏(colorwashout)问题。
第一晶体管T1的第二电极E120电性连接至第一像素电极PE1。第二晶体管T2的第二电极E220电性连接至第二像素电极PE2，且第二晶体管T2的第二电极E220电性连接至第三晶体管T3的第一电极E310。也就是说，第一晶体管T1的第二电极E120例如为第一晶体管T1的漏极，第二晶体管T2的第二电极E220例如为第二晶体管T2的漏极，第三晶体管T3的第一电极E310例如为第三晶体管T3的漏极。在本实施例中，源极以及漏极可以为单层结构或多层堆叠的复合结构。源极以及漏极的材料可与栅极的材料相同或不同。
值得注意的是，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且多个直线部E212、E222、E312重叠于第二半导体图案SM2及第三半导体图案SM3。详细而言，在本实施例中，第二晶体管T2的第一电极E210具有直线部E212，第二晶体管T2的第二电极E220具有直线部E222，第三晶体管T3的第一电极E310具有直线部E312，直线部E212与直线部E222重叠于第二半导体图案SM2，直线部E312重叠于第三半导体图案SM3。在本实施例中，直线部E212、直线部E222及直线部E312各自的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。
在本实施例中，直线部E212、直线部E222及直线部E312在第一方向y上延伸。在与第一方向y交错的第二方向x上，第二晶体管T2具有第一电极E210与第二电极E220之间的通道长度L2。在第一方向y上，第二晶体管T2的第二半导体图案SM2具有通道宽度W2。在第二方向x上，第三晶体管T3具有第一电极E310与第二电极E320之间的通道长度L3。在第一方向y上，第三晶体管T3的第三半导体图案SM3具有一通道宽度W3。举例而言，在本实施例中，3μm≤L3≤4L2。在本实施例中，(W3/L3)<(W2/L2)；更进一步地说，W3<W2，且L3＝L2，但本发明不以此为限。
在本实施例中，第一晶体管T1的第一电极E110具有直线部E112，第一晶体管T1的第二电极E120具有直线部E122，第三晶体管T3的第二电极E320具有直线部E322。在本实施例中，第一晶体管T1的第一电极E110的直线部E112及第一晶体管T1的第二电极E120的直线部E122重叠于第一半导体图案SM1，第三晶体管T3的第二电极E320的直线部E322重叠于第三半导体图案SM3。在本实施例中，第一晶体管T1的第一电极E110的直线部E112、第一晶体管T1的第二电极E120的直线部E122及第三晶体管T3的第二电极E320的直线部E322的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。在本实施例中，第一晶体管T1的第一电极E110的直线部E112、第一晶体管T1的第二电极E120的直线部E122、第三晶体管T3的第二电极E320的直线部E322、第二晶体管T2的第一电极E210的直线部E212、第二晶体管T2的第二电极E220的直线部E222以及第三晶体管T3的第一电极E310的直线部E312平行设置。
在本实施例中，像素结构10还包括弯曲段E114，连接于第一晶体管T1的第一电极E110的直线部E112与第二晶体管T2的第一电极E210的直线部E212之间。第一晶体管T1的第一电极E110的直线部E112、弯曲段E114与第二晶体管T2的第一电极E210的直线部E212连接一U形部EU。在本实施例中，U形部EU可视为第一晶体管T1的的第一电极E110，而第二晶体管T2的第一电极E210的直线部E212可以是U形部EU的一部分。在本实施例中，U形部EU的弯曲段E114位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3以外，但本发明不限于此。在本实施例中，U形部EU的两端(即直线部E112的远离弯曲段E114的一端及直线部E212的远离弯曲段E114的一端)以及弯曲段E114位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外，但本发明不限于此。
基于上述，在本发明一实施例的像素结构10中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构10的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
图2是依照本发明另一实施例的一种像素结构的俯视图。在此必须说明的是，图2的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2的实施例与图1的实施例的主要差异在于：第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的配置方式不同。
请参考图2，在本实施例的像素结构20中，第一晶体管T1的第一半导体图案SM1、第二晶体管T2的第二半导体图案SM2及第三晶体管T3的第三半导体图案SM3直接连接。
在本实施例中，第一晶体管T3的第一半导体图案SM1在第一方向y上具有通道宽度W1，第二晶体管T2的第二半导体图案SM2在第一方向y上具有通道宽度W2，第三晶体管T3的第三半导体图案SM3在第一方向y上具有通道宽度W3，W3＝W2＝W1。
在本实施例中，第二晶体管T2在第二方向x上具有第一电极E210与第二电极E220之间的通道长度L2，第三晶体管T3在第二方向x上具有第一电极E310与第二电极E320之间的通道长度L3，L3>L2。
类似地，在本发明一实施例的像素结构20中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构20的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
图3是依照本发明另一实施例的一种像素结构的俯视图。在此必须说明的是，图3的实施例沿用图2的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图3的实施例与图2的实施例的主要差异在于：第一晶体管T1的第一电极E110的U形部EU的弯曲段E114的配置方式不同。
请参考图3，在本实施例的像素结构30中，第一晶体管T1的第一电极E110的U形部EU的弯曲段E114位于第一半导体图案SM1以内。在本实施例中，第二晶体管T2的第一电极E210的直线部E212的两端位于第二半导体图案SM2的垂直投影区域以外，第一晶体管T1的第一电极E110(或者说，U形部EU)与第二晶体管T2的第一电极E210(或者说，直线部E212)连接成n型导电图案。
在本实施例中，第一晶体管T1在第二方向x上具有第一电极E110与第二电极E120之间的通道长度L1，3≤(W1/L1)≤8，但本发明不以此为限。
类似地，在本发明一实施例的像素结构30中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构30的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
图4是依照本发明另一实施例的一种像素结构的俯视图。在此必须说明的是，图4的实施例沿用图3的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图4的实施例与图3的实施例的主要差异在于：通道宽度W3与通道宽度W2的大小关系不同，且通道长度L3与通道长度L2的大小关系不同。
请参考图4，在本实施例的像素结构40中，第二晶体管T2在第二方向x上具有第一电极E210与第二电极E220之间的通道长度L2，第三晶体管T3在第二方向x上具有第一电极E310与第二电极E320之间的通道长度L3，L3＝L2。
在本实施例中，第二晶体管T2的第二半导体图案SM2在第一方向y上具有通道宽度W2，第三晶体管T3的第三半导体图案SM3在第一方向y上具有通道宽度W3，W3<W2。
在本实施例中，第二半导体图案SM2与第三半导体图案SM3直接连接而形成转角处C。第二晶体管T2的第二电极E220的直线部E222重叠于转角处C。在本实施例中，第二晶体管T2的第二电极E220的直线部E222的线宽大于第二晶体管T2的第一电极E210的直线部E212的线宽以覆盖转角处C，但本发明不以此为限。
类似地，在本发明一实施例的像素结构40中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构40的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
图5是依照本发明另一实施例的一种像素结构的俯视图。在此必须说明的是，图5的实施例沿用图3的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图5的实施例与图3的实施例的主要差异在于：第三晶体管T3的第二电极E320还具有横线部E324。
请参考图5，在本实施例的像素结构50中，第三晶体管T3的第二电极E320具有第二横线部E324。第二横线部E324与第三晶体管T3的第一电极E310的直线部E312交错设置，且第二横线部E324的一端位于第三半导体图案SM3的垂直投影区域以内。在本实施例中，第二横线部E324的线宽S小于第三晶体管T3的第三半导体图案SM3的通道宽度W3。
在本实施例中，第二晶体管T2在第二方向x上具有第一电极E210与第二电极E220之间的通道长度L2，第三晶体管T3在第二方向x上具有第一电极E310与第二电极E320之间的通道长度L3，L3＝L2。
类似地，在本发明一实施例的像素结构50中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构50的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
图6的实施例与图5的实施例的主要差异在于：第三晶体管T3的第一电极E310还具有横线部E314。
请参考图6，在本实施例的像素结构60中，第三晶体管T3的第一电极E310还具有第一横线部E314。第一横线部E314位于第三半导体图案SM3的垂直投影区域以内。第一横线部E314与第三晶体管T3的第一电极E310的直线部E312交错设置且相连接。在本实施例中，由于第三晶体管T3的第一电极E310具有第一横线部E314及第三晶体管T3的第二电极E320具有横线部E324，因此像素结构60的第三晶体管T3所产生的电流较像素结构50(标示于图5)的第三晶体管T3所产生的电流稳定。
类似地，在本发明一实施例的像素结构60中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构60的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
图7是依照本发明另一实施例的一种像素结构的俯视图。在此必须说明的是，图7的实施例沿用图3的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图7的实施例与图3的实施例的主要差异在于：第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的配置方式不同。
请参考图7，在本实施例的像素结构70中，第一晶体管T1的第一半导体图案SM1与第二晶体管T2的第二半导体图案SM2直接连接，第三晶体管T3的第三半导体图案SM3与第一半导体图案SM1及第二半导体图案SM2分离。
在本实施例中，第二晶体管T2的第二半导体图案SM2在第一方向y上具有通道宽度W2，第三晶体管T3的第三半导体图案SM3在第一方向y上具有通道宽度W3，W3<W2。
在本实施例中，第二晶体管T2在第二方向x上具有第一电极E210与第二电极E220之间的通道长度L2，第三晶体管T3在第二方向x上具有第一电极E310与第二电极E320之间的通道长度L3，L3<L2。
类似地，在本发明一实施例的像素结构70中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构70的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
图8是依照本发明另一实施例的一种像素结构的俯视图。在此必须说明的是，图8的实施例沿用图7的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图8的实施例与图7的实施例的主要差异在于：通道长度L3与通道长度L2的大小关系不同。
请参考图8，在本实施例的像素结构80中，第二晶体管T2在第二方向x上具有第一电极E210与第二电极E220之间的通道长度L2，第三晶体管T3在第二方向x上具有第一电极E310与第二电极E320之间的通道长度L3，L3＝L2。
类似地，在本发明一实施例的像素结构80中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构80的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
图9是依照本发明另一实施例的一种像素结构的俯视图。在此必须说明的是，图9的实施例沿用图7的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图9的实施例与图7的实施例的主要差异在于：通道宽度W3与通道宽度W2的大小关系不同，且通道长度L3与通道长度L2的大小关系不同。
请参考图9，在本实施例的像素结构90中，第二晶体管T2的第二半导体图案SM2在第一方向y上具有通道宽度W2，第三晶体管T3的第三半导体图案SM3在第一方向y上具有通道宽度W3，W3＝W2。
在本实施例中，第二晶体管T2在第二方向x上具有第一电极E210与第二电极E220之间的通道长度L2，第三晶体管T3在第二方向x上具有第一电极E310与第二电极E320之间的通道长度L3，L3>L2，L3<4L2。
类似地，在本发明一实施例的像素结构90中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构90的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
图10是依照本发明另一实施例的一种像素结构的俯视图。在此必须说明的是，图10的实施例沿用图8的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图10的实施例与图8的实施例的主要差异在于：像素结构100还包括连接部Ec，在第二方向x上延伸且与扫描线SL重叠。
请参考图10，在本实施例的像素结构100中，第二晶体管T2的第二电极E220与第三晶体管T3的第一电极E310之间还具有连接部Ec。连接部Ec与第二晶体管T2的第二电极E220的直线部E222交错设置且相连接。连接部Ec与第三晶体管T3的第一电极E310的直线部E312交错设置且相连接。在本实施例中，部分连接部Ec位于第二半导体图案SM2的垂直投影区域以内，部分连接部Ec位于第三半导体图案SM3的垂直投影区域以内，但本发明不以此为限。
类似地，在本发明一实施例的像素结构100中，第二晶体管T2的第一电极E210、第二晶体管T2的第二电极E220以及第三晶体管T3的第一电极E310具有多个直线部E212、E222、E312，且每一直线部E212、E222、E312的两端位于第一半导体图案SM1、第二半导体图案SM2及第三半导体图案SM3的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用像素结构100的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题。
综上所述，本发明一实施例的像素结构包括扫描线、数据线、参考电压线、第一晶体管、第二晶体管、第三晶体管、第一像素电极以及第二像素电极，其中每一晶体管具有各自的第一电极与第二电极，第二晶体管的第一电极、第二晶体管的第二电极以及第三晶体管的第一电极具有多个直线部，多个直线部重叠于第二半导体图案及第三半导体图案。特别是，每一直线部的两端位于第一半导体图案、第二半导体图案及第三半导体图案的垂直投影区域以外。因此，经可靠度测试后，第二晶体管T2的电性偏移程度能较接近第三晶体管T3的电性偏移程度，使得采用本发明一实施例的像素结构的显示面板不易因多个晶体管的电性偏移程度不同而产生显示不良(Mura)的问题，进而提升显示面板的显示品质。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种像素结构，包括：
一扫描线；
一数据线，与该扫描线交错设置；
一参考电压线，与该数据线隔开且与该扫描线交错设置；
一第一晶体管，具有一第一半导体图案、一栅极、彼此分离且电性连接至该第一半导体图案的一第一电极与一第二电极；
一第二晶体管，具有一第二半导体图案、一栅极、彼此分离且电性连接至该第二半导体图案的一第一电极与一第二电极；
一第三晶体管，具有一第三半导体图案、一栅极、彼此分离且电性连接至该第三半导体图案的一第一电极与一第二电极；
一第一像素电极以及一第二像素电极；其中，
该第一晶体管的该栅极、该第二晶体管的该栅极以及该第三晶体管的该栅极电性连接至同一该扫描线，该第一晶体管的该第一电极以及该第二晶体管的该第一电极电性连接至同一该数据线，该第二晶体管的该第二电极电性连接至该第三晶体管的该第一电极，该第三晶体管的该第二电极电性连接至该参考电压线，该第一像素电极的面积小于该第二像素电极的面积，该第一晶体管的该第二电极电性连接至该第一像素电极，该第二晶体管的该第二电极电性连接至该第二像素电极；
该第二晶体管的该第一电极、该第二晶体管的该第二电极以及该第三晶体管的该第一电极具有多个直线部，所述直线部重叠于该第二半导体图案及该第三半导体图案，且每一该直线部的两端位于该第一半导体图案、该第二半导体图案及该第三半导体图案的垂直投影区域以外。
2.如权利要求1所述的像素结构，其中该第一晶体管的该第一电极包括与该第一半导体图案重叠的一U形部，而该第二晶体管的该第一电极的一该直线部包括该第一电极的该U形部的一部分。
3.如权利要求2所述的像素结构，其中该U形部的一弯曲段位于该第一半导体图案、该第二半导体图案及该第三半导体图案以外。
4.如权利要求2所述的像素结构，其中该U形部的一弯曲段位于该第一半导体图案以内。
5.如权利要求2所述的像素结构，其中该U形部的两端位于该第一半导体图案、该第二半导体图案及该第三半导体图案的垂直投影区域以外。
6.如权利要求1所述的像素结构，其中该第一晶体管的该第一电极与该第二晶体管的该第一电极连接成一n型导电图案。
7.如权利要求1所述的像素结构，其中该第二晶体管的该第一电极、该第二晶体管的该第二电极以及该第三晶体管的该第一电极的所述直线部在一第一方向上延伸；在与该第一方向交错的该第二方向上，该第二晶体管具有该第二晶体管的该第一电极与该第二晶体管的该第二电极之间的一通道长度L2；在该第一方向上，该第二晶体管的该第二半导体图案具有一通道宽度W2；在该第二方向上，该第三晶体管具有该第三晶体管的该第一电极与该第三晶体管的该第二电极之间的一通道长度L3；在该第一方向上，该第三晶体管的该第三半导体图案具有一通道宽度W3；(W3/L3)<(W2/L2)。
8.如权利要求7所述的像素结构，其中W3<W2，且L3<L2。
9.如权利要求7所述的像素结构，其中W3<W2，且L3＝L2。
10.如权利要求7所述的像素结构，其中W3＝W2，且L3>L2。
11.如权利要求1所述的像素结构，其中该第一半导体图案与该第二半导体图案直接连接，该第三半导体图案与该第一半导体图案及该第二半导体图案分离。
12.如权利要求1所述的像素结构，其中该第一半导体图案、该第二半导体图案及该第三半导体图案直接连接。
13.如权利要求12所述的像素结构，其中该第二晶体管的该第一电极、该第二晶体管的该第二电极以及该第三晶体管的该第一电极的所述直线部在一第一方向上延伸；在该第一方向上，该第二晶体管的该第二半导体图案具有一通道宽度W2；在该第一方向上，该第三晶体管的该第三半导体图案具有一通道宽度W3；W3<W2，该第二半导体图案与该第三半导体图案直接连接而形成一转角处，该第二晶体管的该第二电极的一该直线部重叠于该转角处，而该第二晶体管的该第二电极的一该直线部的线宽大于该第二晶体管的该第一电极的一该直线部的线宽。
14.如权利要求1所述的像素结构，其中该第三晶体管的该第二电极具有一直线部，该第三晶体管的该第二电极的该直线部的两端位于该第一半导体图案、该第二半导体图案及该第三半导体图案的垂直投影区域以外。
15.如权利要求14所述的像素结构，其中该第三晶体管的该第二电极的该直线部、该第二晶体管的该第一电极、该第二晶体管的该第二电极以及该第三晶体管的该第一电极的所述直线部平行设置。
16.如权利要求1所述的像素结构，其中该第三晶体管的该第一电极还具有一第一横线部，该第一横线部位于该第三半导体图案的垂直投影区域以内，该第一横线部与该第三晶体管的该第一电极的一该直线部交错设置且相连接。
17.如权利要求16所述的像素结构，其中该第三晶体管的该第二电极具有一第二横线部，该第二横线部与该第三晶体管的该第一电极的一该直线部交错设置，且该第二横线部的一端位于该第三半导体图案的垂直投影区域以内。
18.如权利要求16所述的像素结构，其中该第三晶体管的该第二电极具有一第二横线部，该第二横线部与该第三晶体管的该第一电极的一该直线部交错设置；该第二晶体管的该第一电极、该第二晶体管的该第二电极以及该第三晶体管的该第一电极的所述直线部在一第一方向上延伸；在该第一方向上，该第三晶体管的该第三半导体图案具有一通道宽度W3；该第二横线部的线宽小于该通道宽度W3。
19.如权利要求1所述的像素结构，其中该第三晶体管的该第二电极具有一第二横线部，该第二横线部与该第三晶体管的该第一电极的一该直线部交错设置，且该第二横线部的一端位于该第三半导体图案的垂直投影区域以内。
20.如权利要求1所述的像素结构，其中该第三晶体管的该第二电极具有一第二横线部，该第二横线部与该第三晶体管的该第一电极的一该直线部交错设置；该第二晶体管的该第一电极、该第二晶体管的该第二电极以及该第三晶体管的该第一电极的所述直线部在一第一方向上延伸；在该第一方向上，该第三晶体管的该第三半导体图案具有一通道宽度W3；该第二横线部的线宽小于该通道宽度W3。
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