JP2004341185A - アクティブマトリックス型液晶表示装置 - Google Patents
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Abstract
【解決手段】紙面垂直方向において、画素電極5とデータライン3との間に補助容量ライン6を配置することにより、画素電極5とデータライン3との間に結合容量が発生するのを防止する。この場合、補助容量ライン6は、データライン3と平行でデータライン3の配置領域のほぼ全域に亘って配置されている。
【選択図】 図1
Description
【発明の属する技術分野】
この発明はアクティブマトリックス型液晶表示装置に関する。
【0002】
【従来の技術】
従来のアクティブマトリックス型液晶表示装置には、ガラス基板上に走査ラインおよびデータラインがマトリックス状に設けられ、その各交点近傍にスイッチング素子としての薄膜トランジスタが両ラインに接続されて設けられ、それらの上に絶縁膜が設けられ、その上に画素電極が絶縁膜に設けられたコンタクトホールを介して薄膜トランジスタに接続されて設けられたものがある(例えば、特許文献1参照)。この場合、高開口率化を図るために、画素電極の縁部は両ラインと重ね合わされている。
【0003】
【特許文献1】
特開平1−156725号公報(第1図、第4図)
【0004】
【発明が解決しようとする課題】
しかしながら、上記構成の液晶表示装置では、画素電極の縁部をデータラインに重ね合わせているので、この重合部分に結合容量が発生し、この結合容量に起因して垂直クロストークが発生し、表示特性が劣化してしまうという問題があった。すなわち、例えば、図10(A)に示すように、1画素41の背景が灰色でその中に正方形の黒表示42を行うとき、上記結合容量に起因して、画素の電位がドレイン電圧に引きずられるため、図10(B)において符号43で示すように、黒表示42の上下の背景の色がやや濃くなり、黒表示42が上下方向に尾引き、表示特性が劣化してしまう。
そこで、この発明は、垂直クロストークが発生しないようにすることができるアクティブマトリックス型液晶表示装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
請求項1に記載の発明は、マトリックス状に設けられた走査ラインおよびデータラインと、前記両ラインの各交点近傍に前記両ラインに接続されて設けられたスイッチング素子と、前記スイッチング素子に接続されて設けられた画素電極と、前記画素電極と重ね合わされて設けられ、前記画素電極と重ね合わされた部分により補助容量部を形成する補助容量ラインとを備えたアクティブマトリックス型液晶表示装置において、前記補助容量ラインは、前記画素電極と前記データラインとの間にそれぞれ絶縁膜を介して設けられ、且つ、前記データラインと平行に形成されていることを特徴とするものである。
請求項2に記載の発明は、請求項1に記載の発明において、前記補助容量ラインは前記データラインと重ね合わされた部分を有し、前記補助容量ラインの前記データラインと重ね合わされた部分の幅は前記データラインの幅よりも広くなっていることを特徴とするものである。
請求項3に記載の発明は、請求項1または2に記載の発明において、前記画素電極はその前段の前記走査ラインと重ね合わされていることを特徴とするものである。
請求項4に記載の発明は、請求項1または2に記載の発明において、前記補助容量ラインから前記画素電極と前記薄膜トランジスタのゲート電極との間の隙間の少なくとも一部と重ね合わされる延出部が延出されていることを特徴とするものである。
請求項5に記載の発明は、請求項1または2に記載の発明において、前記補助容量ラインから前記画素電極と前記走査ラインとの間の隙間と重ね合わされる延出部が延出されていることを特徴とするものである。
請求項6に記載の発明は、請求項1〜5のいずれかに記載の発明において、少なくとも前記補助容量ラインにそれよりも幅広の透過性補助容量ラインが重ね合わされて設けられていることを特徴とするものである。
請求項7に記載の発明は、請求項1または2に記載の発明において、互いに隣接する前記補助容量ライン間に連結部が設けられ、全体として格子状となっていることを特徴とするものである。
請求項8に記載の発明は、請求項7に記載の発明において、前記連結部は前記画素電極と前記走査ラインとの間の隙間および前記走査ラインとその後段の前記画素電極との間の隙間と重ね合わされていることを特徴とするものである。
請求項9に記載の発明は、請求項7に記載の発明において、前記連結部は前記薄膜トランジスタと重ね合わされていることを特徴とするものである。
請求項10に記載の発明は、請求項7に記載の発明において、前記連結部の一部は前記走査ラインと重ね合わされず、当該非重合領域における前記走査ラインの一部とその後段の前記画素電極とが重ね合わされていることを特徴とするものである。
請求項11に記載の発明は、請求項7に記載の発明において、前記補助容量ラインおよび前記連結部は透過画素以外の領域と重ね合わされていることを特徴とするものである。
請求項12に記載の発明は、請求項7〜11のいずれかに記載の発明において、前記補助容量ラインおよび前記連結部にそれらよりも幅広の透過性補助容量ラインが重ね合わされて設けられていることを特徴とするものである。
請求項13に記載の発明は、請求項12に記載の発明において、前記透過性補助容量ラインおよび前記画素電極で前記薄膜トランジスタおよびその周囲を覆い、前記薄膜トランジスタの周囲の光漏れ領域が透過画素の一部となっていることを特徴とするものである。
請求項14に記載の発明は、請求項12に記載の発明において、前記補助容量ラインを高反射率金属によって形成し、該補助容量ラインおよび前記画素電極で前記薄膜トランジスタおよびその周囲を覆い、前記薄膜トランジスタおよびその周囲に対応する領域における前記補助容量ラインが反射面となっていることを特徴とするものである。
そして、この発明によれば、補助容量ラインを画素電極とデータラインとの間にそれぞれ絶縁膜を介して設けているので、この補助容量ラインにより、画素電極とデータラインとの間に結合容量が発生するのを防止することができ、したがって垂直クロストークが発生しないようにすることができる。
【0006】
【発明の実施の形態】
(第1実施形態)
図1はこの発明の第1実施形態としてのアクティブマトリックス型液晶表示装置における薄膜トランジスタパネルの要部の透過平面図を示す。この薄膜トランジスタパネルはガラス基板1を備えている。ガラス基板1の上面側には走査ライン2およびデータライン3がマトリックス状に設けられ、その各交点近傍には薄膜トランジスタ4および画素電極5が設けられ、さらに補助容量ライン6がデータライン3と平行して設けられている。ここで、図1を明確にする目的で、各画素電極5の縁部に斜めの短い実線のハッチングが記入されている(以下の実施形態でも同様)。
【0007】
この場合、画素電極5の左右辺部は、その左右両側に配置された補助容量ライン6と重ね合わされている。これにより、画素電極5のうち、その左右両側の補助容量ライン6形成領域および薄膜トランジスタ4形成領域を除く領域が実質的な画素領域となっている。ただし、薄膜トランジスタパネル上に対向配置される対向パネル(図示せず)には、薄膜トランジスタ4への外光の入射を防止するために、少なくとも薄膜トランジスタ4に対応する部分にブラックマスクが設けられている。
【0008】
補助容量ライン6はデータライン3と重ね合わされている。また、後で説明するが、補助容量ライン6は、厚さ方向において、すなわち、図1における紙面垂直方向において、データライン3と画素電極5との間にそれぞれ絶縁膜を介して設けられている。そして、補助容量ライン6の幅(走査ライン2と平行な方向の長さ)はデータライン3の幅よりもある程度大きくなってなり、これにより、走査ライン2と平行方向の位置ずれがあっても、データライン3が直接画素電極5と対向しないようにデータライン3を確実に覆っている。
【0009】
また、補助容量ライン6はデータライン3の配置領域のほぼ全域に亘って配置されており、これにより、補助容量ライン6は、画素電極5に対し、走査ライン2と直交する方向の位置ずれがあっても、画素電極5と確実に重なり、位置合わせずれによる補助容量の変動を確実に防止している。
【0010】
次に、この薄膜トランジスタパネルの具体的な構造について説明する。図2は図1のII−II線に沿う断面図を示す。ガラス基板1の上面の所定の箇所にはクロムやモリブデンなどからなるゲート電極11を含む走査ライン2(図1参照)が設けられている。ゲート電極11および走査ライン2を含むガラス基板1の上面には窒化シリコンからなるゲート絶縁膜12が設けられている。
【0011】
ゲート電極11上におけるゲート絶縁膜12の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜13が設けられている。ゲート電極11上における半導体薄膜13の上面の所定の箇所には窒化シリコンからなるチャネル保護膜14が設けられている。
【0012】
チャネル保護膜14の上面両側およびその両側における半導体薄膜13の上面にはn型アモルファスシリコンからなるオーミックコンタクト層15、16が設けられている。オーミックコンタクト層15、16の上面にはクロムやモリブデンなどからなるソース電極17およびドレイン電極18が設けられている。
【0013】
そして、ゲート電極11、ゲート絶縁膜12、半導体薄膜13、チャネル保護膜14、オーミックコンタクト層15、16、ソース電極17およびドレイン電極18により、薄膜トランジスタ4が構成されている。
【0014】
ゲート絶縁膜12の上面の所定の箇所にはデータライン3が設けられている。この場合、データライン3は、下から順に、真性アモルファスシリコン層3a、n型アモルファスシリコン層3b、クロムやモリブデンなどからなる金属層3cの3層構造となっている。そして、真性アモルファスシリコン層3a、n型アモルファスシリコン層3bおよび金属層3cは、ドレイン電極18形成領域における半導体薄膜13、オーミックコンタクト層16およびドレイン電極18に接続されている。
【0015】
薄膜トランジスタ4およびデータライン3を含むゲート絶縁膜12の上面には窒化シリコンからなる層間絶縁膜19が設けられている。データライン3上における層間絶縁膜19の上面の所定の箇所にはクロムやモリブデンなどからなる補助容量ライン6が設けられている。
【0016】
補助容量ライン6を含む層間絶縁膜19の上面には窒化シリコンからなるオーバーコート膜20が設けられている。ソース電極17上における層間絶縁膜19およびオーバーコート膜20にはコンタクトホール21が設けられている。オーバーコート膜20の上面の所定の箇所にはITOやZnOなどの透明導電材料からなる画素電極5がコンタクトホール21を介してソース電極17に接続されて設けられている。
【0017】
そして、上記構成の薄膜トランジスタパネルを備えたアクティブマトリックス型液晶表示装置では、データライン3と画素電極5との間に、データライン3の幅よりも広い形状を有する補助容量ライン6を設けているので、この補助容量ライン6により、データライン3と画素電極5との間に結合容量が発生するのを防止することができ、したがって垂直クロストークが発生しないようにすることができ、表示特性を向上することができる。
【0018】
また、図1に示すように、走査ライン2とデータライン3との交差部分の近傍を補助容量ライン6で遮光することができるため、当該近傍を、対向パネルに設けられた、相対的に加工精度の悪いブラックマスクで遮光する場合と比較して、開口率を大きくすることができる。
【0019】
さらに、図1に示すように、画素電極5の左右辺部のみを、その左右両側に配置された補助容量ライン6と重ね合わせているため、補助容量ラインを走査ライン2に平行に配置して、この補助容量ラインから画素電極5の左右辺部に沿って延出された2つの延出部とその根元部間の補助容量ラインとからなるほぼコ字状部を画素電極5の3つの辺部に重ね合わせる場合と比較して、開口率を大きくすることができる。
【0020】
(第2実施形態)
図3はこの発明の第2実施形態としての薄膜トランジスタパネルの図1同様の透過平面図を示す。この図3において、図1に示す場合と異なる点は、画素電極5の上辺部を延長させて前段の走査ライン2と重ね合わせた点である。この場合、画素電極5の上辺部が前段の走査ライン2を乗り越えて前段の薄膜トランジスタ(図示せず)と干渉するのを確実に防止するために、走査ライン3の幅は図1に示す場合よりもある程度大きくしている。
【0021】
このように、この第2実施形態では、画素電極5の上辺部を延長させて前段の走査ライン2と重ね合わせているため、図1に示す場合に存在した、画素電極5と前段の走査ライン2との間の隙間(光漏れ部)を無くすことができる。したがって、当該隙間を、対向パネルに設けられるブラックマスクで遮光する必要はなく、ブラックマスクで遮光する場合と比較して、開口率を大きくすることができる。
【0022】
また、画素電極5の上辺部を延長させて前段の走査ライン2と重ね合わせているため、画素電極5の上辺部と前段の走査ライン2との間の電界がより一層強くなる。この結果、画素電極5の上辺部と対向パネルとの間に介在された液晶が前段の走査ライン2のオフ電位で強く規制されることになり、図1に示す場合と比較して、ディスクリネーションが小さくなる。したがって、ディスクリネーションを隠すために、対向パネルに設けられるブラックマスクをある程度小さくすることができ、ひいては開口率を大きくすることができる。
【0023】
(第3実施形態)
図4はこの発明の第3実施形態としての薄膜トランジスタパネルの図3同様の透過平面図を示す。この図4において、図3に示す場合と異なる点は、画素電極5の左側の補助容量ライン6の所定の箇所から右側に第1の延出部6aを走査ライン2に平行な方向に延出させ、この第1の延出部6aを薄膜トランジスタ4のゲート電極11の上側において画素電極5の下辺部左側と重ね合わせ、また、画素電極5の右側の補助容量ライン6の所定の箇所から左側に第2の延出部6bを走査ライン2に平行な方向に延出させ、この第2の延出部6bを画素電極5の下辺部右側、走査ライン2および後段の画素電極5Aの上辺部右側と重ね合わせた点である。この場合、薄膜トランジスタ4のソース電極17の画素電極5との接続部分(つまり、図2のコンタクトホール21の部分)は、第2の延出部6bを避ける位置に設けられている。
【0024】
このように、この第3実施形態では、左側の補助容量ライン6から延出された第1の延出部6aを薄膜トランジスタ4のゲート電極11と画素電極5の下辺部左側との間に配置し、また右側の補助容量ライン6から延出された第2の延出部6bを画素電極5の下辺部右側と走査ライン2との間に配置しているため、画素電極5と薄膜トランジスタ4のゲート電極11および走査ライン2との間の結合容量(Cgs)を減少させることができる。これは、交流駆動においてゲート電位の変化に引きずられる画素電位の変化(飛び込み電圧ΔV)を少ない補助容量で抑制することができることを意味し、表示品位に悪影響を与えるフリッカおよび信頼性に悪影響を与える焼き付けを改善することができることになる。
【0025】
また、第2の延出部6bで画素電極5の下辺部右側と走査ライン2との間の隙間を覆うことができるため、当該隙間からの光漏れを無くすことができる。したがって、当該隙間を、対向パネルに設けられるブラックマスクで遮光する必要はなく、ブラックマスクで遮光する場合と比較して、開口率を大きくすることができる。
【0026】
(第4実施形態)
図5はこの発明の第4実施形態としての薄膜トランジスタパネルの図1同様の透過平面図を示す。この図5において、図1に示す場合と異なる点は、画素電極5の左右両側の2つの補助容量ライン6の各所定の箇所を連結部6cで連結し、この連結部6cを画素電極5の下辺部および後段の画素電極5Aの上辺部と重ね合わせた点である。この場合、薄膜トランジスタ4のソース電極17の画素電極5との接続部分(つまり、図2のコンタクトホール21の部分)は、連結部6cを避ける位置に設けられている。
【0027】
このように、この第4実施形態では、連結部6cを画素電極5の下辺部および後段の画素電極5Aの上辺部と重ね合わせているため、連結部6cを含む補助容量ライン6で画素電極5の中央部(透過画素)以外の全ての領域を覆うことができる。したがって、対向パネルに光漏れ防止用のブラックマスクを設ける必要はなく、開口率をかなり大きくすることができる。
【0028】
また、真性アモルファスシリコンからなる半導体薄膜13(図2参照)を備えた薄膜トランジスタ4の場合には、光リークが発生しやすいが、この薄膜トランジスタ4(ソース電極17の一部を除く)を連結部6cで完全に覆うことができるため、光リーク抑制性能をかなり向上することができる。
【0029】
また、画素電極5の左右両側の2つの補助容量ライン6の各所定の箇所を連結部6cで連結しているため、連結部6cを含む補助容量ライン6は格子状となる。したがって、連結部6cを含む補助容量ライン6のどこかに断線が発生しても、電流経路を確保することができ、ひいては断線不良発生の危険度を極めて小さくすることができる。
【0030】
さらに、連結部6cを含む補助容量ライン6が格子状であると、例えば図1に示すように、補助容量ライン6がストライプ状である場合と比較して、時定数を小さくすることができる。すなわち、補助容量ライン6を対向パネルに設けられた対向電極(図示せず)に接続しておくと、補助容量ライン6は対向電極と同期して駆動される。そして、交流駆動における飛び込み電圧ΔV補正のため、対向電極は1H信号または1V信号に同期して駆動されるので、抵抗値を低くして時定数を小さくする方が立上りが俊敏となる。
【0031】
(第5実施形態)
図6はこの発明の第5実施形態としての薄膜トランジスタパネルの図5同様の透過平面図を示す。この図6において、図5に示す場合と異なる点は、走査ライン2の幅をある程度大きくし、後段の画素電極5Aの上辺部を走査ライン2と重ね合わせ、この重合領域およびその上側の領域(つまり、多数の点からなるハッチングが記入された領域)を除く領域における走査ライン2に連結部6cを重ね合わせた点である。すなわち、多数の点からなるハッチングが記入された領域においては、連結部6cは走査ライン2と重ね合わされていない。
【0032】
このように、この第5実施形態では、多数の点からなるハッチングが記入された領域において、連結部6cを走査ライン2と重ね合わせず、且つ、後段の画素電極5Aの上辺部を走査ライン2と重ね合わせているため、画素電極5の上辺部と前段の走査ライン2Aとの間の電界がより一層強くなる。この結果、画素電極5の上辺部と対向パネルとの間に介在された液晶が前段の走査ライン2Aのオフ電位で強く規制されることになり、ディスクリネーションが小さくなる。したがって、上記第2実施形態の場合と同様に、ディスクリネーションを隠すために、対向パネルに設けられるブラックマスクをある程度小さくすることができ、ひいては開口率を大きくすることができる。
【0033】
(第6実施形態)
図7はこの発明の第6実施形態としての薄膜トランジスタパネルの図6同様の透過平面図を示す。この図7において、図6に示す場合と異なる点は、連結部6cを含む補助容量ライン6下における層間絶縁膜19(図2参照)の上面にITOやZnOなどの透明導電材料からなる透過性補助容量ライン6Aを設けた点である。
【0034】
この場合、透過性補助容量ライン6Aは、画素電極5の左右辺部および下辺部に対応する領域において、連結部6cを含む補助容量ライン6のやや内側の位置まで設けられている。また、透過性補助容量ライン6Aは、薄膜トランジスタ4のソース電極17の画素電極5との接続部分(つまり、図2のコンタクトホール21の部分)およびその近傍に対応する領域には設けられていない。さらに、連結部6cを含む補助容量ライン6は、ITOやZnOなどの透明導電材料からなる透過性補助容量ライン6Aと直接電気的にコンタクト可能なクロムやモリブデンなどからなる遮光性金属によって形成されている。
【0035】
このように、この第6実施形態では、透過性補助容量ライン6Aを、画素電極5の左右辺部および下辺部に対応する領域において、連結部6cを含む補助容量ライン6のやや内側の位置まで設けているため、当該やや内側の位置に位置する透過性補助容量ライン6Aと画素電極5との重合部分によっても補助容量部が形成される。しかも、当該やや内側の位置に位置する透過性補助容量ライン6AはITOやZnOなどの透明導電材料によって形成されているため、開口率に影響を与えることはない。したがって、当該やや内側の位置に位置する透過性補助容量ライン6Aの大きさや形状を適宜に選定することにより、開口率に影響を与えることなく、補助容量の大きさを調整することができる。
【0036】
なお、透過性補助容量ライン6Aは、図2を参照して説明すると、補助容量ライン6を含む層間絶縁膜19の上面に設けるようにしてもよく、また、補助容量ライン6を含む層間絶縁膜19の上面に設けられた上層層間絶縁膜(図示せず)の上面に該上層層間絶縁膜に設けられたコンタクトホールを介して補助容量ライン6に接続させて設けるようにしてもよい。また、上層層間絶縁膜下に透過性補助容量ライン6Aを設け、上層層間絶縁膜上に補助容量ライン6を該上層層間絶縁膜に設けられたコンタクトホールを介して透過性補助容量ライン6Aに接続させて設けるようにしてもよい。
【0037】
(第7実施形態)
なお、上記各実施形態では、薄膜トランジスタ4がアモルファスシリコン薄膜トランジスタである場合について説明したが、この発明はポリシリコン薄膜トランジスタにも適用することができる。そこで、次に、図2同様の断面図である図8を参照して、この発明の第7実施形態としてのポリシリコン薄膜トランジスタを備えた薄膜トランジスタパネルについて説明する。
【0038】
図8に示すように、ガラス基板1の上面には酸化シリコンからなる第1の下地絶縁膜31および窒化シリコンからなる第2の下地絶縁膜32が設けられている。第2の下地絶縁膜32の上面の所定の箇所にはポリシリコンからなる半導体薄膜33が設けられている。この場合、半導体薄膜33の中央部は真性領域からなるチャネル領域33aとされ、その両側はn型不純物注入領域からなるソース領域33bおよびドレイン領域33cとされている。
【0039】
半導体薄膜33を含む第2の下地絶縁膜32の上面には窒化シリコンからなるゲート絶縁膜12が設けられている。チャネル領域33a上におけるゲート絶縁膜12の上面の所定の箇所にはクロムやモリブデンなどからなるゲート電極11が設けられている。また、ゲート絶縁膜12の上面の所定の箇所にはクロムやモリブデンなどからなる走査ライン(図示せず)がゲート電極11に接続されて設けられている。
【0040】
ゲート電極11などを含むゲート絶縁膜12の上面には窒化シリコンからなる第1の層間絶縁膜34が設けられている。ソース領域33bおよびドレイン領域33c上におけるゲート絶縁膜12および第1の層間絶縁膜34にはコンタクトホール35、36が設けられている。コンタクトホール35、36内およびその各近傍の第1の第1の層間絶縁膜34の上面の各所定の箇所にはクロムやモリブデンなどからなるソース電極17およびドレイン電極18が設けられている。また、第1の第1の層間絶縁膜34の上面の所定の箇所にはクロムやモリブデンなどからなるデータライン3がドレイン電極18に接続されて設けられている。
【0041】
そして、半導体薄膜33、ゲート絶縁膜12、ゲート電極11、第1の層間絶縁膜34、コンタクトホール35、36、ソース電極17およびドレイン電極18により、薄膜トランジスタ4が構成されている。
【0042】
ソース電極17、ドレイン電極18およびデータライン3を含む第1の層間絶縁膜34の上面には窒化シリコンからなる第2の層間絶縁膜37が設けられている。データライン3上における第2の層間絶縁膜37の上面の所定の箇所にはクロムやモリブデンなどからなる補助容量ライン6が設けられている。補助容量ライン6の幅はデータライン3の幅よりも大きくなっている。
【0043】
補助容量ライン6を含む第2の層間絶縁膜37の上面には窒化シリコンからなるオーバーコート膜20が設けられている。ソース電極17上における第2の層間絶縁膜37およびオーバーコート膜20にはコンタクトホール21が設けられている。オーバーコート膜20の上面の所定の箇所にはITOやZnOなどの透明導電材料からなる画素電極5がコンタクトホール21を介してソース電極17に接続されて設けられている。
【0044】
そして、上記構成の薄膜トランジスタパネルを備えたアクティブマトリックス型液晶表示装置でも、データライン3と画素電極5との間に、データライン3の幅よりも広い形状を有する補助容量ライン6を設けているので、この補助容量ライン6により、データライン3と画素電極5との間に結合容量が発生するのを防止することができ、したがって垂直クロストークが発生しないようにすることができ、表示特性を向上することができる。
【0045】
(第8実施形態)
ところで、ポリシリコン薄膜トランジスタ4では、耐光性が高いため、この薄膜トランジスタ4を遮光しないようにしてもよい。そこで、次に、図7同様の透過平面図である図9を参照して、この発明の第8実施形態としてのポリシリコン薄膜トランジスタ4を備えた薄膜トランジスタパネルについて説明する。
【0046】
図9において、図7に示す場合と異なる点は、画素電極5および透過性補助容量ライン6Aで薄膜トランジスタ4を覆った点である。このようにした場合には、薄膜トランジスタ4の周囲における光漏れ領域に配置された画素電極5を透過画素の一部とすることができるため、開口率を大きくすることができる。なお、薄膜トランジスタ4上は透過性補助容量ライン6Aでシールドされているため、トランジスタ特性は画素電極5の影響を受けることはない。
【0047】
(その他の実施形態)
図5、図6、図7および図9にそれぞれ示す場合において、液晶表示装置を反射型として使用するとき、補助容量ライン6をアルミニウム系金属や銀系金属などの高反射率材料によって形成し、この補助容量ライン6の画素電極5との重合部分を外光を反射するための反射面として利用するようにしてもよい。
【0048】
なお、上述の実施形態では、画素電極5が列方向に直線状に配列されたストライプ配列とし、データライン3および補助容量ライン6をこの画素電極5間において列方向に直線状に形成した場合で説明したが、画素電極5を1行毎に半ピッチずつずらした、所謂、デルタ配列となしたものにも適用することが可能であり、その場合には、データライン3および補助容量ライン6は、画素電極5の各行間において、走査ライン2と平行に画素電極5の半ピッチ分延出されたジグザグ形状に形成される。また、スイッチング素子として薄膜トランジスタを用いているが、ダイオード等、他のスイッチング素子を適用することができる。
【0049】
【発明の効果】
以上説明したように、この発明によれば、補助容量ラインを画素電極とデータラインとの間にそれぞれ絶縁膜を介して設けているので、この補助容量ラインにより、画素電極とデータラインとの間に結合容量が発生するのを防止することができ、したがって垂直クロストークが発生しないようにすることができ、表示特性を向上することができる。
【図面の簡単な説明】
【図1】この発明の第1実施形態としてのアクティブマトリックス型液晶表示装置における薄膜トランジスタパネルの要部の透過平面図。
【図2】図1のII−II線に沿う断面図。
【図3】この発明の第2実施形態としての薄膜トランジスタパネルの図1同様の透過平面図。
【図4】この発明の第3実施形態としての薄膜トランジスタパネルの図3同様の透過平面図。
【図5】この発明の第4実施形態としての薄膜トランジスタパネルの図1同様の透過平面図。
【図6】この発明の第5実施形態としての薄膜トランジスタパネルの図5同様の透過平面図。
【図7】この発明の第6実施形態としての薄膜トランジスタパネルの図6同様の透過平面図。
【図8】この発明の第7実施形態としての薄膜トランジスタパネルの図2同様の断面図。
【図9】この発明の第8実施形態としての薄膜トランジスタパネルの図7同様の透過平面図。
【図10】(A)および(B)は従来のアクティブマトリックス型液晶表示装置の問題点を説明するために示す図。
【符号の説明】
1 ガラス基板
2 走査ライン
3 データライン
4 薄膜トランジスタ
5 画素電極
6 補助容量ライン
6A 透過性補助容量ライン
Claims (14)
- マトリックス状に設けられた走査ラインおよびデータラインと、前記両ラインの各交点近傍に前記両ラインに接続されて設けられたスイッチング素子と、前記スイッチング素子に接続されて設けられた画素電極と、前記画素電極と重ね合わされて設けられ、前記画素電極と重ね合わされた部分により補助容量部を形成する補助容量ラインとを備えたアクティブマトリックス型液晶表示装置において、前記補助容量ラインは、前記画素電極と前記データラインとの間にそれぞれ絶縁膜を介して設けられ、且つ、前記データラインと平行に形成されていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項1に記載の発明において、前記補助容量ラインは前記データラインと重ね合わされた部分を有し、前記補助容量ラインの前記データラインと重ね合わされた部分の幅は前記データラインの幅よりも広くなっていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項1または2に記載の発明において、前記画素電極はその前段の前記走査ラインと重ね合わされていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項1または2に記載の発明において、前記補助容量ラインから前記画素電極と前記薄膜トランジスタのゲート電極との間の隙間の少なくとも一部と重ね合わされる延出部が延出されていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項1または2に記載の発明において、前記補助容量ラインから前記画素電極と前記走査ラインとの間の隙間と重ね合わされる延出部が延出されていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項1〜5のいずれかに記載の発明において、少なくとも前記補助容量ラインにそれよりも幅広の透過性補助容量ラインが重ね合わされて設けられていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項1または2に記載の発明において、互いに隣接する前記補助容量ライン間に連結部が設けられ、全体として格子状となっていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項7に記載の発明において、前記連結部は前記画素電極と前記走査ラインとの間の隙間および前記走査ラインとその後段の前記画素電極との間の隙間と重ね合わされていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項7に記載の発明において、前記連結部は前記薄膜トランジスタと重ね合わされていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項7に記載の発明において、前記連結部の一部は前記走査ラインと重ね合わされず、当該非重合領域における前記走査ラインの一部とその後段の前記画素電極とが重ね合わされていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項7に記載の発明において、前記補助容量ラインおよび前記連結部は透過画素以外の領域と重ね合わされていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項7〜11のいずれかに記載の発明において、前記補助容量ラインおよび前記連結部にそれらよりも幅広の透過性補助容量ラインが重ね合わされて設けられていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項12に記載の発明において、前記透過性補助容量ラインおよび前記画素電極で前記薄膜トランジスタおよびその周囲を覆い、前記薄膜トランジスタの周囲の光漏れ領域が透過画素の一部となっていることを特徴とするアクティブマトリックス型液晶表示装置。
- 請求項12に記載の発明において、前記補助容量ラインを高反射率金属によって形成し、該補助容量ラインおよび前記画素電極で前記薄膜トランジスタおよびその周囲を覆い、前記薄膜トランジスタおよびその周囲に対応する領域における前記補助容量ラインが反射面となっていることを特徴とするアクティブマトリックス型液晶表示装置。
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245031A (ja) * | 2005-02-28 | 2006-09-14 | Casio Comput Co Ltd | 薄膜トランジスタパネル |
JP2006343612A (ja) * | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 液晶表示装置 |
JP2007155962A (ja) * | 2005-12-02 | 2007-06-21 | Casio Comput Co Ltd | 液晶表示装置 |
KR101039154B1 (ko) | 2008-07-19 | 2011-06-03 | 가시오게산키 가부시키가이샤 | 박막 트랜지스터 어레이 기판 |
JP2012215747A (ja) * | 2011-04-01 | 2012-11-08 | Seiko Epson Corp | 電気光学装置、電子機器、電気光学装置の製造方法 |
US8395717B2 (en) | 2010-06-21 | 2013-03-12 | Casio Computer Co., Ltd. | Liquid crystal display apparatus |
JP2015052730A (ja) * | 2013-09-09 | 2015-03-19 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
EP3651209A1 (en) * | 2005-06-10 | 2020-05-13 | Samsung Display Co., Ltd. | Manufacturing method for thin film transistor having channel comprising zinc oxide |
JP2020160253A (ja) * | 2019-03-26 | 2020-10-01 | 株式会社ジャパンディスプレイ | 表示装置 |
-
2003
- 2003-05-15 JP JP2003137232A patent/JP4102925B2/ja not_active Expired - Lifetime
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245031A (ja) * | 2005-02-28 | 2006-09-14 | Casio Comput Co Ltd | 薄膜トランジスタパネル |
JP2006343612A (ja) * | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 液晶表示装置 |
JP4687259B2 (ja) * | 2005-06-10 | 2011-05-25 | カシオ計算機株式会社 | 液晶表示装置 |
EP3651209A1 (en) * | 2005-06-10 | 2020-05-13 | Samsung Display Co., Ltd. | Manufacturing method for thin film transistor having channel comprising zinc oxide |
JP2007155962A (ja) * | 2005-12-02 | 2007-06-21 | Casio Comput Co Ltd | 液晶表示装置 |
US7554618B2 (en) | 2005-12-02 | 2009-06-30 | Casio Computer Co., Ltd. | Liquid crystal display device having crosstalk preventing structure |
JP4492528B2 (ja) * | 2005-12-02 | 2010-06-30 | カシオ計算機株式会社 | 液晶表示装置 |
US8379175B2 (en) | 2008-07-19 | 2013-02-19 | Casio Computer Co., Ltd. | Interconnection structure between signal line and thin film transistor |
KR101039154B1 (ko) | 2008-07-19 | 2011-06-03 | 가시오게산키 가부시키가이샤 | 박막 트랜지스터 어레이 기판 |
US8395717B2 (en) | 2010-06-21 | 2013-03-12 | Casio Computer Co., Ltd. | Liquid crystal display apparatus |
JP2012215747A (ja) * | 2011-04-01 | 2012-11-08 | Seiko Epson Corp | 電気光学装置、電子機器、電気光学装置の製造方法 |
JP2015052730A (ja) * | 2013-09-09 | 2015-03-19 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
JP2020160253A (ja) * | 2019-03-26 | 2020-10-01 | 株式会社ジャパンディスプレイ | 表示装置 |
WO2020195757A1 (ja) * | 2019-03-26 | 2020-10-01 | 株式会社ジャパンディスプレイ | 表示装置 |
US11402713B2 (en) | 2019-03-26 | 2022-08-02 | Japan Display Inc. | Display device |
JP7240921B2 (ja) | 2019-03-26 | 2023-03-16 | 株式会社ジャパンディスプレイ | 表示装置 |
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Publication number | Publication date |
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