CN109003956B - 一种芯片封装结构及芯片封装结构阵列板 - Google Patents

一种芯片封装结构及芯片封装结构阵列板 Download PDF

Info

Publication number
CN109003956B
CN109003956B CN201810674182.9A CN201810674182A CN109003956B CN 109003956 B CN109003956 B CN 109003956B CN 201810674182 A CN201810674182 A CN 201810674182A CN 109003956 B CN109003956 B CN 109003956B
Authority
CN
China
Prior art keywords
lead
leads
integrated circuit
chip
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810674182.9A
Other languages
English (en)
Other versions
CN109003956A (zh
Inventor
林峰
李�杰
吴佳华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Liuzhou Zibo Technology Co ltd
Original Assignee
Liuzhou Zibo Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Liuzhou Zibo Technology Co ltd filed Critical Liuzhou Zibo Technology Co ltd
Priority to CN201810674182.9A priority Critical patent/CN109003956B/zh
Publication of CN109003956A publication Critical patent/CN109003956A/zh
Application granted granted Critical
Publication of CN109003956B publication Critical patent/CN109003956B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本申请适用于光学和电子技术领域，提供了一种芯片封装结构，其包括：引线框架、集成电路裸片、导线及封装体。所述引线框架包括位于中间位置的焊盘及围绕所述焊盘分布的第一引线和第二引线。所述第一引线用于传输集成电路裸片的信号。所述第二引线空置或接地以提供静电防护。所述第一引线对应焊盘的同一条侧边进行设置。所述第二引线对应焊盘上除了与第一引线相对的侧边以外的其他侧边进行设置。所述集成电路裸片设置在焊盘上并通过导线与所述第一引线连接，所述封装体用于密封所述引线框架、集成电路裸片及导线。本申请还提供一种包括多个呈矩阵阵列式排布的所述芯片封装结构的阵列板。

Description

一种芯片封装结构及芯片封装结构阵列板
技术领域
本申请属于半导体封装技术领域，尤其涉及一种芯片封装结构及芯片封装结构阵列板。
背景技术
随着电子产品，比如：手机、笔记本电脑等，持续地普及且不断往小型化和轻薄化方向发展，具有高密度、高性能、低成本等特点的四边扁平无引脚(QuadFlat Non-leadPackage,QFN)封装技术得到快速的发展。
传统QFN封装结构的引脚一般对称均匀地分布在QFN封装结构的四周边缘上。然而，采用此种传统QFN封装结构进行封装的裸片会通过不同侧边上的引脚传输信号。因此，当封装完成后需要对芯片进行信号测试时需要将整块包括多个QFN封装结构呈矩阵排布的阵列板进行多次切割形成单颗QFN封装结构后才能逐颗进行测试，不仅耗费时间而且增加了测试的成本。
发明内容
本申请所要解决的技术问题在于提供一种芯片封装结构及具有多个所述芯片封装结构的阵列板，可以高效率低成本地进行整板测试。
本申请实施方式提供了一种芯片封装结构，其包括：引线框架、集成电路裸片、导线及封装体。所述引线框架包括位于中间位置的焊盘及围绕所述焊盘分布的第一引线和第二引线。所述第一引线用于传输集成电路裸片的信号。所述第二引线空置或接地以提供静电防护。所述第一引线对应焊盘的同一条侧边进行设置。所述第二引线对应焊盘除了与第一引线相对的侧边以外的其他侧边进行设置。所述集成电路裸片设置在焊盘上并通过导线与所述第一引线连接，所述封装体用于密封所述引线框架、集成电路裸片及导线。
在某些实施方式中，所述集成电路裸片包括多个信号传输端。所述信号传输端集中设置在靠近集成电路裸片同一端部的区域内。所述集成电路裸片设置在焊盘上并使得设有信号传输端的一端朝向所述第一引线。
在某些实施方式中，所述第一引线的数量根据集成电路裸片的信号引出端的数量对应设置。与所述焊盘其中一条侧边对应的第二引线的数量可以为一个或多个。
在某些实施方式中，所述引线框架包括平行相对的第一表面及第二表面。所述第一表面用于设置集成电路裸片。所述第二表面用于对外连接及传输信号。每一条所述第一引线和第二引线都包括引线基体及引脚。所述引线基体在封装完成后会被封装体包覆。所述引脚由引线基体第二表面上的部分区域沿引线基体厚度方向延伸而出。所述引脚在封装后会裸露在外以实现对外连接。
在某些实施方式中，所述引线基体包括相对设置的固定端和连接端。所述固定端用于固定引线基体的位置。所述连接端用于与被封装的集成电路裸片进行连接。所述引脚设置在引线基体的连接端或者固定端与连接端之间的任意位置。
在某些实施方式中，所述第一引线上的引脚设置在第一引线的固定端与连接端之间。多条第一引线上的引脚共同构成以与该第一引线对应的焊盘侧边为弦的圆弧图案。所述第二引线的引脚设置在第二引线的连接端。
在某些实施方式中，所述引脚沿特定方向的延展长度显著大于其沿其他方向延展的长度。定义该延展长度最长的特定方向为引脚的长度方向。一部分引脚的长度方向与其他引脚的长度方向相交。
在某些实施方式中，该一部分引脚的长度方向垂直于其他引脚的长度方向。
在某些实施方式中，所述焊盘在与集成电路裸片平行相背的另一表面边缘上形成有限位结构。所述限位结构包括沿边缘按预设间隔开设的多个卡槽及在每个卡槽两侧形成的凸缘。所述卡槽在封装后由封装体填满。所述凸缘处通过导电性粘合剂对外连接。
在某些实施方式中，所述限位结构成对设置在焊盘相互对称的一对边缘上且在所述对称的边缘上所设的卡槽和凸缘的数量及位置一一对应。
在某些实施方式中，所述焊盘大致呈矩形。所述第一引线对应焊盘的同一条直角边设置。所述第二引线对应焊盘的其他三条直角边设置。
在某些实施方式中，所述集成电路裸片为生物识别裸片。
本申请还提供了一种芯片封装结构阵列板，其包括支撑框架及固定在所述支撑框架上呈矩阵阵列式排布的多个上述任意一实施方式的所述的芯片封装结构。
在某些实施方式中，排布在同一排或同一列封装单元内的芯片封装结构的第一引线都固定至支撑框架的同一条边缘上，所述支撑框架上分别在同一排或同一列封装单元的两端对应所述第一引线固定连接的支撑框架的同一条边缘所处的位置形成有标记。
在某些实施方式中，所述支撑框架包括主框架及形成在主框架上的多组纵横交错的支撑框条。所述主框架上定义出至少一个封装区。所述支撑框条的两端分别连接至封装区的内边缘以在封装区内定义出多个呈矩阵阵列式排布的用于固定所述芯片封装结构的封装单元。
在某些实施方式中，所述焊盘通过多个固定条与所在封装单元的内侧边缘连接并保持在所在封装单元内部大致中间的位置。所述第一引线和第二引线的固定端分别与所在封装单元对应的内侧边缘连接。所述第一引线和第二引线的连接端分别指向位于封装单元中间的焊盘。
在某些实施方式中，位于同一排或同一列的封装单元内的第一引线的固定端分别与构成所在封装单元的同一条支撑框条的内侧边缘或主框架的同一条内侧边缘连接。所述主框架上分别在同一排或同一列封装单元的两端对应所述第一引线固定端连接的同一条支撑框条内侧边缘或主框架的同一条内侧边缘所处的位置形成有标记。
本申请与现有技术相比，有益效果在于：本申请的芯片封装结构阵列板进行整板测试时只需要沿着同一排或同一列封装单元两端的对应标记切割一次便可以把一整排或列上全部芯片封装结构的第一引线与支撑框架的连接分离，方便一次性对一整块芯片封装结构阵列板上的每一排或列的每一颗芯片封装结构进行信号测试，提高了生产效率并且节省了生产成本。
附图说明
图1是本申请第一实施方式提供的芯片封装结构的俯视图。
图2是本申请第一实施方式提供的芯片封装结构的仰视图。
图3是本申请第一实施方式提供的芯片封装结构沿III-III线的剖视图。
图4是本申请第二实施方式提供的芯片封装结构的仰视图。
图5是本申请第二实施方式提供的芯片封装结构沿V-V线的剖视图。
图6是本申请第三实施方式提供的芯片封装结构的仰视图。
图7是本申请第三实施方式提供的芯片封装结构沿VI-VI线的剖视图。
图8是本申请第四实施方式提供的芯片功能模组的结构示意图。
图9是本申请第五实施方式提供的电子设备的结构示意图。
图10是本申请第六实施方式提供的芯片封装结构阵列板的结构示意图。
图11是图10中第XI-XI部分的局部放大图。
具体实施方式
下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或排列顺序。由此，限定有“第一”、“第二”的技术特征可以明示或者隐含地包括一个或者更多个所述技术特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定或限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体化连接；可以是机械连接，也可以是电连接或相互通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件之间的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下文的公开提供了许多不同的实施方式或示例用来实现本申请的不同结构。为了简化本申请的公开，下文仅对特定例子的部件和设定进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复使用参考数字和/或参考字母，这种重复使用是为了简化和清楚地表述本申请，其本身不指示所讨论的各种实施方式和/或设定之间的特定关系。此外，本申请在下文描述中所提供的各种特定的工艺和材料仅为实现本申请技术方案的示例，但是本领域普通技术人员应该意识到本申请的技术方案也可以通过下文未描述的其他工艺和/或其他材料来实现。
进一步地，所描述的特征、结构可以以任何合适的方式结合在一个或更多实施方式中。在下文的描述中，提供许多具体细节以便能够充分理解本申请的实施方式。然而，本领域技术人员应意识到，即使没有所述特定细节中的一个或更多，或者采用其它的结构、组元等，也可以实践本申请的技术方案。在其它情况下，不详细示出或描述公知结构或者操作以避免模糊本申请之重点。
如图1、图2和图3所示，本申请第一实施方式提供了一种芯片封装结构1，用于对一集成电路裸片16进行封装。所述集成电路裸片16用于感测一目标物体的生物特征信息以进行识别，该生物特征信息包括但不限于指纹、手掌纹、耳纹、脚掌纹等皮肤纹路信息，以及心率、静脉、血氧浓度、虹膜、声纹等其他生物特征信息。所述目标物体可以是人体，也可以是其他类型的生物体。
所述芯片封装结构1包括引线框架10、封装体12、粘合层14、集成电路裸片16以及导线18。所述引线框架10包括位于中间的焊盘102以及围绕所述焊盘102分布的第一引线104和第二引线106。所述第一引线104用于传输信号。所述第二引线106可以空置也可用于接地以提供静电防护。所述焊盘102为对称结构。所述第一引线104对应焊盘102的同一条侧边进行设置。所述第二引线106对应焊盘102的其他侧边进行设置。
所述第一引线104的数量可以根据所要封装的集成电路裸片16的信号传输端160的数量对应设置。所述第二引线106对应所述焊盘102除了与第一引线104相对的侧边以外的其他一个或多个侧边进行设置。与所述焊盘102其中一条侧边对应的第二引线106的数量可以根据所要封装的集成电路裸片16的设计需求设置为一个或多个。
在本实施方式中，所述信号传输端160集中设置在靠近集成电路裸片16的同一端部的区域内。可以理解的是，上述区域可以包括所述集成电路裸片16该端部所在的侧边以及该侧边相对两端所连接的相邻两侧边较靠近该端部的一小段所围成的范围。因此所述集成电路裸片16的信号传输端160可以非常方便地通过导线18与对应焊盘102同一侧边设置的第一引线104连接。
可以理解的是，在其他实施方式中，对于信号传输端160设置在不同侧的集成电路裸片16也可优先通过与设置在焊盘102同一侧的第一引线104进行信号传输，各别离第一引线104较远的信号传输端160可以通过设置在附近的第二引线106进行信号传输。
所述引线框架10定义出平行相对的第一表面101及第二表面103。所述第一表面101用于设置集成电路裸片16。所述第二表面103用于对外连接以传输信号。每一条所述第一引线104和第二引线106都包括引线基体105及引脚107。所述引线基体105在封装完成后会被封装体12包覆。所述引脚107由引线基体105第二表面103上的部分区域沿引线基体105厚度方向延伸而出。所述引脚107在封装完成后会裸露在外以实现整个芯片封装结构1的对外连接。
所述引线基体105呈细长条状，包括相对设置的固定端1050和连接端1052。所述固定端1050用于固定引线基体105的位置。所述连接端1052用于与被封装的集成电路裸片16进行连接。所述引脚107设置在引线基体105的连接端1052或者固定端1050与连接端1052之间的任意位置，可以根据整个芯片封装结构1在封装完成后需要裸露的引脚107图案来进行调整。
在本实施方式中，所述第一引线104上的引脚107设置在第一引线104的固定端1050与连接端1052之间，多条第一引线104上的引脚107共同构成以与该第一引线104对应的焊盘102侧边为弦的圆弧图案。所述第二引线106的引脚107设置在第二引线106的连接端1052。
所述引脚107沿特定方向的延展长度显著大于其沿其他方向延展的长度，定义该最长的特定方向为引脚107的长度方向。部分引脚107的长度方向与其他引脚107的长度方向相交，即并非全部引脚107的长度方向都朝向同一个方向。优选地，一部分引脚107的长度方向垂直于其他引脚107的长度方向。因为引脚107在通过导电性粘合剂，比如：锡焊膏、导电银胶等，进行贴装时沿其自身长度方向受到的应力最大，所以长度方向朝向不同的引脚107在贴装时所受应力会相互抵消而防止所述芯片封装结构1发生移位。
在本实施方式中，所述焊盘102大致呈矩形。所述第一引线104和集成电路裸片16的信号传输端160对应焊盘102的同一条直角边设置。所述第二引线106对应焊盘102的其他三条直角边设置。所述第一引线104上引脚107的长度方向以及与位于第一引线104左右两侧的焊盘102直角边相对应的第二引线106上引脚107的长度方向均沿着第一方向。与第一引线104相对的焊盘102直角边所对应的第二引线106上引脚107的长度方向沿着第二方向。所述第一方向垂直于第二方向。
所述焊盘102的第二表面103在边缘上形成有限位结构1020，用于防止芯片封装结构1在SMT过程中发生位置的偏移。所述限位结构1020包括沿边缘按预设间隔开设的多个卡槽1022及在每个卡槽1022两侧形成的凸缘1024。为了确保封装后芯片封装结构1整体的受力均匀，所述限位结构1020应成对设置在焊盘102相互对称的边缘上且在所述对称的边缘上所设的卡槽1022和凸缘1024的数量及位置需一一对应。在本实施方式中，所述限位结构1020分别设置在焊盘102与两侧对称的第二引线106相对应的侧边上，每一侧边缘上的限位结构1020包括相互间隔排列的三个凸缘1024与三个卡槽1022。
所述卡槽1022对应的位置被蚀刻掉，进行封装时所述封装体12会填满卡槽1022直至与焊盘102的第二表面103平齐。当封装完成后在芯片封装结构1与电路板连接的表面上所述限位结构1020会形成封装体12与凸缘1024所在的焊盘102材质交替间隔排列的界面区域。进行SMT时，在所述凸缘1024所处的区域内通过导电性粘合剂对外连接，因凸缘1024所在区域两侧的封装体12材料区域均不吃锡，导电性粘合剂会被限制在凸缘1024所在的焊盘102材质区域内从而防止芯片封装结构1在贴装时因导电性粘合剂流动而导致偏移。
所述集成电路裸片16通过粘合层14设置在焊盘102的第一表面101上，并使得集成电路裸片16设有信号传输端160的一侧朝向第一引线104设置。所述导线18通过打线的方式对应连接所述集成电路裸片16的信号传输端160与第一引线104的连接端1052。所述集成电路裸片16的信号通过导线18传输至第一引线104，再通过第一引线104第二表面103上对应的引脚107对外传输。在本实施方式中，所述集成电路裸片16为指纹识别裸片，对应地，所述芯片封装结构1为指纹识别芯片。
所述封装体12用于密封所述引线框架10、集成电路裸片16及导线18，以支撑和保护整个芯片封装结构1。所述封装体12的材料可以为，但不限于，聚酰亚胺(Polyimide,PI)、环氧树脂模塑料(Epoxy Molding Compound,EMC)、有机硅等。
如图4和图5所示，本申请第二实施方式提供了一种芯片封装结构2，其与第一实施方式中的芯片封装结构1基本相同，其区别在于第二实施方式中所述焊盘202的结构不同于第一实施方式中的焊盘102结构。
所述焊盘202的第二表面203边缘处没有设置所述限位结构1020。所述第二表面203为平整表面。所述焊盘202的厚度大致等于所述引线基体205和引脚207的厚度之和以使得完成封装后所述焊盘202的第二表面203与第一引线204和第二引线206的引脚207端面保持平齐，共同作为芯片封装结构2实现外部连接的连接面。
如图6和图7所示，本申请第三实施方式提供了一种芯片封装结构3，与第一实施方式中的芯片封装结构1基本相同，其区别在于第三实施方式中用于传输信号的引线304可对应焊盘302的不同侧边进行设置。设置在焊盘302上的集成电路裸片36根据自身信号传输端360的分布选择就近的引线304进行打线连接。
在本实施方式中，所述引线以焊盘302为中心对称分布，对应焊盘302每条侧边上的引线304的形状和个数相同。
请一并参阅图2和图8，本申请第四实施方式提供了一种芯片功能模组4，所述芯片功能模组4包括电路板40及所述第一实施方式、第二实施方式或第三实施方式中的芯片封装结构1。所述电路板40用于安装所述芯片封装结构1并配合所述芯片封装结构1实现特定的功能。可以理解的是，为了配合所述芯片封装结构1实现功能，所述电路板40上除了走线以外还可以设置一个或多个其他电子元器件。
所述电路板40包括与芯片封装结构1的引线对应连接的引线连接点402及与芯片封装结构的焊盘102进行连接的焊盘连接点404。所述引线连接点402的图案与芯片封装结构1的引脚107图案一致。所述焊盘连接点404包括与所述限位结构1020中凸缘1024位置对应的限位连接点406及与焊盘102的中间区域对应设置的固定连接点408。所述固定连接点408优先设置成对称的图案以使得芯片封装结构1所受到的应力可相互平衡。
在本实施方式中，所述固定连接点408的图案为对称分布的六个点。所述芯片封装结构1通过在上述引线连接点402和固定连接点408处点导电性粘合剂再进行SMT的方式设置在所述电路板40上。
在本实施方式中，所述电路板40为软性印刷电路板，所述芯片封装结构1为指纹识别芯片，对应地，所述芯片功能模组4为可感测使用者指纹的指纹识别模组。
可以理解的是，对应于第二实施方式中没有在第二表面203上设置限位结构1020的焊盘102，所述焊盘连接点404仅包括设置在第二表面203中间区域的固定连接点408。
如图9所示，本申请第五实施方式提供一种电子设备5，例如手机、笔记本电脑、平板电脑、触控交互屏等。所述电子设备5包括至少一个上述第一实施方式、第二实施方式或第三实施方式中的芯片封装结构1或者第四实施方式中的芯片功能模组4。在本实施方式中，所述芯片封装结构1为指纹识别芯片，或者所述芯片功能模组4为指纹识别模组。
如图10和图11所示，本申请第六实施方式提供一种芯片封装结构阵列板6，其包括支撑框架60及固定在所述支撑框架60上呈矩阵阵列式排布的多个第一实施方式或第二实施方式中的芯片封装结构1。排布在同一排或同一列的芯片封装结构1的第一引线104都固定至支撑框架60的同一条边缘上。所述支撑框架60上分别在所述同一排或同一列芯片封装结构1的两端对应与所述第一引线104固定连接的支撑框架60的同一条边缘所在的位置做出标记68。
所述支撑框架60包括主框架62及形成在主框架62上的多组纵横交错的支撑框条64。所述主框架62上定义出至少一个封装区63。所述支撑框条64的两端分别连接至封装区63的内边缘以在封装区63内定义出多个呈矩阵阵列式排布的用于封装所述芯片封装结构1的封装单元65。
在本实施方式中，所述支撑框条64垂直相交以定义出矩形封装单元65。可以理解的是，在另一实施方式中所述相互交错的支撑框条64也可以定义出其他不同形状的封装单元65。每一个芯片封装结构阵列板6上所形成的封装区63的数量及尺寸大小可根据主框架62的支撑强度和封装模具的规格进行调整。
所述每一个芯片封装结构1的引线框架10固定在对应封装单元65的内侧边缘上。其中，所述焊盘102通过多个固定条66与所在封装单元65的内侧边缘连接并保持在所在封装单元65内部大致中间的位置。所述第一引线104和第二引线106的固定端1050分别与所在封装单元65对应的内侧边缘连接。所述第一引线104和第二引线106的连接端1052分别指向位于封装单元65中间的焊盘102。
位于同一排或同一列的封装单元65内的第一引线104的固定端1050分别与构成所在封装单元65的同一条支撑框条64的内侧边缘或主框架62内侧边缘连接。所述主框架62分别在同一排或同一列封装单元65的两端对应与所述第一引线104的固定端1050连接的支撑框条64内侧边缘或主框架62内侧边缘所在的位置做出标记68。对于信号全部通过第一引线104进行传输的芯片，在对封装后的芯片封装结构阵列板6进行整板测试时只需要沿着同一排或同一列封装单元65两端的对应标记68切割一次便可以把一整排或列上全部芯片封装结构1的第一引线104与支撑框架60的连接分离，从而通过测试设备对一整块芯片封装结构阵列板6上的每一排或列的每一颗芯片封装结构1进行信号测试。
与现有芯片封装结构在四周都设有传输信号的引线304而需要切割多次把整块芯片封装结构阵列板6切成多颗芯片封装结构1才能进行测试的情况相比，本申请的芯片封装结构阵列板6只需要对每一排或列的芯片封装结构1切割一次便可以对一整块芯片封装结构阵列板6上的每一排或列的每一颗芯片封装结构1进行信号测试，提高了生产效率并且节省了生产成本。
在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
以上所述仅为本申请的较佳实施方式而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (17)

1.一种芯片封装结构，其包括：引线框架、集成电路裸片、导线及封装体，所述引线框架包括位于中间位置的焊盘及围绕所述焊盘分布的第一引线和第二引线，所述第一引线用于传输集成电路裸片的信号，所述第二引线空置或接地以提供静电防护，所述第一引线对应焊盘的同一条侧边进行设置，所述第二引线对应焊盘上除了与第一引线相对的侧边以外的其他侧边进行设置，所述集成电路裸片设置在焊盘上并通过导线与所述第一引线连接，所述封装体用于密封所述引线框架、集成电路裸片及导线。
2.如权利要求1所述的芯片封装结构，其特征在于，所述集成电路裸片包括多个信号传输端，所述信号传输端集中设置在靠近集成电路裸片同一端部的区域内，所述集成电路裸片设置在焊盘上并使得设有信号传输端的一端朝向所述第一引线。
3.如权利要求2所述的芯片封装结构，其特征在于，所述第一引线的数量根据集成电路裸片的信号引出端的数量对应设置，与所述焊盘其中一条侧边对应的第二引线的数量可以为一个或多个。
4.如权利要求1所述的芯片封装结构，其特征在于，所述引线框架包括平行相对的第一表面及第二表面，所述第一表面用于设置集成电路裸片，所述第二表面用于对外连接及传输信号，每一条所述第一引线和第二引线都包括引线基体及引脚，所述引线基体在封装完成后会被封装体包覆，所述引脚由引线基体第二表面上的部分区域沿引线基体厚度方向延伸而出，所述引脚在封装后会裸露在外以实现对外连接及传输信号。
5.如权利要求4所述的芯片封装结构，其特征在于，所述引线基体包括相对设置的固定端和连接端，所述固定端用于固定引线基体的位置，所述连接端用于与被封装的集成电路裸片进行连接，所述引脚设置在引线基体的连接端或者固定端与连接端之间的任意位置。
6.如权利要求5所述的芯片封装结构，其特征在于，所述第一引线上的引脚设置在第一引线的固定端与连接端之间，多条第一引线上的引脚共同构成以与该第一引线对应的焊盘侧边为弦的圆弧图案，所述第二引线的引脚设置在第二引线的连接端。
7.如权利要求4所述的芯片封装结构，其特征在于，所述引脚沿特定方向的延展长度显著大于其沿其他方向延展的长度，定义该延展长度最长的特定方向为引脚的长度方向，一部分引脚的长度方向与其他引脚的长度方向相交。
8.如权利要求7所述的芯片封装结构，其特征在于，该一部分引脚的长度方向垂直于其他引脚的长度方向。
9.如权利要求1所述的芯片封装结构，其特征在于，所述焊盘在与集成电路裸片平行相背的另一表面边缘上形成有限位结构，所述限位结构包括沿边缘按预设间隔开设的多个卡槽及在每个卡槽两侧形成的凸缘，所述卡槽在封装后由封装体填满，所述凸缘处通过导电性粘合剂对外连接。
10.如权利要求9所述的芯片封装结构，其特征在于，所述限位结构成对设置在焊盘相互对称的一对边缘上且在所述对称的边缘上所设的卡槽和凸缘的数量及位置一一对应。
11.如权利要求1所述的芯片封装结构，其特征在于，所述焊盘大致呈矩形，所述第一引线对应焊盘的同一条直角边设置，所述第二引线对应焊盘的其他三条直角边设置。
12.如权利要求1所述的芯片封装结构，其特征在于，所述集成电路裸片为生物识别裸片。
13.一种芯片封装结构阵列板，其包括支撑框架及固定在所述支撑框架上呈矩阵阵列式排布的多个如权利要求1-12中任一项所述的芯片封装结构。
14.如权利要求13所述的芯片封装结构阵列板，其特征在于，排布在同一排或同一列封装单元内的芯片封装结构的第一引线都固定至支撑框架的同一条边缘上，所述支撑框架上分别在同一排或同一列封装单元的两端对应所述第一引线固定连接的支撑框架的同一条边缘所处的位置形成有标记。
15.如权利要求13所述的芯片封装结构阵列板，其特征在于，所述支撑框架包括主框架及形成在主框架上的多组纵横交错的支撑框条，所述主框架上定义出至少一个封装区，所述支撑框条的两端分别连接至封装区的内边缘以在封装区内定义出多个呈矩阵阵列式排布的用于固定所述芯片封装结构的封装单元。
16.如权利要求15所述的芯片封装结构阵列板，其特征在于，所述焊盘通过多个固定条与所在封装单元的内侧边缘连接并保持在所在封装单元内部大致中间的位置，所述第一引线和第二引线的固定端分别与所在封装单元对应的内侧边缘连接，所述第一引线和第二引线的连接端分别指向位于封装单元中间的焊盘。
17.如权利要求15所述的芯片封装结构阵列板，其特征在于，位于同一排或同一列的封装单元内的第一引线的固定端分别与构成所在封装单元的同一条支撑框条的内侧边缘或主框架的同一条内侧边缘连接，所述主框架上分别在同一排或同一列封装单元的两端对应所述第一引线固定端连接的同一条支撑框条内侧边缘或主框架的同一条内侧边缘所处的位置形成有标记。
CN201810674182.9A 2018-06-26 2018-06-26 一种芯片封装结构及芯片封装结构阵列板 Active CN109003956B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810674182.9A CN109003956B (zh) 2018-06-26 2018-06-26 一种芯片封装结构及芯片封装结构阵列板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810674182.9A CN109003956B (zh) 2018-06-26 2018-06-26 一种芯片封装结构及芯片封装结构阵列板

Publications (2)

Publication Number Publication Date
CN109003956A CN109003956A (zh) 2018-12-14
CN109003956B true CN109003956B (zh) 2024-03-29

Family

ID=64600252

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810674182.9A Active CN109003956B (zh) 2018-06-26 2018-06-26 一种芯片封装结构及芯片封装结构阵列板

Country Status (1)

Country Link
CN (1) CN109003956B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471317A (zh) * 2007-12-26 2009-07-01 联发科技股份有限公司 引线框架封装及引线框架
CN208570590U (zh) * 2018-06-26 2019-03-01 深圳信炜生物识别科技有限公司 一种芯片封装结构及芯片封装结构阵列板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW451365B (en) * 1999-01-18 2001-08-21 Siliconware Precision Industries Co Ltd Semiconductor package with dual chips

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471317A (zh) * 2007-12-26 2009-07-01 联发科技股份有限公司 引线框架封装及引线框架
CN208570590U (zh) * 2018-06-26 2019-03-01 深圳信炜生物识别科技有限公司 一种芯片封装结构及芯片封装结构阵列板

Also Published As

Publication number Publication date
CN109003956A (zh) 2018-12-14

Similar Documents

Publication Publication Date Title
JP4195804B2 (ja) デュアルダイパッケージ
US5953589A (en) Ball grid array semiconductor package with solder balls fused on printed circuit board and method for fabricating the same
KR100460063B1 (ko) 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US7851902B2 (en) Resin-sealed semiconductor device, manufacturing method thereof, base material for the semiconductor device, and layered and resin-sealed semiconductor device
US5532905A (en) Thermally enhanced leadframe for packages that utilize a large number of leads
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
US5548087A (en) Molded plastic packaging of electronic devices
CN108987369B (zh) 一种芯片封装结构、芯片功能模组及电子设备
KR20030006844A (ko) 지지 테이프를 이용한 초박형 반도체 패키지 소자
US9666510B2 (en) Dual row quad flat no-lead semiconductor package
CN109003956B (zh) 一种芯片封装结构及芯片封装结构阵列板
JPH10284873A (ja) 半導体集積回路装置およびｉｃカードならびにその製造に用いるリードフレーム
JPH08148635A (ja) 半導体装置
KR100788341B1 (ko) 칩 적층형 반도체 패키지
CN208580735U (zh) 一种芯片封装结构、芯片功能模组及电子设备
CN208570589U (zh) 一种芯片封装结构、芯片功能模组及电子设备
CN209044625U (zh) 生物传感芯片及电子设备
KR20040069392A (ko) 적층형 반도체 멀티 칩 패키지
CN109065520A (zh) 一种芯片封装结构、芯片功能模组及电子设备
JP3665609B2 (ja) 半導体装置及びその半導体装置を複数個実装した半導体装置ユニット
CN218867096U (zh) 衬底和半导体器件
JP2001024139A (ja) 半導体装置およびその製造方法
JP2005079387A (ja) 半導体装置、半導体モジュールおよび半導体装置の製造方法
JPH01210393A (ja) 集積回路装置
JPH01209194A (ja) 集積回路装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20210315

Address after: 545000 No.108, 2nd floor, building 2, 29 Xinliu Avenue, Liuzhou City, Guangxi Zhuang Autonomous Region

Applicant after: Liuzhou Zibo Technology Co.,Ltd.

Address before: 518055 room 2104, Kim Chi Chi house, 1 Tong Ling Road, Taoyuan street, Shenzhen, Guangdong, Nanshan District

Applicant before: SHENZHEN XINWEISHENGWUSHIBIE TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant