CN108962920B - 半导体结构及像素结构 - Google Patents

半导体结构及像素结构 Download PDF

Info

Publication number
CN108962920B
CN108962920B CN201810782917.XA CN201810782917A CN108962920B CN 108962920 B CN108962920 B CN 108962920B CN 201810782917 A CN201810782917 A CN 201810782917A CN 108962920 B CN108962920 B CN 108962920B
Authority
CN
China
Prior art keywords
electrode
insulating layer
metal
line
metal line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810782917.XA
Other languages
English (en)
Other versions
CN108962920A (zh
Inventor
蔡佳修
谢宗佑
杨智钧
曾胜煊
余宙桓
廖达文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AU Optronics Corp
Original Assignee
AU Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AU Optronics Corp filed Critical AU Optronics Corp
Publication of CN108962920A publication Critical patent/CN108962920A/zh
Application granted granted Critical
Publication of CN108962920B publication Critical patent/CN108962920B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及像素结构,半导体结构位于一基板上,包括一金属线、一第一电极、一第一绝缘层、一第二绝缘层、一共用接触窗及一共用连接电极。第一电极位于金属线之上。第一绝缘层位于第一电极及金属线之上。第二绝缘层位于第一绝缘层上,其中于基板的一垂直方向上,第二绝缘层位于第一电极与金属线的交界处,且第二绝缘层与第一电极及金属线重叠。共用接触窗对应设置于第一电极、金属线及第二绝缘层上。共用连接电极位于共用接触窗中,其设置于第一电极、第二绝缘层及金属线之上,以通过共用接触窗电性连接第一电极及金属线。

Description

半导体结构及像素结构
技术领域
本发明涉及一种半导体结构及像素结构,且特别涉及一种位于不同层的两导电层之间产生一连续不间断的导电路径的半导体结构及像素结构。
背景技术
在半导体结构中,为了电性连接位于不同层的两导电层,通常是各自形成一接触窗于两导电层上,再以一导体填入此两个接触窗中以电性连接此两导电层。然而,在一些半导体结构中,在形成这种接触窗时,容易于两导电层之间造成底切(undercut)的现象,进而影响后续导体的覆盖效果。
发明内容
本发明涉及一种半导体结构及像素结构,可使位于不同层的两导电层之间产生一连续不间断的导电路径。
根据本发明的一方面,提出一种像素结构。像素结构位于一基板上,包括一扫描线、一数据线、一金属线、一第一主动元件、一第二主动元件、一第三主动元件、一第一像素电极、一第二像素电极、一第一绝缘层、一第二绝缘层、一共用接触窗以及一共用连接电极。金属线电性连接至一共用电压。第一主动元件电性连接扫描线及数据线。第二主动元件电性连接扫描线。第三主动元件电性连接第二主动元件。第一像素电极电性连接第一主动元件。第二像素电极电性连接第二主动元件。第一绝缘层位于第三主动元件及金属线之上。第二绝缘层位于第一绝缘层上,其中于基板的一垂直方向上,第二绝缘层位于第三主动元件的一第一电极与金属线的一交界处,且第二绝缘层与第三主动元件的第一电极和金属线重叠。共用接触窗对应设置于第三主动元件的第一电极、金属线及第二绝缘层上。共用连接电极位于共用接触窗中,其中共用连接电极设置于第三主动元件的第一电极、第二绝缘层及金属线之上,以通过共用接触窗电性连接第三主动元件的第一电极及金属线。
根据本发明的另一方面,提出一种半导体结构。半导体结构位于一基板上,包括一金属线、一第一电极、一第一绝缘层、一第二绝缘层、一共用接触窗以及一共用连接电极。第一电极位于金属线之上。第一绝缘层位于第一电极及金属线之上。第二绝缘层位于第一绝缘层上,其中于基板的一垂直方向上,第二绝缘层位于第一电极与金属线的一交界处,且第二绝缘层与第一电极及金属线重叠。共用接触窗对应设置于第一电极、金属线及第二绝缘层上。共用连接电极位于共用接触窗中,其中共用连接电极设置于第一电极、第二绝缘层及金属线之上,以通过共用接触窗电性连接第一电极及金属线。
附图说明
为了对本发明的上述及其他方面有更佳的了解,下文特举实施例,并配合说明书附图详细说明如下:
图1示出根据本公开一实施例的半导体结构的俯视图。
图2A是根据图1的切线2-2’的剖面视角,示出根据本公开一实施例的半导体结构的剖视图。
图2B是根据图1的切线2-2’的剖面视角,示出根据本公开另一实施例的半导体结构的剖视图。
图3示出根据本公开又一实施例的半导体结构的俯视图。
图4示出根据本公开再一实施例的半导体结构的俯视图。
图5是根据图4的切线5-5’的剖面视角,示出根据本公开再一实施例的半导体结构的剖视图。
图6示出根据本公开一实施例的阵列基板的俯视图。
图7A示出根据本公开一实施例的像素结构的俯视图。
图7B示出图7A中一区域的放大图。
图8是根据图7B的切线8-8’的剖面视角,示出根据本公开一实施例的像素结构的剖视图。
附图标记说明:
2:阵列基板
10、10’、20、30、40:半导体结构
100、200:基板
110、212、213:金属线
120、D3:第一电极
130:绝缘层
131、231:第一绝缘层
132、232:第二绝缘层
140、240:共用接触窗
150、253:共用连接电极
160、260:半导体层
210:第一金属层
211:扫描线
220:第二金属层
221:数据线
230:栅极绝缘层
250:第三金属层
251:第一像素电极
252:第二像素电极
B:边界
P:像素结构
R:区域
C1:第一接触窗
C2:第二接触窗
CH1:第一通道层
CH2:第二通道层
CH3:第三闸通道层
D1:第一漏极
G1:第一栅极
S1:第一源极
T1:第一主动元件
D2:第二漏极
G2:第二栅极
S2:第二源极
T2:第二主动元件
G3:第三栅极
S3:第二电极
T3:第三主动元件
IS:交界处
具体实施方式
以下提出各种实施例进行详细说明,本发明并非显示出所有可能的实施例,未于本发明提出的其它实施方式也可以应用。再者,附图上的尺寸比例并非按照实际产品等比例绘制。因此,说明书和图示内容仅作叙述实施例之用,而非作为限缩本发明保护范围之用。此外,实施例中的附图省略部分元件,以清楚显示本发明的技术特点。以下是以相同/类似的符号表示相同/类似的元件或步骤做说明。
图1示出根据本公开一实施例的半导体结构10的俯视图,图2A是以图1中沿切线2-2’的剖面视角,示出根据本公开一实施例的半导体结构10的剖视图。
请同时参照图1及图2A,半导体结构10位于一基板100上。半导体结构10包括一金属线110、一第一电极120、一绝缘层130。第一电极120形成于金属线110之上。金属线110及第一电极120可经由绝缘层130而电性隔绝。
半导体结构10还包括一第一绝缘层131及一第二绝缘层132。第一绝缘层131位于第一电极120及金属线110之上。进一步地说,第一绝缘层131可覆盖于第一电极120及绝缘层130上方。第二绝缘层132位于第一绝缘层131上。并且,于基板100的一垂直方向Z(即Z轴方向)上,第二绝缘层132还位于第一电极120与金属线110的一交界处IS,且第二绝缘层132与第一电极120及金属线110重叠。亦即,于垂直方向Z(即Z轴方向)上,第二绝缘层132位于第一电极120与金属线110的垂直投影的一交界处IS,使得第二绝缘层132与第一电极120及金属线110重叠。
半导体结构10还包括一共用接触窗140及一共用连接电极150。共用接触窗140对应设置于第一电极120、金属线110及第二绝缘层132上。在此,于基板100的垂直方向Z(即Z轴方向)上,第二绝缘层132应至少形成于共用接触窗140内的第一电极120与金属线110的所有交界处IS。共用连接电极150位于共用接触窗140中,其中共用连接电极150设置于第一电极120、第二绝缘层132及金属线110之上,以通过共用接触窗140电性连接第一电极120及金属线110。换言之,位于共用接触窗140中的共用连接电极150还形成于第二绝缘层132上,以跨接于第一电极120及金属线110之间,从而在第一电极120与金属线110之间产生一连续不间断的导电路径。
在一实施例中,于基板100的垂直方向Z上,位于共用接触窗140中的第二绝缘层132与第一绝缘层131可具有一平滑渐增的边界B延伸至金属线110。同时,位于第一电极120和第一绝缘层131下方的绝缘层130亦顺着此边界B。因此,共用连接电极150可沿着此边界B连续地延伸至金属线110,从而在第一电极120与金属线110之间产生一连续不间断的导电路径。
在一实施例中,共用接触窗140可通过蚀刻的方式形成。当蚀刻步骤完成后,于基板100的垂直方向Z上,可见第一电极120、第二绝缘层132及金属线110露出于共用接触窗140中。特别地,通过使第二绝缘层132设置于第一电极120与金属线110于基板100的垂直方向Z上的交界处IS,在蚀刻过程中,可避免第一绝缘层131及绝缘层130因过度蚀刻(例如是进一步往负X轴的方向的侧蚀)而造成底切现象的发生,进而影响到后续的共用连接电极150的覆盖效果,导致形成不连续的导电路径。
在进行共用接触窗140的蚀刻前,整层的绝缘材料层(未示出)形成于金属线110上方,且图案化的第一电极120已形成于此绝缘材料层上方。接着,于第一电极120与整层的绝缘材料层上方形成整层的无机材料层(未示出),无机材料层的材料例如是氮化硅(SiNx)。接着,再于无机材料层上方形成整层的有机材料层(未示出)。之后,以一光罩对有机材料层进行曝光显影制程,以形成部分有机材料层于第一电极120与金属线110于基板100的垂直方向Z上的交界处IS。接着,再以此部分有机材料层作为遮罩,进行蚀刻制程。蚀刻过程中将逐渐定义出共用接触窗140的形状。详细地说,无机材料层及绝缘材料层逐渐被蚀刻,且部分有机材料层、无机材料层及绝缘材料层的侧边亦逐渐侧蚀出一边界B,借此形成共用接触窗140。并且,蚀刻完成后的部分有机材料层形成第二绝缘层132,蚀刻完成后的部分无机材料层形成第一绝缘层131,蚀刻完成后的部分绝缘材料层形成绝缘层130。
请参照图2B,其是以图1中沿切线2-2’的剖面视角,示出根据本公开另一实施例的半导体结构10’的剖视图。在一实施例中,半导体结构10’还包括一半导体层160。半导体层160位于绝缘层130与第一电极120之间,且第一绝缘层131及第二绝缘层132还覆盖于半导体层160上方。通过第二绝缘层132的设置,在进行上述侧蚀出边界B的步骤时,可保护半导体层160免于遭受蚀刻影响。
请参照图3,其示出根据本公开又一实施例的半导体结构30的俯视图。图3的实施例及其沿切线2-2’的剖视图亦可参照图2A和图2B所绘制的剖视图。此实施例与图1的实施例不同之处在于第二绝缘层132的形状,第二绝缘层132的形状可配合设计上的考量作调整。在一实施例中,举例而言,若半导体结构30应用于像素结构,为了配合开口率的设计,第二绝缘层132可形成L字型,并设置于第一电极120与金属线110于基板100的垂直方向Z上的交界处IS。亦即,于垂直方向Z上,第二绝缘层132位于第一电极120与金属线110的垂直投影的一交界处IS。尤其,于基板100的垂直方向Z上,第二绝缘层132应至少形成于共用接触窗140内的第一电极120与金属线110的所有交界处IS。
图4示出根据本公开再一实施例的半导体结构40的俯视图,图5是以图4中沿切线5-5’的剖面视角,示出根据本公开再一实施例的半导体结构40的剖视图。
请同时参照图4及图5,此实施例与图1的实施例不同之处在于第二绝缘层132的形状。在一实施例中,第二绝缘层132可形成“口”字型,并设置于第一电极120与金属线110于基板100的垂直方向Z上的交界处IS。详细地说,于基板100的垂直方向Z上,第二绝缘层132封闭式地围绕第一电极120与金属线110的交界处IS。尤其,于基板100的垂直方向Z上,第二绝缘层132应至少形成于共用接触窗140内的第一电极120与金属线110的所有交界处IS。
请参照图6,其示出根据本公开一实施例的阵列基板2的俯视图。阵列基板2包括基板200及多个以阵列形式排列的像素结构P,像素结构P形成于基板200上。于此,以1×3个像素结构P为例,但不用以局限本发明。
请参照图7A,其示出根据本公开一实施例的像素结构P的俯视图。为了清楚地显现出一些结构的细节,于图7A中省略了一些层(例如绝缘层、主动层等)的绘制。像素结构P包括扫描线211及金属线212、213。金属线212、213可电性连接至一共用电压。也就是说,金属线212、213可作为一共用电压线使用。在一实施例中,一第一金属层210形成于基板200上方。扫描线211及金属线212、213由第一金属层210经图案化而形成。
像素结构P还包括数据线221、第一主动元件T1、第二主动元件T2、第一像素电极251及第二像素电极252。数据线221与扫描线211交叉设置,在本实施例中例如呈正交地配置。第一主动元件T1电性连接扫描线211及数据线221。第二主动元件T2电性连接扫描线211。第一像素电极251电性连接第一主动元件T1。第二像素电极252电性连接第二主动元件T2。
第一主动元件T1包括第一栅极G1、第一通道层CH1、第一源极S1及第一漏极D1。第二主动元件T2包括第二栅极G2、第二通道层CH2、第二源极S2及第二漏极D2。在一实施例中,一第二金属层220形成于第一金属层210之上。第一源极S1、第一漏极D1、第二源极S2、第二漏极D2及数据线221由第二金属层220经图案化而形成。
在一实施例中,第一栅极G1可与扫描线211电性连接。举例而言,第一栅极G1可属于扫描线211的一部分。第一源极S1可与数据线221电性连接,第一漏极D1可与第一像素电极251电性连接。
在一些实施例中,第二主动元件T2可与第一主动元件T1电性连接于同一条数据线221,或电性连接于不同条数据线221。在一实施例中,第二栅极G2可与扫描线211电性连接。举例而言,第二栅极G2可属于扫描线211的一部分。第二源极S2可与第一源极S1电性连接,第二漏极D2可与第二像素电极252电性连接。
在一实施例中,一第三金属层250形成于第二金属层220之上,但本公开并不限于此。第一像素电极251及第二像素电极252由第三金属层250经图案化而形成。在此情况下,第一像素电极251可通过第一接触窗C1与第一漏极D1电性连接,第二像素电极252可通过第二接触窗C2与第二漏极D2电性连接。
此外,像素结构P还包括第三主动元件T3。第三主动元件T3包括第三栅极G3、第三闸通道层CH3、第一电极D3及第二电极S3。在一实施例中,第一电极D3可作为第三主动元件T3的漏极使用,第二电极S3可作为第三主动元件T3的源极使用。在一实施例中,第一电极D3及第二电极S3可同样由第二金属层220经图案化而形成。
第三主动元件T3电性连接第二主动元件T2。在一实施例中,第三主动元件T3还电性连接扫描线。举例而言,第三主动元件T3可通过第三栅极G3而与扫描线211电性连接,第三栅极G3可例如属于扫描线211的一部分。第二电极S3可与第二主动元件T2电性连接,例如与第二主动元件T2的第二漏极D2电性连接。此外,第二电极S3可与第二像素电极252电性连接,第二像素电极252例如通过第二接触窗C2与第二电极S3电性连接。
在一实施例中,第三主动元件T3的第一电极D3可与金属线212电性连接。由于金属线212电性连接至一共用电压,故第三主动元件T3与金属线212为等电位。借此,第一像素电极251及第二像素电极252可获得不同电压,进而改善色偏现象。
上述使第三主动元件T3的第一电极D3与金属线212电性连接的设计可通过如图1所述的技术来实现。请参照图7B及图8,图7B示出图7A中一区域R的放大图,图8是以图7B中沿切线8-8’的剖面视角,示出根据本公开一实施例的像素结构20的剖视图。如图7B及图8所示,金属线212位于基板200上方。像素结构20可包括栅极绝缘层230、半导体层260、第三主动元件T3的第一电极D3、第一绝缘层231、第二绝缘层232、共用接触窗240及共用连接电极253。在此,栅极绝缘层230可类似于图2B的绝缘层130,半导体层260可类似于图2B的半导体层160,第一电极D3可类似于图2B的第一电极120,第一绝缘层231可类似于图2B的第一绝缘层131,第二绝缘层232可类似于图2B的第二绝缘层132,共用接触窗240可类似于图2B的共用接触窗140,共用连接电极253可类似于图2B的共用连接电极150,于此不再重复说明。
通过使第二绝缘层232设置于第一电极D3与金属线212于基板200的垂直方向Z上的交界处IS。亦即,第二绝缘层232位于第一电极D3与金属线212的垂直投影的一交界处IS,可使位于共用接触窗240中的第二绝缘层232、第一绝缘层231与栅极绝缘层230具有一平滑渐增的边界B延伸至金属线212。共用连接电极253可覆盖于第三主动元件T3的第一电极D3、第二绝缘层232、边界B及金属线212上方,从而在第一电极D3与金属线212之间产生一连续不间断的导电路径。借此,使第三主动元件T3与金属线212为等电位。
在一实施例中,上述技术亦可搭配在基板200上制作彩色滤光层的技术(Colorfilter On Array,COA)来制作。在此情况下,第二绝缘层232可为色彩转换材料或光阻(光刻胶)材料。
请再参照图7A,在一实施例中,共用连接电极253可与第一像素电极251和第二像素电极252同样由第三金属层250经图案化而形成。并且,共用连接电极253还与另一数据线221重叠,此另一数据线221例如是用以驱动位于此像素结构P右侧的另一像素结构的数据线。借此,可进一步遮蔽数据线221上的电场,减低杂散电容所产生的效应。
上述提供的半导体结构及像素结构,于基板的垂直方向上,第二绝缘层位于一共用接触窗内的第一电极与金属线的交界处,使后续形成的共用连接电极可通过共用接触窗电性连接第一电极及金属线。并且,共用连接电极可于第一电极与金属线之间产生一连续不间断的导电路径。
综上所述,虽然本发明已以实施例公开如上,然其并非用以限定本发明。本发明所属技术领域中技术人员,在不脱离本发明的构思和范围内,当可作各种的变动与润饰。因此,本发明的保护范围当视后附的权利要求所界定者为准。

Claims (10)

1.一种像素结构,位于一基板上,包括:
一扫描线、一数据线及一金属线,该金属线电性连接至一共用电压;
一第一主动元件,电性连接该扫描线及该数据线;
一第二主动元件,电性连接该扫描线;
一第三主动元件,电性连接该第二主动元件;
一第一像素电极,电性连接该第一主动元件;
一第二像素电极,电性连接该第二主动元件;
一第一绝缘层,位于该第三主动元件及该金属线之上;
一第二绝缘层,位于该第一绝缘层上,其中于该基板的一垂直方向上,该第二绝缘层位于该第三主动元件的一第一电极与该金属线的一交界处,且该第二绝缘层与该第三主动元件的该第一电极和该金属线重叠;
一共用接触窗,对应设置于该第三主动元件的该第一电极、该金属线及该第二绝缘层上;以及
一共用连接电极,位于该共用接触窗中,其中该共用连接电极设置于该第三主动元件的该第一电极、该第二绝缘层及该金属线之上,以通过该共用接触窗电性连接该第三主动元件的该第一电极及该金属线。
2.如权利要求1所述的像素结构,其中于该基板的该垂直方向上,位于该共用接触窗中的该第二绝缘层与该第一绝缘层具有一平滑渐增的边界延伸至该金属线。
3.如权利要求1所述的像素结构,其中该第二主动元件电性连接该数据线,且该第三主动元件电性连接该扫描线与该金属线。
4.如权利要求1所述的像素结构,其中该第一绝缘层为无机材料,该第二绝缘层为有机材料。
5.如权利要求1所述的像素结构,还包括一另一数据线,其中该共用连接电极还与该另一数据线重叠。
6.如权利要求1所述的像素结构,其中该第三主动元件包括一栅极、该第一电极与一第二电极,该栅极与该扫描线电性连接,该第二电极与该第二主动元件和该第二像素电极电性连接,且该第一电极与该金属线电性连接。
7.如权利要求1所述的像素结构,其中该扫描线及该金属线由一第一金属层图案化而形成。
8.如权利要求7所述的像素结构,其中该数据线及该第一电极由一第二金属层图案化而形成,该第二金属层位于该第一金属层之上。
9.如权利要求8所述的像素结构,其中该第一像素电极、该第二像素电极及该共用连接电极由一第三金属层图案化而形成。
10.一种半导体结构,位于一基板上,包括:
一金属线;
一第一电极,位于该金属线之上;
一第一绝缘层,位于该第一电极及该金属线之上;
一第二绝缘层,位于该第一绝缘层上,其中于该基板的一垂直方向上,该第二绝缘层位于该第一电极与该金属线的一交界处,且该第二绝缘层与该第一电极及该金属线重叠;
一共用接触窗,对应设置于该第一电极、该金属线及该第二绝缘层上;以及
一共用连接电极,位于共用接触窗中,其中该共用连接电极设置于该第一电极、该第二绝缘层及该金属线之上,以通过该共用接触窗电性连接该第一电极及该金属线,
其中,所述第二绝缘层至少形成于所述共用接触窗内的所述第一电极与所述金属线的所有交界处。
CN201810782917.XA 2018-05-02 2018-07-17 半导体结构及像素结构 Active CN108962920B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW107114948 2018-05-02
TW107114948A TWI662526B (zh) 2018-05-02 2018-05-02 半導體結構及畫素結構

Publications (2)

Publication Number Publication Date
CN108962920A CN108962920A (zh) 2018-12-07
CN108962920B true CN108962920B (zh) 2020-10-30

Family

ID=64481514

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810782917.XA Active CN108962920B (zh) 2018-05-02 2018-07-17 半导体结构及像素结构

Country Status (2)

Country Link
CN (1) CN108962920B (zh)
TW (1) TWI662526B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101109882A (zh) * 2007-04-05 2008-01-23 友达光电股份有限公司 像素结构及其制造方法
CN101706637A (zh) * 2009-04-03 2010-05-12 深超光电(深圳)有限公司 高显示质量的画素电极结构
CN102520556A (zh) * 2011-11-17 2012-06-27 友达光电股份有限公司 像素结构及其制造方法
CN103943564A (zh) * 2014-02-24 2014-07-23 上海中航光电子有限公司 一种tft阵列基板及其制作方法、显示面板
CN105070684A (zh) * 2015-07-17 2015-11-18 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板及显示装置
CN106873274A (zh) * 2016-12-30 2017-06-20 友达光电股份有限公司 像素结构
CN107068691A (zh) * 2017-03-28 2017-08-18 上海天马微电子有限公司 阵列基板和阵列基板的制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685427B1 (ko) * 2004-11-26 2007-02-22 삼성에스디아이 주식회사 액정표시장치 및 그 제조방법
TWI409556B (zh) * 2008-01-09 2013-09-21 Chunghwa Picture Tubes Ltd 畫素結構與主動元件陣列基板
TWI366726B (en) * 2008-09-22 2012-06-21 Au Optronics Corp Pixel structure, display panel, electrical device and manufacturing method thereof
TWI499849B (zh) * 2013-03-12 2015-09-11 E Ink Holdings Inc 畫素結構
KR102178196B1 (ko) * 2013-11-29 2020-11-12 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR20180023097A (ko) * 2016-08-23 2018-03-07 삼성디스플레이 주식회사 표시 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101109882A (zh) * 2007-04-05 2008-01-23 友达光电股份有限公司 像素结构及其制造方法
CN101706637A (zh) * 2009-04-03 2010-05-12 深超光电(深圳)有限公司 高显示质量的画素电极结构
CN102520556A (zh) * 2011-11-17 2012-06-27 友达光电股份有限公司 像素结构及其制造方法
CN103943564A (zh) * 2014-02-24 2014-07-23 上海中航光电子有限公司 一种tft阵列基板及其制作方法、显示面板
CN105070684A (zh) * 2015-07-17 2015-11-18 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板及显示装置
CN106873274A (zh) * 2016-12-30 2017-06-20 友达光电股份有限公司 像素结构
CN107068691A (zh) * 2017-03-28 2017-08-18 上海天马微电子有限公司 阵列基板和阵列基板的制作方法

Also Published As

Publication number Publication date
CN108962920A (zh) 2018-12-07
TWI662526B (zh) 2019-06-11
TW201947563A (zh) 2019-12-16

Similar Documents

Publication Publication Date Title
US7049215B2 (en) Thin film transistor array panel and fabricating method thereof
CN106932990B (zh) 显示面板、显示装置及显示面板的制作方法
US11316000B2 (en) Array substrate including metal strip, manufacturing method thereof and display device
US20160293643A1 (en) Display With Semiconducting Oxide and Polysilicon Transistors
KR100389607B1 (ko) 스트링거를고정시킨집적회로컨택
EP0423824A2 (en) Active matrix liquid crystal display element
CN102655156B (zh) 一种阵列基板及其制造方法
EP3809463A1 (en) Array substrate and method for manufacturing same, array substrate motherboard, display panel and display device
KR100448448B1 (ko) X선 센서용 스위칭소자 및 그 제조방법
CN102306650A (zh) 像素结构及其制作方法
KR960009180A (ko) 정전 방전 보호 장치 및 그 제조 방법
KR101972431B1 (ko) 표시 기판 및 이의 제조 방법
US5811330A (en) Method of fabricating an overvoltage protection device in integrated circuits
US7768015B2 (en) Pixel structure of display panel and method of making the same
CN112687190A (zh) 显示面板、显示装置及显示面板的制备方法
CN110854175B (zh) 阵列基板及其制备方法、显示面板
US20080048191A1 (en) Organic light emitting display device and method of fabricating the same
KR20070067064A (ko) 평판 영상 검출기의 정전기 방전 보호용 공정 중간체 및방법
US6661095B2 (en) Semiconductor device
CN108962920B (zh) 半导体结构及像素结构
KR20120032273A (ko) 유기 발광 표시 장치 및 이의 제조 방법
CN109728058B (zh) 一种显示基板及其制备方法和显示面板
JP2007194562A (ja) 半導体装置及びその製造方法
US10126610B2 (en) Array substrate, manufacturing method thereof and display device
CN110176444B (zh) 一种阵列基板及其形成方法以及显示面板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant