CN108962762A - 单体双金属板封装结构及其封装方法 - Google Patents

单体双金属板封装结构及其封装方法 Download PDF

Info

Publication number
CN108962762A
CN108962762A CN201810770996.2A CN201810770996A CN108962762A CN 108962762 A CN108962762 A CN 108962762A CN 201810770996 A CN201810770996 A CN 201810770996A CN 108962762 A CN108962762 A CN 108962762A
Authority
CN
China
Prior art keywords
encapsulating structure
metal plate
bimetallic plates
cavity
monomer bimetallic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810770996.2A
Other languages
English (en)
Other versions
CN108962762B (zh
Inventor
王亚琴
梁志忠
刘恺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CN201810770996.2A priority Critical patent/CN108962762B/zh
Publication of CN108962762A publication Critical patent/CN108962762A/zh
Application granted granted Critical
Publication of CN108962762B publication Critical patent/CN108962762B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4817Conductive parts for containers, e.g. caps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/54Providing fillings in containers, e.g. gas fillings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Injection Moulding Of Plastics Or The Like (AREA)

Abstract

本发明揭示了一种单体双金属板封装结构及封装方法,所述单体双金属板封装结构包括:线路层;上金属板,所述上金属板下表面蚀刻形成至少一第一凹槽,每一所述第一凹槽与所述线路层之间形成空腔;开设于单体双金属板封装结构外围并连通所述空腔内部的注塑孔;位于所述空腔内的芯片,以及填充所述空腔和所述注塑孔的注塑料。本发明的单体双金属板封装结构及其封装方法,通过采用双金属板进行封装得到的具有散热盖的封装结构,其散热盖与注塑料的结合的可靠性好,散热性能好,而且其无需使用传统具有型腔的模具进行塑封,节约制造成本,通过该方法获得的封装结构,其良率及稳定度均得到大幅提升,且工艺简单。

Description

单体双金属板封装结构及其封装方法
技术领域
本发明属于半导体制造领域,尤其涉及一种单体双金属板封装结构及封装方法。
背景技术
随着电子产品多功能化和小型化的潮流,高密度微电子组装技术在新一代电子产品上逐渐成为主流。为了配合新一代电子产品的发展,尤其是智能手机、掌上电脑、超级本等产品的发展,使得集成电路封装也向微小化、高密度、高功率、高速度的方向发展,随之而来的就是集成电路封装对散热性能的要求越来越高,最常见的解决方法是在集成电路封装体上设置散热盖。
传统的集成电路封装在设置散热盖时,通常是通过在注塑料表面贴装散热盖或是直接把散热盖贴装在芯片上再进行塑封并使散热盖表面露出。第一种方法形成的集成电路封装中,散热盖与注塑料外表面之间往往会存在空气残留,在电子部件工作升温时往往会造成其可靠性的问题;而第二种方法形成的集成电路封装中,往往散热盖只有上表面露出于注塑料,而且其塑封模具也需要特别进行设计,其制造成本较高。
所以,如何克服现有技术的种种问题,提供一种可提高散热的封装结构和封装工艺,成为业界迫切解决的课题。
发明内容
本发明的目的在于提供一种解决上述技术问题的单体双金属板封装结构及封装方法。
为了实现上述发明目的之一,本发明一实施方式提供一种单体双金属板封装结构的封装方法,所述方法包括:S1、提供上金属板和下金属板;
S2、在上金属板的下表面上蚀刻形成至少一个第一凹槽以形成顶板;
在下金属板的上表面电镀线路层,并在所述线路层远离所述下金属板的一侧叠装芯片以形成底板;
S3、结合顶板和底板以在所述线路层对应顶板第一凹槽的区域内形成空腔,使所述芯片设置于所述空腔内;
S4、向所述空腔内注入注塑料以进行注塑包封;
S5、剥离所述下金属板形成封装体;切割所述封装体形成若干个单体双金属板封装结构。
作为本发明一实施方式的进一步改进,所述步骤S2还包括:
在所述第一凹槽的侧壁和/或顶壁上开设注塑孔;
所述步骤S4具体包括:通过所述注塑孔向所述空腔内注入注塑料以进行注塑包封。
作为本发明一实施方式的进一步改进,所述步骤S2还包括:
M1、在上金属板的下表面贴覆或印刷光阻材料;
M2、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,蚀刻所述蚀刻区域以形成第一凹槽;
M3、去除所述上金属板上剩余的光阻材料以形成顶板。
作为本发明一实施方式的进一步改进,沿注塑孔朝向凹槽内部的延伸方向上,所述注塑孔的开口尺寸保持不变或依次递减。
作为本发明一实施方式的进一步改进,所述步骤S2还包括:
N1、在下金属板的上表面贴覆或印刷光阻材料;
N 2、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,并在所述蚀刻区域电镀线路层;
N3、去除所述下金属板剩余的光阻材料;
N4、在所述线路层远离所述下金属板的一侧叠装芯片以形成底板。
作为本发明一实施方式的进一步改进,所述方法还包括:在所述上金属板的上表面开设若干第二凹槽。
作为本发明一实施方式的进一步改进,所述步骤S3之前,所述方法还包括:
在所述芯片远离所述线路层的一面和/或在所述第一凹槽的内壁面上叠加导热块;
所述顶板和所述底板结合后,所述导热块设置于所述空腔内。
为了实现上述发明目的另一,本发明一实施方式提供一种单体双金属板封装结构,所述单体双金属板封装结构包括:线路层;
上金属板,所述上金属板下表面蚀刻形成至少一第一凹槽,每一所述第一凹槽与所述线路层之间形成空腔;
开设于单体双金属板封装结构外围并连通所述空腔内部的注塑孔;
位于所述空腔内的芯片,
以及填充所述空腔和所述注塑孔的注塑料。
作为本发明一实施方式的进一步改进,所述上金属板未开设第一凹槽的其他面上还开设若干第二凹槽。
作为本发明一实施方式的进一步改进,所述单体双金属板封装结构还包括:设置于所述空腔内的导热块。
与现有技术相比,本发明的单体双金属板封装结构及其封装方法,通过采用双金属板进行封装得到的具有散热盖的封装结构,其散热盖与注塑料的结合的可靠性好,散热性能好,而且其无需使用传统具有型腔的模具进行塑封,节约制造成本,通过该方法获得的封装结构,其良率及稳定度均得到大幅提升,且工艺简单。
附图说明
图1A为本发明第一实施方式中单体双金属板封装结构的封装方法的流程示意图;
图1B对应本发明图1A所示封装方法的步骤示意图;
图2是本发明一实施方式中上金属板蚀刻完成以形成凹槽后的立体结构示意图;
图3是采用本发明第一实施方式所述封装方法封装出的单体双金属板封装结构的结构示意图;
图4是采用本发明第二实施方式所述封装方法封装出的单体双金属板封装结构的结构示意图;
图5是采用本发明第三实施方式所述封装方法封装出的单体双金属板封装结构的结构示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明,本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
需要说明的是,本文使用的例如“上”、“下”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括封装结构在使用或工作中除了图中所示方位以外的不同方位。例如,如果将图中的设备翻转,则被描述为位于其他单元或特征“下表面的单元将位于其他单元或特征“上表面”。因此,示例性术语“下表面”可以囊括上表面和下表面这两种方位。封装结构可以以其他方式被定向(旋转90度或其他朝向),并相应地解释本文使用的与空间相关的描述语。
再者,应当理解的是尽管术语第一、第二等在本文中可以被用于描述各种元件或结构,但是这些被描述对象不应受到上述术语的限制。上述术语仅用于将这些描述对象彼此区分开。例如,第一凹槽可以被称作第二凹槽,同样,第二凹槽也可以被称作第一凹槽,这并不背离该申请的保护范围。
本发明所示的封装方法可用于单颗芯片的封装,也可用于晶圆级芯片的封装方法,下面以单颗芯片的封装方法为例做具体介绍。
结合图1A、图1B、图2、图3、图4、图5所示,具体的,图1A、图1B所示本发明第一实施方式提供的单体双金属板封装结构的封装方法包括:
S1、提供上金属板10和下金属板20。
S2、在上金属板10的下表面上蚀刻形成至少一个第一凹槽11以形成顶板。
S3、结合顶板和底板以在所述线路层30对应顶板第一凹槽11的区域内形成空腔,使所述芯片40设置于所述空腔内。
S4、向所述空腔内注入注塑料50以进行注塑包封。
S5、剥离所述下金属板20形成封装体;切割所述封装体形成若干个单体双金属板封装结构100a;其形成的封装体为多个单体双金属板封装结构的结合,进一步的,对封装体进行切割形成若干个单体双金属板封装结构。
本发明具体实施方式中,所述上金属板10、下金属板20均可为金属制成的封装板,其材质例如:铜、铁;所述上金属板10和下金属板20可以选取相同的材质也可以选取不同的材质。
优选的,每个单体双金属板封装结构对应一个第一凹槽11,当然,在本发明的其他实施方式中,也可以根据需要,使每个单体双金属板封装结构对应2个或2个以上的第一凹槽11,如此,在切割时,可以以第一凹槽11为单位进行切割,在此不做详细赘述。
优选的,将所述芯片40叠加于所述线路层30的方式,可以采用倒装和/或焊线的方式,结合顶板和底板的方式同样可以采用胶粘、焊锡的方式;相应的,在所述线路层30远离所述下金属板20的一侧印刷锡膏,以使所述芯片40叠加在线路层30上,使所述上金属板10可通过锡膏焊接在所述下金属板20上。
本发明优选实施方式中,所述顶板的形成包括以下步骤:M1、在上金属板10的下表面贴覆或印刷光阻材料,以用于曝光显影,定义需要蚀刻的图形区域;M2、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,蚀刻所述蚀刻区域以形成第一凹槽11;M3、去除所述上金属板10上剩余的光阻材料以形成顶板。
所述底板的形成包括以下步骤:N1、在下金属板20的上表面贴覆或印刷光阻材料;以用于曝光显影,定义需要蚀刻的图形区域;N2、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,并在所述蚀刻区域电镀线路层30;N3、去除所述下金属20板剩余的光阻材料;N4、在所述线路层30远离所述下金属板20的一侧叠装芯片40以形成底板。
优选的,所述步骤S3之前,所述方法还包括:在最终形成的单体双金属板封装结构外围开设连通所述空腔内部的注塑孔13;例如:该注塑孔开设于顶板或和/或开设于底板,以用于注塑包封时,通过所述注塑孔13向所述空腔内注入注塑料50以进行注塑包封。本发明一具体实施方式中,结合图3所示,在所述第一凹槽11的侧壁上开设注塑孔13;所述注塑孔13的大小、形状、数量均可以根据需要具体设置;优选的,沿注塑孔13朝向第一凹槽11内部的延伸方向上,所述注塑孔13的开口尺寸保持不变或依次递减。需要说明的是,当所述空腔数量大于1时,所述注塑料50还用于还填充相邻空腔之间的部分空隙。
本发明一优选实施方式中,所述步骤S2还包括:所述第一凹槽11侧壁的下端形成插接部101,所述线路层30上具有与插接部匹配的凹口301,当插接部插入凹口301时,所述上金属板10通过插接部101嵌合在线路层30中。
剥离下金属板20的方式有多种,例如:通过蚀刻或机械剥离的方式剥离下金属板20。
本发明第二实施方式提供的单体双金属板封装结构100b的封装方法,在第一实施方式提供的单体双金属板封装结构的封装方法基础上加以改进;具体的,该第二实施方式在第一实施方式的基础,在所述上金属板10的上表面开设若干第二凹槽15,以增加散热面积。
所述第二凹槽15的大小、形状均不做具体限制;本发明的可实施方式中,仅需要保证所述第二凹槽15未蚀穿所述上金属板10即可;本发明具体实施方式中,设置所述第二凹槽15的最大深度与所述第一凹槽11的深度之和小于所述上金属板10的厚度。
本发明第三实施方式提供的单体双金属板封装结构100c的封装方法,其在第一实施方式或第二实施方式提供的单体双金属板封装结构的封装方法基础上加以改进,具体的,在所述步骤S3之前,所述方法还包括:直接或间接地在所述芯片40远离所述线路层30的一面和/或在第一凹槽11内壁面上叠加导热块60;所述顶板和所述底板结合后,所述导热块60设置于所述空腔内。
本发明具体实施方式中,所述导热块的大小、形状均不做具体限制,且其位置也可以根据需要具体设定,其可以固定在芯片40上,也可以固定在所述第一凹槽11的内壁面上,还可以通过其他零部件设置在所述空腔内,在此不做详细赘述。
结合图3所示,通过本发明第一实施方式的封装方法所封装出的单体双金属板封装结构100a包括:线路层30;上金属板20,所述上金属板20下表面蚀刻形成至少一第一凹槽11,每一所述第一凹槽11与所述线路层30之间形成空腔;开设于单体双金属板封装结构外围并连通所述空腔内部的注塑孔(未图示);位于所述空腔内的芯片40,以及填充所述空腔和所述注塑孔13的注塑料50。本发明一具体实施方式中,所述注塑孔自所述上金属板10的外壁面延伸至所述空腔内。
结合图4所示,通过本发明第二实施方式的封装方法所封装出的单体双金属板封装结构100b,其结构与图3所示的单体双金属板封装结构100a相类似,其区别在于,在所述上金属板10未开设第一凹槽15的其他面上还开设若干第二凹槽15;该具体实施方式中,为了便于制造和生产,在上金属板10的上表面开设若干第二凹槽15,以用于增加散热面积;所述第二凹槽15的大小、形状均不做具体限制;本发明的可实施方式中,仅需要保证所述第二凹槽15未蚀穿所述上金属板10即可;本发明具体实施方式中,设置所述第二凹槽15的最大深度与所述第一凹槽11的深度之和小于所述上金属板10的厚度。
结合图5所示,通过本发明第三实施方式的封装方法所封装出的单体双金属板封装结构100c,其结构与图3所示的单体双金属板封装结构100a相类似,其区别在于,所述单体双金属板封装结构100c还包括:设置于所述空腔内的导热块60;所述导热块60的大小、形状均不做具体限制,且其位置也可以根据需要具体设定,其可以固定在芯片40上,也可以固定在所述第一凹槽11的内壁面上,还可以通过其他零部件设置在所述空腔内,在此不做详细赘述。
本发明第一、二、三实施方式提供的单体双金属板封装结构的制造方法,通过采用双金属板进行封装得到的具有散热盖的封装结构,其散热盖与注塑料的结合的可靠性好,散热性能好,而且其无需使用传统具有型腔的模具进行塑封,节约制造成本,通过该方法获得的封装结构,其良率及稳定度均得到大幅提升,且工艺简单。
需要说明的是,在本发明的其他实施方式中,还可以采用PoP封装方式将任两个以上的上述单体双金属板封装结构进行堆叠装配以形成新的单体结构,在此不做详细赘述。
应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施方式中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明,它们并非用以限制本发明的保护范围,凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (10)

1.一种单体双金属板封装结构的封装方法,其特征在于,所述方法包括:
S1、提供上金属板和下金属板;
S2、在上金属板的下表面上蚀刻形成至少一个第一凹槽以形成顶板;
在下金属板的上表面电镀线路层,并在所述线路层远离所述下金属板的一侧叠装芯片以形成底板;
S3、结合顶板和底板以在所述线路层对应顶板第一凹槽的区域内形成空腔,使所述芯片设置于所述空腔内;
S4、向所述空腔内注入注塑料以进行注塑包封;
S5、剥离所述下金属板形成封装体;切割所述封装体形成若干个单体双金属板封装结构。
2.根据权要求1所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S2还包括:
在所述第一凹槽的侧壁和/或顶壁上开设注塑孔;
所述步骤S4具体包括:通过所述注塑孔向所述空腔内注入注塑料以进行注塑包封。
3.根据权要求2所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S2还包括:
M1、在上金属板的下表面贴覆或印刷光阻材料;
M2、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,蚀刻所述蚀刻区域以形成第一凹槽;
M3、去除所述上金属板上剩余的光阻材料以形成顶板。
4.根据权要求2所述的单体双金属板封装结构的封装方法,其特征在于,
沿注塑孔朝向凹槽内部的延伸方向上,所述注塑孔的开口尺寸保持不变或依次递减。
5.根据权要求1所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S2还包括:
N1、在下金属板的上表面贴覆或印刷光阻材料;
N2、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,并在所述蚀刻区域电镀线路层;
N3、去除所述下金属板剩余的光阻材料;
N4、在所述线路层远离所述下金属板的一侧叠装芯片以形成底板。
6.根据权要求1所述的单体双金属板封装结构的封装方法,其特征在于,
所述方法还包括:在所述上金属板的上表面开设若干第二凹槽。
7.根据权要求1所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S3之前,所述方法还包括:
在所述芯片远离所述线路层的一面和/或在所述第一凹槽的内壁面上叠加导热块;
所述顶板和所述底板结合后,所述导热块设置于所述空腔内。
8.一种单体双金属板封装结构,其特征在于,所述单体双金属板封装结构包括:
线路层;
上金属板,所述上金属板下表面蚀刻形成至少一第一凹槽,每一所述第一凹槽与所述线路层之间形成空腔;
开设于单体双金属板封装结构外围并连通所述空腔内部的注塑孔;
位于所述空腔内的芯片,
以及填充所述空腔和所述注塑孔的注塑料。
9.根据权利要求8所述的单体双金属板封装结构,其特征在于,
所述上金属板未开设第一凹槽的其他面上还开设若干第二凹槽。
10.根据权利要求8所述的单体双金属板封装结构,其特征在于,
所述单体双金属板封装结构还包括:设置于所述空腔内的导热块。
CN201810770996.2A 2018-07-13 2018-07-13 单体双金属板封装结构及其封装方法 Active CN108962762B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810770996.2A CN108962762B (zh) 2018-07-13 2018-07-13 单体双金属板封装结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810770996.2A CN108962762B (zh) 2018-07-13 2018-07-13 单体双金属板封装结构及其封装方法

Publications (2)

Publication Number Publication Date
CN108962762A true CN108962762A (zh) 2018-12-07
CN108962762B CN108962762B (zh) 2020-10-23

Family

ID=64483989

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810770996.2A Active CN108962762B (zh) 2018-07-13 2018-07-13 单体双金属板封装结构及其封装方法

Country Status (1)

Country Link
CN (1) CN108962762B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112309872A (zh) * 2019-07-30 2021-02-02 苏州远创达科技有限公司 一种多芯片模块的封装工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080029869A1 (en) * 2006-08-01 2008-02-07 Samsung Electronics Co., Ltd. Vertical stack type multi-chip package having improved grounding performance and lower semiconductor chip reliability
CN101770997A (zh) * 2010-01-29 2010-07-07 江苏长电科技股份有限公司 树脂线路板芯片倒装带散热块封装结构
CN102082103A (zh) * 2009-12-01 2011-06-01 三星电机株式会社 制造电子组件的装置及制造电子组件的方法
CN202196772U (zh) * 2011-08-22 2012-04-18 温州银河电子有限公司 印刷线路板芯片封装散热结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080029869A1 (en) * 2006-08-01 2008-02-07 Samsung Electronics Co., Ltd. Vertical stack type multi-chip package having improved grounding performance and lower semiconductor chip reliability
CN102082103A (zh) * 2009-12-01 2011-06-01 三星电机株式会社 制造电子组件的装置及制造电子组件的方法
CN101770997A (zh) * 2010-01-29 2010-07-07 江苏长电科技股份有限公司 树脂线路板芯片倒装带散热块封装结构
CN202196772U (zh) * 2011-08-22 2012-04-18 温州银河电子有限公司 印刷线路板芯片封装散热结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112309872A (zh) * 2019-07-30 2021-02-02 苏州远创达科技有限公司 一种多芯片模块的封装工艺
WO2021017744A1 (zh) * 2019-07-30 2021-02-04 苏州远创达科技有限公司 一种多芯片模块的封装工艺

Also Published As

Publication number Publication date
CN108962762B (zh) 2020-10-23

Similar Documents

Publication Publication Date Title
US8110928B2 (en) Stacked-type chip package structure and method of fabricating the same
WO2008144460A1 (en) Multi layer low cost cavity substrate fabrication for pop packages
US10163658B2 (en) Semiconductor package with multiple molding routing layers and a method of manufacturing the same
CN110808240A (zh) 层叠封装结构及其制造方法
CN104658987B (zh) 半导体器件及其制造方法
US20180366393A1 (en) Chip packaging method and package structure
CN103972111B (zh) 引线框架结构的形成方法
CN109962040A (zh) 半导体封装件以及堆叠型无源组件模块
WO2020010837A1 (zh) 单体双金属板封装结构及封装方法
CN210743941U (zh) 层叠封装结构
CN108962762A (zh) 单体双金属板封装结构及其封装方法
CN107845610B (zh) 基板结构及其制作方法
US11152281B2 (en) Method of manufacturing a cooling circuit on an integrated circuit chip using a sacrificial material
CN113948482A (zh) 其中嵌入有电子组件的基板
TW202141718A (zh) 半導體模組及其製造方法
US7221042B2 (en) Leadframe designs for integrated circuit plastic packages
CN108695172B (zh) 单体双金属板封装结构及其封装方法
CN115799210A (zh) 陶瓷覆铜板及功率模块的制备方法
CN108962771B (zh) 单体双金属板封装结构及其封装方法
CN108922856B (zh) 单体双金属板封装结构及其封装方法
CN105161451A (zh) 半导体叠层封装方法
CN208385392U (zh) 单体双金属板封装结构
CN208538847U (zh) 单体双金属板封装结构
US6312975B1 (en) Semiconductor package and method of manufacturing the same
KR101514525B1 (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant