CN108946652A - 半导体器件封装及制造其之方法 - Google Patents

半导体器件封装及制造其之方法 Download PDF

Info

Publication number
CN108946652A
CN108946652A CN201711372439.7A CN201711372439A CN108946652A CN 108946652 A CN108946652 A CN 108946652A CN 201711372439 A CN201711372439 A CN 201711372439A CN 108946652 A CN108946652 A CN 108946652A
Authority
CN
China
Prior art keywords
groove
depth
semiconductor
carrier
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711372439.7A
Other languages
English (en)
Other versions
CN108946652B (zh
Inventor
萧旭良
赖律名
黄敬涵
沈家弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN202311633196.3A priority Critical patent/CN117623210A/zh
Publication of CN108946652A publication Critical patent/CN108946652A/zh
Application granted granted Critical
Publication of CN108946652B publication Critical patent/CN108946652B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • B81C3/001—Bonding of two components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0035—Packages or encapsulation for maintaining a controlled atmosphere inside of the chamber containing the MEMS
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0035—Packages or encapsulation for maintaining a controlled atmosphere inside of the chamber containing the MEMS
    • B81B7/0041—Packages or encapsulation for maintaining a controlled atmosphere inside of the chamber containing the MEMS maintaining a controlled atmosphere with techniques not provided for in B81B7/0038
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00269—Bonding of solid lids or wafers to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00277—Processes for packaging MEMS devices for maintaining a controlled atmosphere inside of the cavity containing the MEMS
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00277—Processes for packaging MEMS devices for maintaining a controlled atmosphere inside of the cavity containing the MEMS
    • B81C1/00293—Processes for packaging MEMS devices for maintaining a controlled atmosphere inside of the cavity containing the MEMS maintaining a controlled atmosphere with processes not provided for in B81C1/00285
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0127—Diaphragms, i.e. structures separating two media that can control the passage from one medium to another; Membranes, i.e. diaphragms with filtering function
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0315—Cavities
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0323—Grooves
    • B81B2203/033—Trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Micromachines (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Mechanical Engineering (AREA)

Abstract

本发明的至少一些实施例涉及一种半导体器件封装。该半导体器件封装包括具有一第一凹槽和一半导体器件的一基板。该第一凹槽具有一第一部分、一第二部分和一第三部分，且该第二部分位于该第一部分和该第三部分之间。该半导体器件包括一膜且设置在该第一凹槽的该第二部分上。该半导体器件具有与该基板相邻且相对于该膜的一第一表面。该膜被该第一表面暴露。

Description

半导体器件封装及制造其之方法
技术领域
本发明涉及一种半导体器件封装，及更具体地涉及一种半导体器件封装，其包括具有一空气释放结构之一基板。
背景技术
微机电系统(MEMS)芯片可包括膜和盖。MEMS芯片的盖可经由粘胶附接到基板以形成半导体封装。在制造过程中，可加热半导体封装以固化盖和基板之间的粘胶。然而，热循环可能导致半导体封装内的空气膨胀，因而可能损坏膜。
发明内容
在一些实施例中，根据一态样，一种半导体器件封装，其包括具有一第一凹槽的一基板及一半导体器件。该第一凹槽具有一第一部分、一第二部分及一第三部分，该第二部分位于该第一部分与该第三部分之间。该半导体器件设置在该第一凹槽的该第二部分上。该半导体器件包括一膜且具有与该基板相邻且相对于该膜的一第一表面。该膜由该第一表面暴露。
在一些实施例中，根据另一态样，一种载体，其包括一核心层、在该核心层上的一半导体器件安装区域及设置在该核心层上且从该核心层暴露的一第一凹槽。该第一凹槽跨越该半导体器件安装区域。
在一些实施例中，根据另一态样，揭示一种用于制造半导体器件封装的方法。该方法包含：提供一载体，一半导体器件安装区域界定于该载体上；在该载体上形成一凹槽，该凹槽从该载体暴露且跨越该半导体器件安装区域；及经由一粘合剂将包括一膜的一半导体器件附接到该载体的该半导体器件安装区域以形成该半导体器件封装。
附图说明
以附图阅读以下详细描述可最佳地理解本发明的各个态样。应注意到，各种特征可能未按比例绘制的，且为了清楚讨论，各种特征的尺寸可以任意增加或减小。
图1A绘示根据本发明的一些实施例的半导体器件封装的透視图。
图1B绘示根据本发明的一些实施例的半导体器件封装的上視图。
图1C绘示根据本发明的一些实施例的半导体器件封装的截面图。
图1D绘示根据本发明的一些实施例的半导体器件封装的截面图。
图2A绘示根据本发明的一些实施例的半导体器件封装的上視图。
图2B绘示根据本发明的一些实施例的半导体器件封装的上視图。
图2C绘示根据本发明的一些实施例的半导体器件封装的上視图。
图2D绘示根据本发明的一些实施例的半导体器件封装的上視图。
图2E绘示根据本发明的一些实施例的半导体器件封装的上視图。
图2F绘示根据本发明的一些实施例的半导体器件封装的上視图。
图2G绘示根据本发明的一些实施例的半导体器件封装的上視图。
图3A绘示根据本发明的一些实施例的半导体器件封装的上視图。
图3B绘示根据本发明的一些实施例的半导体器件封装的上視图。
图3C绘示根据本发明的一些实施例的半导体器件封装的上視图。
图3D绘示根据本发明的一些实施例的半导体器件封装的上視图。
具体实施方式
贯穿图式及详细描述使用共同参考数字以指示相同或类似组件。本发明的实施例将从结合附图进行的以下详细描述更显而易见。
下面详细讨论本发明的各种实施例。然而，应理解的是，这些实施例提出了许多可在各种各样的具体情况中体现的适用概念。应该理解，以下发明提供了实现各种实施例或实施各种实施例的不同特征的示例。为了讨论的目的，下面描述组件和布置的具体示例。当然，这些仅仅是示例，并不意在限制。
以下使用特定的语言揭示图式中所示的实施例或示例。然而将理解的是，实施例和示例并非意图来限制的。如所属领域的普通技术人员通常想到的，所揭示的实施例的任何变更和修改，及本文件中所揭示的原理上的任何进一步应用都落入本发明的范围内。
此外，本发明可在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，且本身并不指定所讨论的各种实施例和/或配置之间的关系。
空间说明，诸如「上面」、「下面」、「上」、「左」、「右」、「下」、「顶」、「底」、「垂直」、「水平」、「侧边」、「较高」、「较低」、「较上」、「较下」、「上方」、「下方」等等，皆说明关于一确定组件或组件群组、或一组件或组件群组之一确定平面，以用于如相关图式中所示之组件定向。应理解，此处所使用之空间说明仅用于图解说明之目的，及此处说明之结构之具体实施可以任何定向或方式作空间安置，本发明之实施例之优点并不为这种安置所偏离。
根据本发明的至少一些实施例，一种半导体器件封装包括至少一半导体器件(例如，MEMS芯片)，其包括膜和固定该半导体器件的基板。半导体器件和基板界定了包含空气的空间。基板包括空气释放结构，该空气释放结构被配置成将空气从空间释放到半导体器件封装的外部环境。空气释放结构可包括例如凹槽及/或空腔。这样的空气释放结构防止由于半导体器件封装内部的空气膨胀而对膜造成损坏。例如，在用于固化设置在半导体器件和基板之间的粘合剂的加热或热循环过程期间，膨胀的空气(由于加热之故)经由空气释放结构释放而不损坏半导体器件的膜。
图1A是根据本发明的一些实施例的半导体器件封装10的透视图。半导体器件封装10包括基板100和设置在基板100上的半导体器件110和120。半导体器件110包括膜111。基板100(也称为“载体”)界定或包括凹槽106和空腔107。由凹槽106界定的空间与由空腔107界定的空间连接。例如，凹槽106中的空气或流体可流向空腔107，反之亦然。凹槽106及/或空腔107的至少一部分从基板100暴露。空间108由半导体器件110和基板100界定。空间108可包含例如空气。
在热操作(例如，加热)期间，空间108中的空气膨胀且空腔107可作用为缓冲室以容纳膨胀空气。膨胀空气可通过由半导体器件110暴露的凹槽106释放。例如，半导体器件110中的空间108中的膨胀空气可穿过空腔107和凹槽106，并可从半导体器件封装10释放出去。空腔107和凹槽106中的个者可作用为空气释放结构或空气释放结构的一部分。因此，凹槽106和空腔107导引膨胀空气流出半导体器件封装10，以避免半导体器件110的膜111损坏。
在一些实施例中，半导体器件110可包括例如MEMS封装、MEMS麦克风或MEMS气体感测器。半导体器件120可以包括专用集成电路(ASIC)、数位信号处理器(DSP)、控制器、处理器或其他电子组件或半导体器件中的一或多个。例如，可使用半导体器件120(例如，ASIC器件)来收集由半导体器件110(例如，MEMS器件)获得的信息，且以模拟模式(analog mode)或数位模式(digital mode)传输或处理信息。
图1B是根据本发明的一些实施例的半导体器件封装10的上視图。半导体器件110设置在凹槽106的至少一部分上。空腔107可完全或部分地被半导体器件110覆盖。凹槽106跨越空腔107。在一些实施例中，凹槽106可具有一深度，其可从约5μm到约300μm、从约2μm到约500μm、从约1μm到约800μm、或从约0.1μm到约1000μm。在一些实施例中，空腔107可具有一深度，其可从大约5μm到大约300μm、从大约2μm到大约500μm、从大约1μm到大约800μm、或从大约0.1μm到大约1000μm。在一些实施例中，空腔107的宽度实质上等于膜111的宽度。
图1C是根据本发明的一些实施例中沿着图1A中所示的线C-C的半导体器件封装10的截面图。基板100包括核心层101、一或多个绝缘层102和一或多个导电层103。在一些实施例中，凹槽106及/或空腔107可形成于绝缘层102和核心层101中。在一些其他实施例中，凹槽106和空腔107可形成于绝缘层102中而不延伸到核心层101中。在一些实施例中，核心层101可以由双马来酰亚胺-三嗪(bismaleimide-triazine,BT)树脂或玻璃增强环氧树脂复合材料(例如glass-reinforced epoxy composite,FR-4级复合材料)制成。
在一些实施例中，基板100可以是或包括，例如印刷电路板(PCB)、例如纸基铜箔层压板、复合铜箔层压板、聚合物浸渍玻璃纤维层压板、基于铜箔的层压板、或其一或多种的组合。基板100可包括互连结构(例如，包括一或多个导电层103)、例如重分布层(redistribution layer,RDL)或接地元件。在一些实施例中，接地元件是从基板100的侧表面暴露的通孔。在一些实施例中，接地元件是从基板100的侧表面暴露的金属层。在一些实施例中，接地元件是从基板100的侧表面暴露的金属迹线。
半导体器件110具有底表面110a和膜111。膜111与底表面110a相对且由底表面110a暴露。半导体器件110可藉由例如粘合剂105设置在基板100上。在一些实施例中，空腔107的宽度实质上等于膜111的宽度。在一些实施例中，空腔107的深度实质上等于凹槽106的深度(例如，沿垂直方向)。在一些其他实施例中，空腔107的宽度可与膜111的宽度不同。空间108由半导体器件110的膜111和基板100界定，且包含例如空气。
半导体器件封装10可包括一或多个接合导线130。接合导线130将半导体器件110电连接到基板100的至少一导电层103。一或多个接合导线170将半导体器件120连接到基板100的至少一导电层103。
图1D是根据本发明的一些实施例中沿着图1A中所示的线C-C的半导体器件封装10的截面图。除了粘合剂105延伸到凹槽106及/或空腔107中之外，图1D的结构与图1C类似。
图2A是根据本发明的一些实施例的半导体装置封装10的半导体装置110的一区域的上視图。基板100包括用于安装半导体器件110的半导体器件安装区域115。在一些实施例中，半导体器件安装区域115可位于基板100的核心层101上。基板进一步包括凹槽106。凹槽106也可设置在核心层101上。凹槽106包括第一部分106a、第二部分106b和第三部分106c。第二部分106b侧向设置在第一部分106a和第三部分106c之间。第一部分106a、第二部分106b和第三部分106c从基板100暴露。凹槽106的第一部分106a、第二部分106b和第三部分106c分别具有第一深度、第二深度和第三深度(例如，沿着垂直方向)。凹槽106的第一深度、第二深度和第三深度具有一范围，其从大约5μm到大约300μm、从大约2μm到大约500μm、从大约1μm到大约800μm、或从大约0.1μm至约1000μm。在一实施例中，凹槽106的第一深度、第二深度和第三深度可实质上相同。在一些其他实施例中，凹槽106的第一深度、第二深度和第三深度可彼此不同。在一些实施例中，凹槽106的第一深度和第三深度可大于凹槽106的第二深度。在一些其他实施例中，凹槽106的第一深度和第三深度可小于第二深度的凹槽106。
空腔107的宽度可实质上等于膜111的宽度。空腔107包括第一部分107a、第二部分107b和第三部分107c。第二部分107b侧向设置在第一部分107a和第三部分107c之间。第二部分107b可与第二部分106b的至少一部分重叠。空腔107的第一部分107a、第二部分107b和第三部分107c分别具有第一深度、第二深度和第三深度。空腔107的第一深度、第二深度和第三深度具有一范围，其从大约5μm到大约300μm、从大约2μm到大约500μm、从大约1μm到大约800μm、或从大约0.1μm至约1000μm。在一些实施例中，空腔107的第一深度、第二深度和第三深度可实质上相同。在一些其他实施例中，空腔107的第一深度、第二深度和第三深度可彼此不同。在一些实施例中，空腔107的第二深度可与凹槽106的第二深度实质上相同。在一些其它实施例中，空腔107的第二深度可大于或小于凹槽106的第二深度。
在一些实施例中，基板可包括凹槽而非空腔，或者包括空腔而非凹槽。图2B是根据本发明的一些实施例的半导体装置封装10的半导体装置110的区域的上視图。除了在图2B中没有空腔107之外，图2B的结构类似于图2A。换句话说，图2B所示的基板包括凹槽106，但不包括空腔107。
在一些实施例中，基板可包括多个凹槽或多个空腔。图2C说明根据本发明的一些实施例的半导体装置封装10的半导体装置110的区域的上視图。除了基板100进一步包括图2C所示的额外凹槽108，图2C的结构类似于图2B。凹槽108可实质上垂直于凹槽106，且凹槽108可同凹槽106设置于相同平面上。凹槽108被基板100暴露，且凹槽108的至少一部分被半导体装置110覆盖。在一些实施例中，类似于凹槽106的结构，凹槽108可具有三个部分，其分别具有各别深度。在一些实施例中，凹槽108的三个各别深度可实质上相同。在一些其他实施例中，凹槽108的三个各别深度可彼此不同。在一些实施例中，基板100可省略空腔。
图2D说明根据本发明的一些实施例的半导体装置封装10的半导体装置110的区域的上視图。除了基板100进一步包括如图2D所示的额外凹槽109之外，图2D的结构类似于图2B。凹槽109可实质上垂直于凹槽106，且凹槽109可同凹槽106设置在相同平面上。凹槽106和109可形成为T字形。在一些实施例中，图2D所示的基板100可省略空腔。
在一些实施例中，基板的空腔可具有各种尺寸及/或各种形状。图2E说明根据本发明的一些实施例的半导体装置封装10的半导体装置110的区域的上視图。除了基板100进一步包括如图2E所示的额外凹槽109'之外，图2E的结构类似于图2A。凹槽106和109'形成为T字形。在一些实施例中，图2E所示的基板100可包括空腔107。空腔107的宽度可与膜111的宽度实质上相同。
图2F说明根据本发明的一些实施例的半导体装置封装10的半导体装置110的区域的上视图。除了如图2F所示的空腔107的宽度小于膜111的宽度之外，图2F的结构类似于与图2E。
图2G说明根据本发明的一些实施例的半导体装置封装10的半导体装置110的区域的上视图。除了如图2G所示的空腔107的宽度大于膜111的宽度之外，图2G的结构类似于与图2E。
在一些实施例中，可将粘合剂105施加到半导体器件110的一或多个侧边，以将半导体器件110固定在基板100上。图3A说明根据本发明的一些实施例的半导体装置封装10的粘合剂105的应用的上视图。如图3A所示，可将粘合剂105施加到半导体器件110的四个侧边(上侧、下侧、左侧和右侧)，以将半导体器件110固定在基板100上。
图3B说明根据本发明的一些实施例的半导体装置封装10的粘合剂105的应用的上视图。除了可将粘合剂105施加到半导体器件110的两侧(上侧和下侧)之外，图3B的结构类似于图3A。
图3C说明根据本发明的一些实施例的半导体装置封装10的粘合剂105的应用的上视图。除了可将粘合剂105施加到半导体器件110的两侧(左侧和右侧)之外，图3C的结构类似于图3A。
图3D说明根据本发明的一些实施例的半导体装置封装10的粘合剂105的应用的上视图。粘合剂105被冲压到半导体器件110的四个角落(左上角、右上角、左下角和右下角)，以减少胶水溢流效应。
如本文中所使用，术语「大致」、「实质上」、「大约」及「约略」用以描述及考虑小变化。当用于连接一项目或环境时，所述术语可以指为所述项目或环境正确发生之范例，以及所述项目及环境发生于一接近的近似值之范例。举例来说，当与一数值结合使用时，所述术语可以指小于或等于±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。例如，如果两个数值之间的差小于或等于该等值的平均值的±10％，如小于或等于±5％，小于或等于±4％，小于或等于±3％，小于或等于±2％，小于或等于±1％，小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％，则该两个数值可以被认为是“实质上”相同。例如，“实质上”平行可指相对于0°的角度变化范围小于或等于±10°，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。例如，“实质上”垂直可以指相对于90°的角度变化范围小于或等于±10°，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。术语“实质上共面”可指沿着相同平面的微米内的两个表面，例如在同一平面内的40μm以内、30μm以内、20μm以内、10μm以内，或者1μm以内。
如本文所使用的，单词「一」、「该」和「所述」可以包括复数对象，除非上下文另有明确指示。在一些实施例的描述中，提供在另一个组件「上」或「上方」的组件可包括前一个组件直接在后一组件(例如，物理接触)上的情况，以及一个或多个中间组件位于前一组件和后一组件之间的情况。
数量、比率和其他数值在本文中有时以范围的形式呈现。可以理解的是，这样的范围格式是为了方便和简洁而使用的，且应当被灵活地理解为不仅包括明确地被指定为范围限定的数值，还包括包含在该范围内的所有单个数值或子范围，每个数值和子范围都是明确指定的。
虽然已参考本发明的特定实施例描述及说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员应理解，在不脱离如通过所附权利要求书界定的本发明的真实精神及范围的情况下，可做出各种改变及可取代等效物。所述说明可能未必按比例绘制。归因于制造工艺及公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或工艺适应于本发明的目标、精神及范围。所有此类修改希望属于所附权利要求书的范围内。虽然本文揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组并非本发明的限制。

Claims (24)

1.一种半导体器件封装，其包含：
一基板，其界定一第一凹槽，该第一凹槽具有一第一部分、一第二部分及一第三部分，该第二部分位于该第一部分与该第三部分之间；及
一半导体器件，其包括一膜，该半导体器件设置在该第一凹槽的该第二部分上，该半导体器件具有与该基板相邻且相对于该膜的一第一表面，该膜由该第一表面暴露。
2.根据权利要求1所述的半导体器件封装，其进一步包含布置在该半导体器件和该基板之间的一粘合剂。
3.根据权利要求2所述的半导体器件封装，其中该粘合剂延伸至该第一凹槽中。
4.根据权利要求1所述的半导体器件封装，其中该第一凹槽的该第一部分、该第二部分和该第三部分分别具有一第一深度、一第二深度和一第三深度。
5.根据权利要求1所述的半导体器件封装，其中该第一凹槽的该第一深度、该第二深度和该第三深度的个者具有从大约5μm到大约300μm的一范围。
6.根据权利要求4所述的半导体器件封装，其中该第一凹槽的该第一深度、该第二深度和该第三深度中的至少两者实质上相同。
7.根据权利要求6所述的半导体器件封装，其中该基板界定由该半导体器件完全或部分覆盖的一空腔，且该空腔的一深度与该第一凹槽的该第一深度、该第二深度和该第三深度实质上相同。
8.根据权利要求6所述的半导体器件封装，其中该基板界定由该半导体器件完全或部分覆盖的一空腔，且该空腔的一深度、该第一凹槽的该第一深度、该第二深度和该第三深度彼此不同。
9.根据权利要求4所述的半导体器件封装，其中该第一凹槽的该第一深度、该第二深度和该第三深度中的至少两者彼此不同。
10.根据权利要求4所述的半导体器件封装，其中该第一凹槽的该第一深度和该第三深度大于该第一凹槽的该第二深度。
11.根据权利要求4所述的半导体器件封装，其中该第一凹槽的该第一深度和该第三深度小于该第一凹槽的该第二深度。
12.根据权利要求1所述的半导体器件封装，其中该基板界定实质上垂直于该第一凹槽的一第二凹槽，且该第二凹槽同该第一凹槽设置于一相同平面上，且其中该第二凹槽由该基板暴露且该第二凹槽的至少一部分由该半导体器件覆盖。
13.根据权利要求1所述的半导体器件封装，其中该基板界定由该半导体器件完全或部分覆盖的一空腔，且该第一凹槽跨越该空腔。
14.根据权利要求13所述的半导体器件封装，其中该空腔之一宽度实质上等于该膜的一宽度。
15.根据权利要求1所述的半导体器件封装，其中该第一凹槽经配置以将空气从该半导体器件的内部释放到该半导体器件的外部。
16.一种载体，其包含：
一核心层；及
在该核心层上的一半导体器件安装区域，
其中该载体界定设置在该核心层上且从该核心层暴露的一第一凹槽，且该第一凹槽跨越该半导体器件安装区域。
17.根据权利要求16所述的载体，其进一步包含直接设置于该核心层上的一介电层。
18.根据权利要求16所述的载体，其中该第一凹槽具有一第一部分、一第二部分及一第三部分，该第二部分位于该第一部分与该第三部分之间，且其中该第一凹槽的该第一部分、该第二部分和该第三部分分别具有一第一深度、一第二深度和一第三深度。
19.根据权利要求18所述的载体，其中该第一凹槽的该第一深度、该第二深度和该第三深度的个者具有从大约5μm到大约300μm的一范围。
20.根据权利要求18所述的载体，其中该载体进一步界定一空腔，且该空腔的一深度与该第一凹槽的该第一深度、该第二深度和该第三深度实质上相同。
21.根据权利要求16所述的载体，其中该载体进一步界定实质上垂直于该第一凹槽的一第二凹槽，且该第二凹槽同该第一凹槽设置于一相同平面上，其中该第二凹槽由该载体的一表面暴露。
22.一种用于制造半导体器件封装的方法，其包含：
提供一载体，一半导体器件安装区域界定于该载体上；
在该载体上形成一凹槽，该凹槽从该载体暴露且跨越该半导体器件安装区域；及经由一粘合剂将包括一膜的一半导体器件附接到该载体的该半导体器件安装区域以形成该半导体器件封装。
23.根据权利要求22所述的方法，其进一步包含：
将一热循环施加至该半导体器件封装；及
经由该凹槽将空气从该载体和该半导体器件所界定的一空间释放到该半导体器件封装的外部。
24.根据权利要求22所述的方法，其进一步包含：
在该载体中形成一空腔，其中该半导体器件完全或部分覆盖该空腔。
CN201711372439.7A 2017-05-18 2017-12-19 半导体器件封装及制造其之方法 Active CN108946652B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311633196.3A CN117623210A (zh) 2017-05-18 2017-12-19 半导体器件封装及制造其之方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/599,377 US11014806B2 (en) 2017-05-18 2017-05-18 Semiconductor device package and a method of manufacturing the same
US15/599,377 2017-05-18

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202311633196.3A Division CN117623210A (zh) 2017-05-18 2017-12-19 半导体器件封装及制造其之方法

Publications (2)

Publication Number Publication Date
CN108946652A true CN108946652A (zh) 2018-12-07
CN108946652B CN108946652B (zh) 2023-12-15

Family

ID=64269912

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202311633196.3A Pending CN117623210A (zh) 2017-05-18 2017-12-19 半导体器件封装及制造其之方法
CN201711372439.7A Active CN108946652B (zh) 2017-05-18 2017-12-19 半导体器件封装及制造其之方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202311633196.3A Pending CN117623210A (zh) 2017-05-18 2017-12-19 半导体器件封装及制造其之方法

Country Status (3)

Country Link
US (2) US11014806B2 (zh)
CN (2) CN117623210A (zh)
TW (1) TWI741107B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115326A (en) * 1998-10-22 2000-09-05 Integrated Medical Systems, Inc. Ultrasonic micro-machined selectable transducer array
DE10159091A1 (de) * 2001-12-01 2003-06-12 Evotec Ag Trägersysteme und Verfahren zu ihrer Herstellung
US6594369B1 (en) * 1999-08-11 2003-07-15 Kyocera Corporation Electret capacitor microphone
CN102479763A (zh) * 2010-11-22 2012-05-30 钰桥半导体股份有限公司 一种散热增益型堆叠式半导体组件
CN202425037U (zh) * 2012-01-13 2012-09-05 歌尔声学股份有限公司 Mems麦克风
CN104760924A (zh) * 2015-04-20 2015-07-08 歌尔声学股份有限公司 一种mems麦克风芯片及其封装结构、制造方法
US20150259194A1 (en) * 2014-03-13 2015-09-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Microelectromechanical Systems (MEMS) Package
CN105340065A (zh) * 2013-07-01 2016-02-17 富士施乐株式会社 半导体件制造方法、含有半导体件的电路板和电子设备、基板切割方法
CN106158773A (zh) * 2014-11-07 2016-11-23 日月光半导体制造股份有限公司 具有嵌入组件的半导体封装及其制造方法
CN206116374U (zh) * 2016-05-25 2017-04-19 苏州晶方半导体科技股份有限公司 半导体芯片封装结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101458958B1 (ko) * 2008-06-10 2014-11-13 삼성전자주식회사 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법
FR3012604B1 (fr) * 2013-10-25 2017-03-03 Auxitrol Sa Capteur de pression comprenant une structure de controle d'une couche d'adhesif resistante aux variations de temperatures
US9875980B2 (en) * 2014-05-23 2018-01-23 Amkor Technology, Inc. Copper pillar sidewall protection

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115326A (en) * 1998-10-22 2000-09-05 Integrated Medical Systems, Inc. Ultrasonic micro-machined selectable transducer array
US6594369B1 (en) * 1999-08-11 2003-07-15 Kyocera Corporation Electret capacitor microphone
DE10159091A1 (de) * 2001-12-01 2003-06-12 Evotec Ag Trägersysteme und Verfahren zu ihrer Herstellung
CN102479763A (zh) * 2010-11-22 2012-05-30 钰桥半导体股份有限公司 一种散热增益型堆叠式半导体组件
CN202425037U (zh) * 2012-01-13 2012-09-05 歌尔声学股份有限公司 Mems麦克风
CN105340065A (zh) * 2013-07-01 2016-02-17 富士施乐株式会社 半导体件制造方法、含有半导体件的电路板和电子设备、基板切割方法
US20150259194A1 (en) * 2014-03-13 2015-09-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Microelectromechanical Systems (MEMS) Package
CN106158773A (zh) * 2014-11-07 2016-11-23 日月光半导体制造股份有限公司 具有嵌入组件的半导体封装及其制造方法
CN104760924A (zh) * 2015-04-20 2015-07-08 歌尔声学股份有限公司 一种mems麦克风芯片及其封装结构、制造方法
CN206116374U (zh) * 2016-05-25 2017-04-19 苏州晶方半导体科技股份有限公司 半导体芯片封装结构

Also Published As

Publication number Publication date
US20210276860A1 (en) 2021-09-09
TWI741107B (zh) 2021-10-01
US11014806B2 (en) 2021-05-25
CN108946652B (zh) 2023-12-15
US20180334380A1 (en) 2018-11-22
TW201901867A (zh) 2019-01-01
CN117623210A (zh) 2024-03-01

Similar Documents

Publication Publication Date Title
CN104465542B (zh) 具有模塑通孔的叠层封装结构
CN106158774B (zh) 半导体封装结构及其制造方法
CN108511399B (zh) 半导体封装装置及其制造方法
CN104010432A (zh) 具有散热功能的印刷电路板结构
WO2019024813A1 (zh) 一种嵌入式基板
KR20160066311A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
CN105792504A (zh) 一种具有屏蔽措施的pcb空穴埋置装置及制备工艺
CN108074904A (zh) 电子封装件及其制法
JP3016910B2 (ja) 半導体モジュール構造
CN107845610B (zh) 基板结构及其制作方法
US20170020001A1 (en) Method for producing a printed circuit board with an embedded sensor chip, and printed circuit board
CN106356351B (zh) 基板结构及其制作方法
CN108946652A (zh) 半导体器件封装及制造其之方法
KR100341517B1 (ko) 반도체 패키지 및 그 제조방법
JP2012238804A (ja) プリント配線板
US20210151368A1 (en) Flat no-lead package with surface mounted structure
CN203491244U (zh) 一种封装结构
JPS6344745A (ja) 電子部品搭載用基板
CN104851847B (zh) 封装装置及其制作方法
CN214014642U (zh) 印制电路板结构
TWI732732B (zh) 記憶卡結構及其製造方法
TWI728528B (zh) 記憶卡結構及其製造方法
KR20160122439A (ko) 임베디드 인쇄회로기판
KR102238823B1 (ko) 회로기판 및 반도체 패키지
JP2015128120A (ja) 多数個取り配線基板およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant