CN108900077B - 一种电源上下电的防过冲电路 - Google Patents
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Abstract
本发明揭示了一种电源上下电的防过冲电路,接入到由输入差分对管及放大电路构成的基本电路,特征在于该防过冲电路由电流镜IO,NMOS管MN8、MN9及电阻R1构成,其中电流镜IO的一端与基本电路的AVDD端相接,电流镜IO的另一端、电阻R1的一端、MN8的漏极和栅极以及放大电路中NMOS管MN6的栅极共联于节点D,MN8的源极与MN9的漏极和栅极共联,MN9的源极及电阻R1的另一端相接于AVSS端,通过电阻R1拉低D点电压至0,关断NMOS管MN6,同时抬高NMOS管MN6的漏极电压,关断基本电路输出的PMOS管MP8,拉低输出电压。应用本发明该防过冲电路,省却了使用电容,降低了芯片的占用面积,通过能响应各种快慢节奏的电源上下电过程,能有效避免引起系统失调。
Description
技术领域
本发明涉及一种针对微电子应用系统上下电的安全防护改善,尤其涉及一种电源上下电的防过冲电路。
背景技术
在常见的微电子应用系统中,如图1所示,在电源上下电时,运放输出电压VO会超过VREF;极易会影响后级系统的功能;尤其在有些应用中,输出电压VO的过冲,会对后级系统的使用寿命造成不良影响,甚至直接损毁。
在现有的技术中,为了防止此类系统电源上下电可能的过冲损害,已有提出常见的防过冲电路如图2所示。该电路虽然能取得一定的防过冲效果,然而也不可忽视地存在多方面缺陷,其一便是其中所需的电阻和电容器件值均较大,由此无形中增加了电路的整体面积,其二在电源很慢的上下电时,不能正常工作,无法防止输出电压的过冲。
发明内容
鉴于上述现有技术的不足,本发明的目的旨在提出一种电源上下电的防过冲电路,解决系统稳定性问题。
本发明实现上述目的的技术解决方案是,一种电源上下电的防过冲电路,接入到由输入差分对管及放大电路构成的基本电路,其特征在于:所述防过冲电路由电流镜IO,NMOS管MN8、MN9及电阻R1构成,其中电流镜IO的一端与基本电路的AVDD端相接,电流镜IO的另一端、电阻R1的一端、MN8的漏极和栅极以及放大电路中NMOS管MN6的栅极共联于节点D,MN8的源极与MN9的漏极和栅极共联,MN9的源极及电阻R1的另一端相接于AVSS端,通过电阻R1拉低D点电压至0,关断NMOS管MN6,同时抬高NMOS管MN6的漏极电压,关断基本电路输出的PMOS管MP8,拉低输出电压。
进一步地,所述输入差分对管由电流源和PMOS管MP1、MP2相接构成,其中电流源一端与基本电路的AVDD端相接,电流源的另一端与MP1、MP2共源共联,MP1的漏极与放大电路中NMOS管MN3的源极、NMOS管MN1的漏极共联于节点A,MP2的漏极与放大电路中NMOS管MN4的源极、NMOS管MN2的漏极共联于节点B。
进一步地,所述放大电路为折叠共源共栅结构的共模抑制放大电路。
更进一步地,所述放大电路由PMOS管MP3、MP4、MP5、MP6、MP7、MP8和NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8配合电容CC1、电容CC2相接构成,其中MP3、MP4、MP8共源相接于AVDD端,MP3、MP4的共栅极与MP5、MN5的共漏极共联于节点C,MP3的漏极与MP5的源极相接,MP4的漏极与MP6的源极相接于电容CC1的一端,MP5和MP6共栅相接,MP6的漏极、MP7的源极、MN6的漏极与MP8的栅极共联于节点E;MN1、MN2、MN7共源相接于AVSS端,MN1和MN2共栅相接,MN3和MN4共栅相接,MN3的漏极与MN5的源极想接,MN4的源极与MN2的漏极相接于电容CC2的一端,MN4的漏极、MP7的漏极、MN6的源极与MN7的栅极共联;电容CC1、电容CC2两者的另一端与MP7、MP8的共漏极共联。
应用本发明的防过冲电路,具备突出的实质性特点和显著的进步性:该防过冲电路省却了使用电容,降低了芯片的占用面积,通过能响应各种快慢节奏的电源上下电过程,能有效避免引起系统失调。
附图说明
图1是针对应用系统的供源电路示意图。
图2是现有常见防过冲电路的结构示意图。
图3是本发明针对电源上下电的防过冲电路结构示意图。
具体实施方式
以下便结合实施例附图,对本发明的具体实施方式作进一步的详述,以使本发明技术方案更易于理解、掌握,从而对本发明的保护范围做出更为清晰的界定。
鉴于上述现有技术的不足,本发明设计者凭多年从事本行业之经验,经创造性研究并得出了一种电源上下电的防过冲电路,以此解决后级系统稳定运行及消除受损风险的问题。
根据本发明的实施例,提供了一种电源上下电的防过冲电路,如图3所示的结构示意图。该防过冲电路接入到由输入差分对管及放大电路构成的基本电路,以融入电源电路的方式实现。从区别于现有技术的特征来看,该防过冲电路由电流镜IO,NMOS管MN8、MN9及电阻R1构成。如图中虚线框Q中所示,其中电流镜IO的一端与基本电路的AVDD端相接,电流镜IO的另一端、电阻R1的一端、MN8的漏极和栅极以及放大电路中NMOS管MN6的栅极共联于节点D,MN8的源极与MN9的漏极和栅极共联,MN9的源极及电阻R1的另一端相接于AVSS端。基于上述结构的防过冲电路,其功能实现的原理及过程为:在电源上下电过程中,当电源电压较低时,运放的电流镜IO会被关断;电流镜IO的通路处于高阻态;而由于电阻R1的存在,通过电阻R1能够拉低节点D点电压至0,关断NMOS管MN6,同时抬高NMOS管MN6的漏极电压,即图示中节点E,关断基本电路输出的PMOS管MP8,从而拉低输出电压;使输出电压平缓过渡。反之,如果没有该电阻R1,则节点D的电压则无法被拉低,E点电位也无法拉高,从而无法关断MP8,输出将有不小可能性的过冲。
为进一步地理解本发明防过冲电路的功能实现,需要进一步了解上述基本电路的构成,以下结合图3所示分别从差分对管和放大电路两部分详细阐述。
一方面上述输入差分对管由电流源和PMOS管MP1、MP2相接构成,其中电流源一端与基本电路的AVDD端相接,电流源的另一端与MP1、MP2共源共联,MP1的漏极与放大电路中NMOS管MN3的源极、NMOS管MN1的漏极共联于节点A,MP2的漏极与放大电路中NMOS管MN4的源极、NMOS管MN2的漏极共联于节点B。
另一方面上述放大电路为折叠共源共栅结构的共模抑制放大电路。该放大电路由PMOS管MP3、MP4、MP5、MP6、MP7、MP8和NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8配合电容CC1、电容CC2相接构成,其中MP3、MP4、MP8共源相接于AVDD端,MP3、MP4的共栅极与MP5、MN5的共漏极共联于节点C,MP3的漏极与MP5的源极相接,MP4的漏极与MP6的源极相接于电容CC1的一端,MP5和MP6共栅相接,MP6的漏极、MP7的源极、MN6的漏极与MP8的栅极共联于节点E;MN1、MN2、MN7共源相接于AVSS端,MN1和MN2共栅相接,MN3和MN4共栅相接,MN3的漏极与MN5的源极想接,MN4的源极与MN2的漏极相接于电容CC2的一端,MN4的漏极、MP7的漏极、MN6的源极与MN7的栅极共联;电容CC1、电容CC2两者的另一端与MP7、MP8的共漏极共联。
由此可见,本发明防过冲电路正是连接并作用于该放大电路,实现了电源上下电过程中防过冲的效果。并且较之于现有常见的防过冲电路,其省却了使用电容,降低了芯片的占空面积,通过能响应各种快慢节奏的电源上下电过程,能有效避免引起系统失调。
以上详细描述了本发明的优选实施方式,但是,本发明并不局限于上述特定实施方式,本领域技术人员可以在权利要求的范围内进行修改或者等同变换,均应包含在本发明的保护范围之内。
Claims (2)
1.一种电源上下电的防过冲电路,接入到由输入差分对管及放大电路构成的基本电路,其特征在于:基本电路中所述放大电路由PMOS管MP3、MP4、MP5、MP6、MP7、MP8和NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8配合电容CC1、电容CC2相接构成,其中MP3、MP4、MP8共源相接于AVDD端,MP3、MP4的共栅极与MP5、MN5的共漏极共联于节点C,MP3的漏极与MP5的源极相接,MP4的漏极与MP6的源极相接于电容CC1的一端,MP5和MP6共栅相接,MP6的漏极、MP7的源极、MN6的漏极与MP8的栅极共联于节点E,MN1、MN2、MN7共源相接于AVSS端,MN1和MN2共栅相接,MN3和MN4共栅相接,MN3的漏极与MN5的源极想接,MN4的源极与MN2的漏极相接于电容CC2的一端,MN4的漏极、MP7的漏极、MN6的源极与MN7的栅极共联,电容CC1、电容CC2两者的另一端与MP7、MP8的共漏极共联;所述防过冲电路由电流镜IO,NMOS管MN8、MN9及电阻R1构成,其中电流镜IO的一端与基本电路的AVDD端相接,电流镜IO的另一端、电阻R1的一端、MN8的漏极和栅极以及放大电路中NMOS管MN6的栅极共联于节点D,MN8的源极与MN9的漏极和栅极共联,MN9的源极及电阻R1的另一端相接于AVSS端,通过电阻R1拉低D点电压至0,关断NMOS管MN6,同时抬高NMOS管MN6的漏极电压,关断基本电路输出的PMOS管MP8,拉低输出电压。
2.根据权利要求1所述电源上下电的防过冲电路,其特征在于:所述输入差分对管由电流源和PMOS管MP1、MP2相接构成,其中电流源一端与基本电路的AVDD端相接,电流源的另一端与MP1、MP2共源共联,MP1的漏极与放大电路中NMOS管MN3的源极、NMOS管MN1的漏极共联于节点A,MP2的漏极与放大电路中NMOS管MN4的源极、NMOS管MN2的漏极共联于节点B。
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