CN108735695A - 封装基板及其制法 - Google Patents

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Abstract

本公开提供一种封装基板及其制法，通过将电子元件与导电柱设于线路结构上，并形成包覆该电子元件与导电柱的绝缘层，且令该导电柱的端面外露于该绝缘层，以供电子装置堆迭于该封装基板的导电柱的端面上，借此缩减整体结构的堆迭高度及简化制程。

Description

封装基板及其制法
技术领域
本发明有关一种封装结构，特别涉及一种封装基板及其制法。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂开发出不同的立体封装技术，例如，封装堆迭(Package on package，简称PoP)等技术，以配合各种芯片上大幅增加的输入/出端数量，进而将不同功能的集成电路整合于单一封装结构，这种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如：存储器存储器、中央处理器、绘图处理器、影像应用处理器等，通过堆迭设计达到系统的整合，适合应用于轻超薄各种电子产品。
图1为悉知用于PoP的半导体封装件1的剖面示意图。如图1所示，该半导体封装件1于一具有线路层(图略)的封装基板10上设置多个半导体元件11,12，再将电子装置15通过多个导电柱13堆迭于该封装基板10上，之后形成封装胶体14于该封装基板10与该电子装置15之间，以包覆所述半导体元件11,12与所述导电柱13。
然而，悉知半导体封装件1中，于该封装基板10上方设置所述半导体元件11,12，故于堆迭该电子装置15时，需考量所述半导体元件11,12及所述导电柱13的高度，因而增加该半导体封装件1的整体封装高度，导致难以缩小该半导体封装件1的尺寸且制程复杂；再者，若所述导电柱13的高度不一致，将提高电子装置15的设置困难度，甚或影响产品的良率。
因此，如何克服悉知技术的种种缺点，实为目前各界亟欲解决的技术问题。
发明内容
鉴于上述悉知技术的缺失，本发明提供一种封装基板及其制法，借此缩减整体结构的堆迭高度及简化制程。
本发明的封装基板，包括：线路结构；设于该线路结构上的电子元件；设于该线路结构上的多个导电柱；以及形成于该线路结构上且包覆该电子元件及该导电柱的绝缘层，并令各该导电柱的端面外露出该绝缘层的上表面。
本发明复提供一种封装基板的制法，包括：于一线路结构上设置电子元件与多个导电柱；以及形成绝缘层于该线路结构上以包覆该电子元件与该导电柱，且令各该导电柱的端面外露于绝缘层的上表面。
前述的封装基板及其制法中，该导电柱的端面凸出该绝缘层的上表面，以供接置电子装置于该导电柱的端面上。
前述的封装基板及其制法中，该导电柱的端面复可齐平或低于该绝缘层的上表面，以供形成导电元件于该导电柱的端面上，用以接置电子装置。
前述的封装基板及其制法中，该线路结构为大版面形式。
由上可知，本发明的封装基板及其制法，主要通过该电子元件与该导电柱埋设于该封装基板中的设计，以大幅降低该封装基板上方的外露元件的高度，故相较于悉知技术，于堆迭该电子装置时，可缩减电子封装件的整体封装高度，以利于缩小该电子封装件的尺寸。
此外，由于该电子元件埋设于该封装基板中，故能缩短该电子元件与线路结构之间的导电路径，因而能达到电性提升的目的。
又，将该电子元件与导电柱嵌埋于该封装基板中，可简化后续封装流程(如省略悉知封装胶体的制作)，以降低制作成本。
附图说明
图1为悉知半导体封装件的剖面示意图；以及
图2A至图2C为本发明的封装基板的一实施例的制法的剖面示意图；
图2D为应用本发明的封装基板的一实施例的剖面示意图；
图3A及图3B为应用本发明的封装基板的又一实施例的剖面示意图；
图4A及图4B为应用本发明的封装基板的再一实施例的剖面示意图；以及
图5为应用本发明的封装基板的另一实施例的剖面示意图。
符号说明
1 半导体封装件
10,2a 封装基板
11,12 半导体元件
13,23,43,53 导电柱
14 封装胶体
15,25 电子装置
2,4,5 电子封装件
20 线路结构
21,22 电子元件
21a 作用面
21b 非作用面
210 导电凸块
22a,22b 电极垫
220 导电体
23a,43a,53a 端面
24,24’ 绝缘层
24a 第一表面
24b,24b’ 第二表面
240 开孔
30,40 导电元件
31 电路板
32 玻璃板。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所公开的内容轻易地了解本发明的其他优点及技术效果。
须知，本说明书附图说明书附图所示出的结构、比例、大小等，均仅用以配合说明书所公开的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的技术效果及所能实现的目之下，均应仍落在本发明所公开的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范围。
图2A至图2C为本发明的封装基板的第一实施例的制法的剖面示意图。
如图2A所示，于一线路结构20上结合有多个电子元件21,22及形成有多个导电柱23。
于本实施例中，该线路结构20具有介电层(图未示)与结合该介电层的线路层(图未示)，以通过该线路层电性连接所述电子元件21,22及该导电柱23，且形成该导电柱23的材质为如铜的金属材或焊锡材。
此外，该电子元件21,22为主动元件、无源元件或其二者组合，且该主动元件为例如半导体芯片，而该无源元件为例如电阻、电容及电感。于一实施例中，该电子元件21为半导体芯片，如微控制器(Microcontroller Unit，简称MCU)、专用集成电路(ApplicationSpecific Integrated Circuit，简称ASIC)、动态随机存取存储器(Dynamic RandomAccess Memory，简称DRAM)或电源管理集成电路(Power Management IC，简称PMIC)等，其具有相对的作用面21a与非作用面21b，该作用面21a具有多个电极垫，且该电子元件21以覆晶方式(于该电极垫上形成导电凸块210)电性连接该线路结构20的线路层；另外，该电子元件22为无源元件，其左右两侧具有电极垫22a,22b，以于其上形成导电体220而电性连接该线路结构20的线路层。
如图2B所示，使用大版面(panel，简称PNL)形式进行模封(molding)，以形成一绝缘层24’于该线路结构20上，以令该绝缘层24’包覆所述电子元件21,22与所述导电柱23。
于本实施例中，形成该绝缘层24’的材质为介电材，例如环氧树脂(epoxy)为基材(base)。
此外，该绝缘层24’具有相对的第一表面24a与第二表面24b’，且以该第一表面24a结合至该线路结构20上。
如图2C所示，移除该绝缘层24’的第二表面24b’的部分材质，以令该导电柱23的端面23a凸出该绝缘层24的第二表面24b，以作为外接点，以获得本发明的封装基板2a。
另外，请参照图2D所示，后续可将一电子装置25接置于该封装基板2a中外露出该绝缘层24的导电柱23的端面23a，以构成一电子封装件2，其中，该电子装置25如封装结构或其它电子结构(如芯片)。
此外，如图3A所示，于该线路结构20相对该绝缘层24的另一侧上(即该线路结构20下侧)可通过多个如焊球的导电元件30结合一如电路板31的外部装置。或者，如图3B所示，于该线路结构20相对该绝缘层24的另一侧上可结合一如玻璃板32的外部装置。
本发明的封装基板2a通过该电子元件21,22与所述导电柱23嵌埋于该封装基板2a中，以大幅降低及有效控制该封装基板2a上方的外露元件(仅露出该导电柱23的端面23a)的高度，故于堆迭该电子装置25时，可缩减该电子封装件2的整体封装高度，以利于缩小该电子封装件2的尺寸，同时简化制程。
此外，由于该电子元件21,22埋设于该封装基板2a中，故能缩短该电子元件21,22与线路结构20之间的导电路径，因而能达到电性提升的目的。
又，将该电子元件21,22与导电柱23嵌埋于该封装基板2a中，可简化后续封装流程(如省略悉知封装胶体14的制作)，以降低制作成本。
另外，该导电柱23嵌埋于该绝缘层24中，使各该导电柱23的周围隔有绝缘材，同时可有效控制该导电柱23的端部外露尺寸，故当该导电柱23的数量增加而所述导电柱23之间之间距缩小时，能避免各该导电柱23之间发生桥接(bridge)。
图4A至图4B为本发明的封装基板及其应用的电子封装件的另一实施例的剖面示意图。本实施例与第一实施例的差异在于该导电柱的端面高度，其它结构大致相同，故以下仅详细说明相异处，而不再赘述相同处，特此述明。
如图4A及图4B所示，于图2B所示的制程后，通过如研磨方式的整平制程，移除该绝缘层24’的第二表面24b’的部分材质与该导电柱23的部分材质，以令该导电柱43的端面43a齐平该绝缘层24的第二表面24b。
于本实施例中，该封装基板2a可通过于该导电柱43的端面43a上间隔如焊球的导电元件40，以接置该电子装置25，而形成一电子封装件4。
此外，有关该导电柱的端面齐平该绝缘层的第二表面的方式不限于上述，也可于图2A所示的制程后，以模具成形的方式，直接形成其第二表面24b齐平该导电柱23的端面23a的绝缘层24。
图5为本发明的封装基板及其应用的电子封装件的另一实施例的剖面示意图。本实施例与前述实施例的差异在于该导电柱的端面高度，其它结构大致相同，故以下仅详细说明相异处，而不再赘述相同处，特此述明。
如图5所示，于图2C所示的制程中，以开孔方式移除该绝缘层24’的第二表面24b’的部分材质，以于该绝缘层24的第二表面24b上形成有多个外露该导电柱53的端面53a的开孔240，使该导电柱53的端面53a低于该绝缘层24的第二表面24b。
于本实施例中，该封装基板2a可通过于所述开孔240中形成多个结合该导电柱53的端面53a上的导电元件40，以接置该电子装置25，而形成一电子封装件5。
此外，有关该导电柱的端面低于该绝缘层的第二表面的方式不限于上述，也可于图4A所示的齐平状态下，蚀刻移除该导电柱43的部分材质，使该导电柱53的端面53a低于该绝缘层24的第二表面24b。
本发明还提供一种封装基板2a，其包括：一线路结构20、设于该线路结构20上的多个电子元件21,22与多个导电柱23,43,53、以及包覆该电子元件21,22与导电柱23,43,53的绝缘层24。
所述的电子元件21,22设于该线路结构20上且嵌埋于该绝缘层24中并电性连接该线路结构20。
所述的导电柱23,43,53设于该线路结构20上且嵌埋于该绝缘层24中并电性连接该线路结构20，同时令所述导电柱23,43,53的端面23a,43a,53a外露于该绝缘层24。
于一实施例中，该导电柱23的端面23a凸出该绝缘层24，以接置电子装置25于该导电柱23的端面23a上。
于一实施例中，该导电柱43,53的端面43a,53a齐平或低于该绝缘层24的第二表面24b，以于该导电柱43,53的端面43a,53a上间隔导电元件40而接置电子装置25。
于一实施例中，所述的封装基板2a可于该线路结构20相对该绝缘层24的另一侧上结合外部装置(如电路板31或玻璃板32)。
综上所述，本发明的封装基板及其制法，通过将电子元件与导电柱嵌埋于该封装基板中的设计，以利于缩减电子封装件的尺寸及提升电性，且能简化封装流程而降低制作成本，并于增加导电柱的数量及应用于细间距产品时，能避免各该导电柱之间发生桥接。
上述实施例用以例示性说明本发明的原理及其技术效果，而非用于限制本发明。任何本领域相关技术人员均可在不违背本发明的构思及范围下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种封装基板，其特征为，该封装基板包括：
线路结构；
设于该线路结构上的电子元件；
设于该线路结构上的多个导电柱；以及
形成于该线路结构上且包覆该电子元件及该导电柱的绝缘层，并令各该导电柱的端面外露出该绝缘层上表面。
2.根据权利要求1所述的封装基板，其特征为，该导电柱的端面凸出该绝缘层上表面。
3.根据权利要求1所述的封装基板，其特征为，该导电柱的端面齐平或低于该绝缘层上表面。
4.根据权利要求1所述的封装基板，其特征为，该线路结构为大版面形式。
5.根据权利要求1所述的封装基板，其特征为，该封装基板还包括设于该导电柱的端面上的导电元件，以供接置电子装置。
6.一种封装基板的制法，其特征为，该制法包括：
于一线路结构上设置电子元件与多个导电柱；以及
形成绝缘层于该线路结构上以包覆该电子元件与该导电柱，且令各该导电柱的端面外露于该绝缘层上表面。
7.根据权利要求6所述的封装基板的制法，其特征为，该导电柱的端面凸出该绝缘层上表面。
8.根据权利要求6所述的封装基板的制法，其特征为，该导电柱的端面齐平或低于该绝缘层上表面。
9.根据权利要求6所述的封装基板的制法，其特征为，该线路结构为大版面形式。
10.根据权利要求6所述的封装基板的制法，其特征为，该制法还包括形成导电元件于该导电柱上，以接置电子装置。
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