CN108735176A - 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开了一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置，其中栅极驱动单元，包括：输入模块，用于根据输入端提供的输入信号对上拉节点进行充电；上拉模块，用于在上拉节点的电压控制下根据第一时钟信号端提供的时钟信号生成输出信号；复位模块，用于对上拉节点的电压和输出信号进行复位；自复位控制模块，用于根据输出信号和第一复位端提供的复位信号输出自复位控制信号，并根据自复位控制信号控制复位模块进行复位工作。本发明的栅极驱动单元无需级联即可实现对栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

Description

栅极驱动单元及其驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置。

背景技术

GOA(栅极驱动阵列)技术是液晶面板的栅极驱动技术之一，其基本概念是将液晶面板的栅极驱动电路集成在阵列基板上，形成对液晶面板的扫描驱动。目前的GOA模型均采用级联模型，即除去第一级栅极驱动单元和最后一级栅极驱动单元之外，中间的每级栅极驱动单元的输出端的输出信号既用作上一级栅极驱动单元的复位信号，又用作下一级栅极驱动单元的输入信号。

但是，当其中一个栅极驱动单元发生异常时，会影响到前后多级栅极驱动单元的正常工作，使得解析不良变得棘手。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种栅极驱动单元，通过自复位控制模块根据输出信号和第一复位端提供的复位信号输出自复位控制信号，以取代原来级联的下一级输出信号，从而无需级联即可实现对栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

本发明的第二个目的在于提出一种栅极驱动单元的驱动方法。

本发明的第三个目的在于提出一种栅极驱动电路。

本发明的第四个目的在于提出一种显示装置。

为实现上述目的，本发明第一方面实施例提出了一种栅极驱动单元，包括：输入模块，所述输入模块与输入端和上拉节点相连，用于根据所述输入端提供的输入信号对所述上拉节点进行充电；上拉模块，所述上拉模块与所述上拉节点、第一时钟信号端和输出端相连，用于在所述上拉节点的电压控制下根据所述第一时钟信号端提供的时钟信号生成输出信号；复位模块，所述复位模块与所述上拉节点和所述输出端相连，用于对所述上拉节点的电压和所述输出信号进行复位；自复位控制模块，所述自复位控制模块与所述输出端、第一复位端和所述复位模块相连，用于根据所述输出信号和所述第一复位端提供的复位信号输出自复位控制信号，并根据所述自复位控制信号控制所述复位模块进行复位工作。

根据本发明实施例的栅极驱动单元，输入模块根据输入端提供的输入信号对上拉节点进行充电，上拉模块在上拉节点的电压控制下根据第一时钟信号端提供的时钟信号生成输出信号，复位模块对上拉节点的电压和输出信号进行复位，自复位控制模块根据输出信号和第一复位端提供的复位信号输出自复位控制信号，并根据自复位控制信号控制复位模块进行复位工作。由此，自复位控制模块根据输出信号和第一复位端提供的复位信号输出自复位控制信号，以取代原来级联的下一级输出信号，从而无需级联即可实现对栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

根据本发明的一个实施例，所述自复位控制模块与总复位端连接，还用于根据所述总复位端提供的总复位信号停止输出所述自复位控制信号。

根据本发明的一个实施例，所述的栅极驱动单元还包括：下拉模块，所述下拉模块与所述输出端和总复位端相连，用于根据所述总复位端提供的总复位信号对所述输出信号进行复位；噪声控制模块，所述噪声控制模块与第二时钟信号端和下拉节点相连，用于根据所述第二时钟信号端提供的时钟信号对所述下拉节点的电压进行上拉；第一去噪模块，所述第一去噪模块与所述下拉节点和所述上拉节点相连，用于在所述下拉节点的电压控制下对所述上拉节点的电压进行去噪；第二去噪模块，所述第二去噪模块与所述下拉节点和所述输出端相连，用于在所述下拉节点的电压控制下对所述输出信号进行去噪。

根据本发明的一个实施例，所述复位信号为多输出信号。

根据本发明的一个实施例，所述复位信号为所述第二时钟信号端提供的时钟信号。

根据本发明的一个实施例，所述输入模块包括：第一晶体管，所述第一晶体管的第一端和控制端相连后连接到所述输入端，所述第一晶体管的第二端与所述上拉节点相连。

根据本发明的一个实施例，所述上拉模块包括：第二晶体管，所述第二晶体管的第一端连接到所述第一时钟信号端，所述第二晶体管的控制端与所述上拉节点相连，所述第二晶体管的第二端作为所述栅极驱动单元的输出端；第一电容，所述第一电容的一端与所述第二晶体管的控制端相连，所述第一电容的另一端与所述第二晶体管的第二端相连。

根据本发明的一个实施例，所述自复位控制模块包括：第三晶体管，所述第三晶体管的第一端连接到第一预设电源，所述第三晶体管的控制端与所述栅极驱动单元的输出端相连；第四晶体管，所述第四晶体管的第一端连接到所述第一复位端，所述第四晶体管的控制端与所述第三晶体管的第二端相连且具有第一节点；第二电容，所述第二电容的一端与所述第一节点相连，所述第二电容的另一端与所述第四晶体管的第二端相连且具有第二节点，所述第二节点作为所述自复位控制模块的输出端；第五晶体管，所述第五晶体管的第一端与所述第二节点相连，所述第五晶体管的控制端连接到所述总复位端；第六晶体管，所述第六晶体管的控制端连接到所述总复位端，所述第六晶体管的第一端与所述第一节点相连，所述第六晶体管的第二端和所述第五晶体管的第二端连接到第二预设电源。

根据本发明的一个实施例，所述复位模块包括：第七晶体管，所述第七晶体管的控制端与所述第二节点相连，所述第七晶体管的第一端与所述上拉节点相连，所述第七晶体管的第二端连接到所述第二预设电源；第八晶体管，所述第八晶体管的第一端与所述栅极驱动单元的输出端相连，所述第八晶体管的控制端与所述第二节点相连，所述第八晶体管的第二端连接到所述第二预设电源。

根据本发明的一个实施例，所述下拉模块包括：第九晶体管，所述第九晶体管的第一端与所述栅极驱动单元的输出端相连，所述第九晶体管的控制端连接到总复位端，所述第九晶体管的第二端连接到第二预设电源。

根据本发明的一个实施例，所述噪声控制模块包括：第十晶体管，所述第十晶体管的第一端与控制端相连后连接到所述第二时钟端信号端；第十一晶体管，所述第十一晶体管的第一端连接到所述第二时钟端信号端，所述第十一晶体管的控制端与所述第十晶体管的第二端相连且具有第三节点，所述第十一晶体管的第二端作为所述下拉节点；第十二晶体管，所述第十二晶体管的第一端与所述第三节点相连，所述第十二晶体管的控制端与所述上拉节点相连，所述第十二晶体管的第二端连接到第二预设电源；第十三晶体管，所述第十三晶体管的第一端与所述下拉节点相连，所述第十三晶体管的控制端与所述上拉节点相连，所述第十三晶体管的第二端连接到所述第二预设电源。

根据本发明的一个实施例，所述第一去噪模块包括：第十四晶体管，所述第十四晶体管的第一端与所述上拉节点相连，所述第十四晶体管的控制端与所述下拉节点相连，所述第十四晶体管的第二端连接到所述第二预设电源。

根据本发明的一个实施例，所述第二去噪模块包括：第十五晶体管，所述第十五晶体管的第一端与所述栅极驱动单元的输出端相连，所述第十五晶体管的控制端与所述下拉节点相连，所述第十五晶体管的第二端连接到所述第二预设电源。

为实现上述目的，本发明第二方面实施例提出了一种栅极驱动单元的驱动方法，包括以下步骤：根据输入端提供的输入信号对上拉节点进行充电；在所述上拉节点的电压控制下根据第一时钟信号端提供的时钟信号生成输出信号；根据所述输出信号和第一复位端提供的复位信号输出自复位控制信号，并根据所述自复位控制信号对所述上拉节点的电压和所述输出信号进行复位。

根据本发明实施例的栅极驱动单元的驱动方法，根据输入端提供的输入信号对上拉节点进行充电，并在上拉节点的电压控制下根据第一时钟信号端提供的时钟信号生成输出信号，以及根据输出信号和第一复位端提供的复位信号输出自复位控制信号，并根据自复位控制信号对上拉节点的电压和输出信号进行复位。由此，无需级联即可实现对各个栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

根据本发明的一个实施例，所述的栅极驱动单元的驱动方法，其特征在于，还包括：根据总复位端提供的总复位信号停止输出所述自复位控制信号。

根据本发明的一个实施例，所述复位信号为多输出信号。

为实现上述目的，本发明第三方面实施例提出了一种栅极驱动电路，其包括多个本发明第一方面实施例提出的栅极驱动单元，其中，在多个所述栅极驱动单元中，除了第一个栅极驱动单元的输入端与启动信号线相连之外，其余栅极驱动单元的输入端均与上一个栅极驱动单元的输出端相连；第奇数个栅极驱动单元的第一时钟信号端与第一时钟信号线相连，所述第奇数个栅极驱动单元的第一复位端与第二时钟信号线相连；第偶数个栅极驱动单元的第一时钟信号端与所述第二时钟信号线相连，所述第偶数个栅极驱动单元的第一复位端与所述第一时钟信号线相连。

根据本发明实施例的栅极驱动电路，通过上述的多个栅极驱动单元，无需级联即可实现对各个栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

为实现上述目的，本发明第四方面实施例提出了一种显示装置，其包括本发明第三方面实施例提出的栅极驱动电路。

根据本发明实施例的显示装置，通过上述的栅极驱动电路，无需级联即可实现对栅极驱动电路内部的各个栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

附图说明

图1是根据本发明一个实施例的栅极驱动单元的结构示意图；

图2是根据本发明另一个实施例的栅极驱动单元的结构示意图；

图3是根据本发明一个实施例的栅极驱动单元的电路图；

图4是图3所示的栅极驱动单元的工作时序图；

图5是根据本发明实施例的栅极驱动单元的驱动方法的流程图；

图6是根据本发明一个实施例的栅极驱动电路的结构示意图；

图7是图6所示的栅极驱动电路的工作时序图；

图8是根据本发明实施例的显示装置的方框示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面参考附图来描述根据本发明实施例提出的栅极驱动单元及其驱动方法、栅极驱动电路和显示装置。

图1是根据本发明一个实施例的栅极驱动单元的结构示意图。如图1所示，本发明实施例的栅极驱动单元可包括：输入模块10、上拉模块20、复位模块30和自复位控制模块40。

其中，输入模块10与输入端INPUT和上拉节点PU相连，用于根据输入端INPUT提供的输入信号对上拉节点PU进行充电，上拉模块20与上拉节点PU、第一时钟信号端CLK1和输出端OUTPUT相连，用于在上拉节点PU的电压控制下根据第一时钟信号端CLK1提供的时钟信号生成输出信号，复位模块30与上拉节点PU和输出端OUTPUT相连，用于对上拉节点PU的电压和输出信号进行复位，自复位控制模块40与输出端OUTPUT、第一复位端RESET1和复位模块30相连，用于根据输出信号和第一复位端RESET1提供的复位信号输出自复位控制信号re，并根据自复位控制信号re控制复位模块30进行复位工作。

具体而言，目前的GOA模型均采用级联模型，即除去第一级栅极驱动单元和最后一级栅极驱动单元之外，中间的每级栅极驱动单元的输出端的输出信号既用作上一级栅极驱动单元的复位信号，又用作下一级栅极驱动单元的输入信号。但是，当其中一个栅极驱动单元发生异常时，会影响到前后许多级栅极驱动单元的正常工作，使得解析不良变得棘手。

为此，本发明提出了一种栅极驱动单元，通过自复位控制模块40在栅极驱动单元的内部进行复位控制，该自复位控制模块40以栅极驱动单元的输出信号和第一复位端RESET1提供的复位信号作为输入，根据输出信号和第一复位端RESET1提供的复位信号输出自复位控制信号re，以取代原来级联的下一级栅极驱动单元的输出信号，复位模块30根据自复位控制信号re对上拉节点PU的电压进行复位，从而实现本级栅极驱动单元的自复位功能。由此，本发明实施例的栅极驱动单元，无需级联复位信号即可实现对栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

根据本发明的一个实施例，如图1所示，自复位控制模块40与总复位端GCL连接，还用于根据总复位端GCL提供的总复位信号停止输出自复位控制信号re。

具体地，总复位端GCL提供的总复位信号为每帧时间结束后的总复位信号，用于控制栅极驱动单元中的自复位控制模块40停止输出自复位控制信号re，具体请参见后续详细介绍。

根据本发明的一个实施例，如图2所示，栅极驱动单元还包括：下拉模块50、噪声控制模块60、第一去噪模块70和第二去噪模块80，其中，下拉模块50与输出端OUTPUT和总复位端GCL相连，用于根据总复位端GCL提供的总复位信号对输出信号进行复位；噪声控制模块60与第二时钟信号端CLK2和下拉节点PD相连，用于根据第二时钟信号端CLK2提供的时钟信号对下拉节点PD的电压进行上拉；第一去噪模块70与下拉节点PD和上拉节点PU相连，用于在下拉节点PD的电压控制下对上拉节点PU的电压进行去噪；第二去噪模块80与下拉节点PD和输出端OUTPUT相连，用于在下拉节点PD的电压控制下对输出信号进行去噪。

根据本发明的一个实施例，如图3所示，输入模块10包括：第一晶体管M1，第一晶体管M1的第一端和控制端相连后连接到输入端INPUT，第一晶体管M1的第二端与上拉节点PU相连。

具体地，输入模块10可由一个晶体管构成，该晶体管可以为NMOS晶体管。当输入端INPUT提供的输入信号为高电平时，第一晶体管M1打开，给上拉节点PU充电，使得上拉节点PU的电压变为高电平。

根据本发明的一个实施例，如图3所示，上拉模块20包括：第二晶体管M2和第一电容C1，第二晶体管M2的第一端连接到第一时钟信号端CLK1，第二晶体管M2的控制端与上拉节点PU相连，第二晶体管M2的第二端作为栅极驱动单元的输出端OUTPUT；第一电容C1的一端与第二晶体管M2的控制端相连，第一电容C1的另一端与第二晶体管M2的第二端相连。

具体地，上拉模块20可由一个晶体管和一个储能单元构成，其中晶体管可以为NMOS晶体管，储能单元可以为电容。当上拉节点PU的电压为高电平时，第二晶体管M2打开，栅极驱动单元的输出端OUTPUT将输出第一时钟信号端CLK1提供的时钟信号，其中，当第一时钟信号端CLK1提供的时钟信号为高电平时，栅极驱动单元的输出端OUTPUT的输出信号为高电平，而当第一时钟信号端CLK1提供的时钟信号由高电平变为低电平时，栅极驱动单元的输出端OUTPUT的输出信号变为低电平，此时栅极驱动单元的输出完成。

根据本发明的一个实施例，如图3所示，自复位控制模块40包括：第三晶体管M3、第四晶体管M4、第二电容C2、第五晶体管M5和第六晶体管M6，第三晶体管M3的第一端连接到第一预设电源VGH，第三晶体管M3的控制端与栅极驱动单元的输出端OUTPUT相连；第四晶体管M4的第一端连接到第一复位端RESET1，第四晶体管M4的控制端与第三晶体管M3的第二端相连且具有第一节点P1；第二电容C2的一端与第一节点P1相连，第二电容C2的另一端与第四晶体管M4的第二端相连且具有第二节点P2，第二节点P2作为自复位控制模块40的输出端；第五晶体管M5的第一端与第二节点P2相连，第五晶体管M5的控制端连接到总复位端GCL；第六晶体管M6的控制端连接到总复位端GCL，第六晶体管M6的第一端与第一节点P1相连，第六晶体管M6的第二端和第五晶体管M5的第二端连接到第二预设电源VSS。

具体地，自复位控制模块40可由四个晶体管和一个储能单元构成，其中四个晶体管中的每个晶体管均可为NMOS晶体管，储能单元可以为电容，第一预设电源VGH的电压为高电平，第二预设电源VSS的电压为低电平。当栅极驱动单元的输出端的输出信号为高电平时，第三晶体管M3打开，给第一节点P1充电，在第一节点P1的作用下，第四晶体管M4打开。在第四晶体管T4打开的过程中，当第一复位端RESET1提供的复位信号的高电平到来时，第二节点P2为高电平，自复位控制模块40输出自复位控制信号re，以取代原来级联的下一级栅极驱动单元的输出信号，复位模块30根据该自复位控制信号re实现对上拉节点PU的电压的复位，从而实现该栅极驱动单元的自复位功能。

另外，在一帧时间结束后，当总复位端GCL提供的总复位信号为高电平时，第六晶体管M6打开，给第一节点P1放电，第四晶体管M4关闭，同时第五晶体管M5打开，给第二节点P2放电，自复位控制模块40的输出端变为低电平，即自复位控制模块40停止输出自复位控制信号re，此时复位模块30结束复位工作。当下一帧时间到来时，通过输入模块10可重新给上拉节点PU进行充电。

此外，第一复位端RESET1提供的复位信号可以为多输出信号，例如可以是时钟信号。在一帧时间内，由于第二电容C2的作用，使得第四晶体管M4一直打开，在第四晶体管M4打开的过程中，每当第一复位端RESET1提供的复位信号的高电平到来时，自复位控制模块40就会输出自复位控制信号re，以控制复位模块30给上拉节点PU进行一次放电，从而实现在一帧时间内多次给上拉节点PU放电，有效防止电荷残留造成的Multi-out(多行同时输出)。

根据本发明的一个实施例，第一复位端RESET1提供的复位信号可以为第二时钟信号端CLK2提供的时钟信号。

也就是说，第一复位端RESET1可以由单独的信号线提供相应的复位信号，例如，采用TCON(时钟控制器)输出信号经过LS(Level Shift，电平转换芯片)接入到第一复位端RESET1，也可以与第二时钟信号端CLK2相连，以与第二时钟信号端CLK2共用时钟信号，从而减少信号线的使用，进而减少栅极驱动单元的占用面积。

根据本发明的一个实施例，如图3所示，复位模块30包括：第七晶体管M7和第八晶体管M8，第七晶体管M7的控制端与第二节点P2相连，第七晶体管M7的第一端与上拉节点PU相连，第七晶体管M7的第二端连接到第二预设电源VSS；第八晶体管M8的第一端与栅极驱动单元的输出端OUTPUT相连，第八晶体管M8的控制端与第二节点P2相连，第八晶体管M8的第二端连接到第二预设电源VSS。

具体地，复位模块30可由两个晶体管构成，其中每个晶体管均可为NMOS晶体管。结合自复位控制模块40，当栅极驱动单元的输出端OUTPUT的输出信号为高电平时，第三晶体管M3打开，给第一节点P1充电，在第一节点P1的作用下，第四晶体管M4打开，在第四晶体管M4打开的过程中，当第一复位端RESET1提供的复位信号的高电平到来时，自复位控制模块40输出自复位控制信号re，第七晶体管M7打开，以给上拉节点PU放电，使得第二晶体管M2关闭，同时第八晶体管M8打开，栅极驱动单元的输出端OUTPUT被下拉至低电平，以对输出信号进行复位。由此，通过自复位控制模块40输出的自复位控制信号re取代原来级联的下一级栅极驱动单元的输出信号，使得复位模块30根据自复位控制信号re即可实现对上拉节点PU的电压的复位以及对输出信号的复位，从而实现栅极驱动单元的自复位功能。

另外，在一帧时间结束后，当总复位端GCL提供的总复位信号为高电平时，第六晶体管M6打开，给第一节点P1放电，第四晶体管M4关闭，同时第五晶体管M5打开，给第二节点P2放电，使得自复位控制模块40的输出端为低电平，即自复位控制模块40停止输出自复位控制信号re，第七晶体管M7和第八晶体管M8均关闭，复位结束。

此外，第一复位端RESET1提供的复位信号可以为多输出信号，在一帧时间内，由于第二电容C2的作用，使得第四晶体管M4会一直打开，其中每当第一复位端RESET1提供的复位信号的高电平到来时，自复位控制模块40就会输出自复位控制信号re，以控制第七晶体管M7给上拉节点PU进行一次放电，从而实现在一帧时间内多次给上拉节点PU放电，有效防止电荷残留造成的Multi-out，同时，控制第八晶体管M8给输出信号进行一次放电，实现在一帧时间内多次给输出信号复位，保证输出的稳定性。

根据本发明的一个实施例，如图3所示，下拉模块50包括：第九晶体管M9，第九晶体管M9的第一端与栅极驱动单元的输出端OUTPUT相连，第九晶体管M9的控制端连接到总复位端GCL，第九晶体管M9的第二端连接到第二预设电源VSS。

具体地，下拉模块50可由一个晶体管构成，该晶体管可以为NMOS晶体管。在一帧时间结束后，当总复位端GCL提供的总复位信号为高电平时，第九晶体管M9打开，以使栅极驱动单元的输出端OUTPUT输出第二预设电源VSS的电压，即输出端OUTPUT为低电平，以对输出信号进行复位，从而实现对栅极驱动单元的总复位功能。也就是说，总复位端GCL提供的总复位信号为每帧时间结束后的总复位信号，以给所有的栅极驱动单元进行复位，且控制自复位控制模块40停止输出自复位控制信号re，以控制复位模块30结束复位工作。

根据本发明的一个实施例，如图3所示，噪声控制模块60包括：第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13，第十晶体管M10的第一端与控制端相连后连接到第二时钟端信号端CLK2；第十一晶体管M11的第一端连接到第二时钟端信号端CLK2，第十一晶体管M11的控制端与第十晶体管M10的第二端相连且具有第三节点P3，第十一晶体管M11的第二端具有下拉节点PD；第十二晶体管M12的第一端与第三节点P3相连，第十二晶体管M12的控制端与上拉节点PU相连，第十二晶体管M12的第二端连接到第二预设电源VSS；第十三晶体管M13的第一端与下拉节点PD相连，第十三晶体管M13的控制端与上拉节点PU相连，第十三晶体管M13的第二端连接到第二预设电源VSS。

具体地，噪声控制模块60可由四个晶体管构成，其中每个晶体管均可为NMOS晶体管。当上拉节点PU为高电平时，第十三晶体管M13打开，下拉节点PD为低电平，此时第一去噪模块70和第二去噪模块80不对上拉节点PU和输出信号进行去噪处理，同时第十二晶体管M12打开，第十一晶体管M11的控制端为低电平，即使此时第二时钟端信号端CLK2提供的时钟信号为高电平，通过合理的宽长比设置，也可以保证第十一晶体管M11关闭；当上拉节点PU为低电平时，第十二晶体管M12和第十三晶体管M13均断开，当第二时钟端信号端CLK2提供的时钟信号为高电平时，第十晶体管M10和第十一晶体管M11均打开，下拉节点PD为高电平，此时第一去噪模块70和第二去噪模块80对上拉节点PU和输出信号进行去噪处理。

根据本发明的一个实施例，如图3所示，第一去噪模块70包括：第十四晶体管M14，第十四晶体管M14的第一端与上拉节点PU相连，第十四晶体管M14的控制端与下拉节点PD相连，第十四晶体管M14的第二端连接到第二预设电源VSS。

具体地，第一去噪模块70可由一个晶体管构成，该晶体管可以为NMOS晶体管。结合噪声控制模块60，当上拉节点PU为高电平时，第十三晶体管M13打开，下拉节点PD为低电平，第十四晶体管M14关闭，此时不对上拉节点PU进行去噪；当上拉节点PU为低电平时，第十三晶体管M13关闭，当第二时钟端信号端CLK2提供的时钟信号为高电平时，第十晶体管M10和第十一晶体管M11打开，下拉节点PD为高电平，第十四晶体管M14打开，以使上拉节点PU始终为低电平，从而实现对上拉节点PU进行去噪，保证第二晶体管M2关闭，使得输出信号不受第一时钟端信号端CLK1提供的时钟信号的串扰。

根据本发明的一个实施例，如图3所示，第二去噪模块80包括：第十五晶体管M15，第十五晶体管M15的第一端与栅极驱动单元的输出端OUTPUT相连，第十五晶体管M15的控制端与下拉节点PD相连，第十五晶体管M15的第二端连接到第二预设电源VSS。

具体地，第二去噪模块80可由一个晶体管构成，该晶体管可以为NMOS晶体管。结合噪声控制模块60，当上拉节点PU为高电平时，第十三晶体管M13打开，下拉节点PD为低电平，第十五晶体管M15关闭，此时不对输出信号进行去噪；当上拉节点PU为低电平时，第十三晶体管M13关闭，当第二时钟端信号端CLK2提供的时钟信号为高电平时，第十晶体管M10和第十一晶体管M11打开，下拉节点PD为高电平，第十五晶体管M15打开，以使输出信号始终为低电平，从而实现对输出信号进行去噪，使得输出信号不受第一时钟端信号端CLK1提供的时钟信号的串扰。

进一步地，下面结合图4来详细描述图3所示的栅极驱动单元的工作过程。

如图4所示，第一时钟信号端CLK1提供的时钟信号和第一复位端RESET1提供的复位信号的占空比均为50％，且第一复位端RESET1提供的复位信号与第二时钟信号端CLK2提供的时钟信号相同。

在t1时间内，当输入端INPUT提供的输入信号为高电平时，第一晶体管M1打开，以给上拉节点PU进行充电，上拉节点PU的电压变为高电平，第二晶体管M2打开。

随后，当第一时钟信号端CLK1提供的时钟信号的高电平到来时，栅极驱动单元的输出端OUTPUT输出第一时钟信号端CLK1提供的高电平，即在t2时间内，栅极驱动单元的输出信号为高电平，同时在第一电容C1的作用下，上拉节点PU发生自举，上拉节点PU的电压继续上升。同时，在输出信号的作用下，第三晶体管M3打开，第一节点P1充电，第一节点P1的电压变为高电平，第四晶体管M4打开，由于此时第一复位端RESET1提供的复位信号为低电平，所以第七晶体管M7无法打开，上拉节点PU的电压维持正常。

在t3时间内，第一时钟信号端CLK1提供的时钟信号变为低电平，栅极驱动单元的输出端OUTPUT变为低电平，此时栅极驱动单元完成输出。随后，当第一复位端RESET1提供的复位信号变为高电平时，由于第二电容C2的作用，第一节点P1发生自举，第一节点P1的电压继续上升，第四晶体管M4维持导通状态，此时自复位控制信号re变为高电平，第七晶体管M7打开，上拉节点PU开始放电，恢复到低电平，第二晶体管M2关闭，栅极驱动单元停止输出。

在t4时间内，第一复位端RESET1提供的复位信号变为低电平，自复位控制信号re变为低电平，第七晶体管M7关闭，停止对上拉节点PU放电。

在t5时间内，第一复位端RESET1提供的复位信号再次变为高电平，自复位控制信号re变为高电平，第七晶体管M7打开，再次对上拉节点PU放电，从而在一帧时间内可以实现对上拉节点PU进行重复放电。

在t6时间内，在一帧时间的结束时刻(即，帧尾)，总复位端GCL提供的总复位信号变为高电平，此时第九晶体管M9打开，以对栅极驱动单元进行复位操作，同时第六晶体管M6打开，对第一节点P1进行放电，使得第一节点P1变为低电平，第四晶体管M4关闭，同时第五晶体管M5关闭，自复位控制信号re为低电平，停止对上拉节点PU的复位，这样在下一帧时间开始时，又可以给上拉节点PU进行充电。

需要说明的是，在上述实施例中，第一晶体管M1至第十五晶体管M15均为NMOS晶体管，而在本发明的其它实施例中，第一晶体管M1至第十五晶体管M15也可以为PMOS晶体管，具体晶体管的类型这里不做限制。

根据本发明实施例的栅极驱动单元，输入模块根据输入端提供的输入信号对上拉节点进行充电，上拉模块在上拉节点的电压控制下根据第一时钟信号端提供的时钟信号生成输出信号，复位模块对上拉节点的电压和输出信号进行复位，自复位控制模块根据输出信号和第一复位端提供的复位信号输出自复位控制信号，并根据自复位控制信号控制复位模块进行复位工作。由此，自复位控制模块根据输出信号和第一复位端提供的复位信号输出自复位控制信号，以取代原来级联的下一级输出信号，从而无需级联即可实现对栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

图5是根据本发明实施例的栅极驱动单元的驱动方法的流程图。

如图5所示，本发明实施例的栅极驱动单元的驱动方法可包括以下步骤：

S1，根据输入端提供的输入信号对上拉节点进行充电。

S2，在上拉节点的电压控制下根据第一时钟信号端提供的时钟信号生成输出信号。

S3，根据输出信号和第一复位端提供的复位信号输出自复位控制信号，并根据自复位控制信号对上拉节点的电压和输出信号进行复位。

根据本发明的一个实施例，所述的栅极驱动单元的驱动方法还可包括：根据总复位端提供的总复位信号停止输出自复位控制信号。

根据本发明的一个实施例，复位信号为多输出信号。

需要说明的是，本发明实施例的栅极驱动单元的驱动方法中未披露的细节，请参照本发明实施例的栅极驱动单元中所披露的细节，具体这里不再赘述。

根据本发明实施例的栅极驱动单元的驱动方法，根据输入端提供的输入信号对上拉节点进行充电，并在上拉节点的电压控制下根据第一时钟信号端提供的时钟信号生成输出信号，以及根据输出信号和第一复位端提供的复位信号输出自复位控制信号，并根据自复位控制信号对上拉节点的电压和输出信号进行复位。由此，无需级联即可实现对各个栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

图6是根据本发明一个实施例的栅极驱动电路的结构示意图。

如图6所示，该栅极驱动电路可包括多个上述的栅极驱动单元，其中，在多个栅极驱动单元中，除了第一个栅极驱动单元G1的输入端与启动信号线STV相连之外，其余栅极驱动单元的输入端均与上一个栅极驱动单元的输出端相连；第奇数个栅极驱动单元的第一时钟信号端与第一时钟信号线CLK1相连，第奇数个栅极驱动单元的第一复位端与第二时钟信号线CLK2相连；第偶数个栅极驱动单元的第一时钟信号端与第二时钟信号线CLK2相连，第偶数个栅极驱动单元的第一复位端与第一时钟信号线CLK1相连。

也就是说，多个栅极驱动单元中的第一个栅极驱动单元G1的输入端INPUT接收输入信号STV，且第一个栅极驱动单元G1的输出信号OUT1作为第二个栅极驱动单元G2的输入信号，依次类推。并且，第一时钟信号线CLK1提供的时钟信号作为第奇数个栅极驱动单元的时钟信号，第二时钟信号线CLK2提供的时钟信号作为第奇数个栅极驱动单元的复位信号；第二时钟信号线CLK2提供的时钟信号作为第偶数个栅极驱动单元的时钟信号，第一时钟信号线CLK1提供的时钟信号作为第偶数个栅极驱动单元的复位信号。

具体而言，如图6所示，STV信号作为第一个栅极驱动单元G1的输入信号，从第二个栅极驱动单元G2开始，每个栅极驱动单元的输出信号作为下一个栅极驱动单元的输入信号。GCL信号为每帧结束后的总复位信号，高电平有效，以给所有的栅极驱动单元的输出信号进行复位，同时给所有的栅极驱动单元中自复位控制电路的第一节点进行放电，以停止对上拉节点进行复位。复位信号直接采用时钟信号，当时钟信号为高电平时，对上拉节点进行复位，并且由于GCL在每帧结束后才对第一节点进行放电，所以在一帧时间内，通过时钟信号可重复多次给上拉节点放电，即对上拉节点进行多次复位。第1、3、5、…等奇数行栅极驱动单元的时钟信号与第2、4、6、…等偶数行栅极驱动单元的复位信号相同，第1、3、5、…等奇数行栅极驱动单元的复位信号与第2、4、6、…等偶数行栅极驱动单元的时钟信号相同，并且第1、3、5、…等奇数行栅极驱动单元的时钟信号与第2、4、6、…等偶数行栅极驱动单元的时钟信号相反，且两者占空比均为50％。

如图6所示，在t1时间内，STV信号为高电平，此时第一个栅极驱动单元G1中的第一晶体管M1打开，以给上拉节点PU进行充电，上拉节点PU的电压变为高电平，第二晶体管M2打开。

随后，当第一时钟信号线CLK1提供的时钟信号的高电平到来时，第一个栅极驱动单元G1的输出端输出第一时钟信号线CLK1提供的高电平，即在t2时间内，第一个栅极驱动单元G1的输出信号OUT1为高电平，在第一电容C1的作用下，上拉节点PU发生自举，上拉节点PU的电压继续上升。同时，在输出信号OUT1的作用下，第一个栅极驱动单元G1中的第三晶体管M3打开，第一节点P1充电，第一节点P1的电压变为高电平，第四晶体管M4打开，由于此时第二时钟信号线CLK2提供的时钟信号为低电平，所以第七晶体管M7无法打开，上拉节点PU的电压维持正常。同时，在输出信号OUT1的作用下，第二个栅极驱动单元G2中的第一晶体管M1打开，以给上拉节点PU进行充电，上拉节点PU的电压变为高电平，第二晶体管M2打开。

在t3时间内，第一时钟信号线CLK1提供的时钟信号变为低电平，第一个栅极驱动单元G1的输出端变为低电平，此时第一个栅极驱动单元G1完成输出。随后，当第二时钟信号线CLK2提供的时钟信号变为高电平时，由于第一个栅极驱动单元G1中的第二电容C2的作用，第一节点P1发生自举，第一节点P1的电压继续上升，第四晶体管M4维持导通状态，此时自复位控制信号re变为高电平，第七晶体管M7打开，上拉节点PU开始放电，恢复到低电平，第二晶体管M2关闭，第一个栅极驱动单元G1停止输出。

在t4时间内，第二时钟信号线CLK2提供的时钟信号变为低电平，第二个栅极驱动单元G2的输出端变为低电平，此时第二个栅极驱动单元G2完成输出。随后，当第一时钟信号线CLK1提供的时钟信号变为高电平时，由于第二个栅极驱动单元G2中的第二电容C2的作用，第一节点P1发生自举，第一节点P1的电压继续上升，第四晶体管M4维持导通状态，此时自复位控制信号re变为高电平，第七晶体管M7打开，上拉节点PU开始放电，恢复到低电平，第二晶体管M2关闭，第二个栅极驱动单元G2停止输出。同时，由于第一个栅极驱动单元G1中的第一节点P1只有在帧尾时才会有GCL信号对其放电，所以在一帧时间内，第一节点P1的电压都将为高电平，自复位控制信号re会同步输出第二时钟信号线CLK2提供的高电平，使得第七晶体管M7再次打开，以对上拉节点PU进行第二次放电。

在t5时间内，第一时钟信号线CLK1提供的时钟信号变为低电平，第二个栅极驱动单元G2的上拉节点PU放电完成，由于第二个栅极驱动单元G2中的第一节点P1只有在帧尾时才会有GCL信号对其放电，所以在一帧时间内，第一节点P1的电压都将为高电平，自复位控制信号re会同步输出第一时钟信号线CLK1提供的高电平，使得第七晶体管M7再次打开，以对上拉节点PU进行第二次放电。

在t6时间内，即在帧尾GCL信号变为高电平时，每个栅极驱动单元的第九晶体管M9均打开，以对所有栅极驱动单元进行复位操作，同时每个栅极驱动单元的第六晶体管M6均打开，以对第一节点P1进行放电，使得第一节点P1变为低电平，第四晶体管M4关闭，同时第五晶体管M5关闭，自复位控制信号re为低电平，停止对上拉节点PU的复位，这样在下一帧时间开始时，又可以给上拉节点PU进行充电。

由此，根据本发明实施例的栅极驱动电路，通过上述的多个栅极驱动单元，无需级联即可实现对各个栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

图8是根据本发明实施例的显示装置的方框示意图。如图8所示，本发明实施例的显示装置1000可包括上述的栅极驱动电路100。

根据本发明实施例的显示装置，通过上述的栅极驱动电路，无需级联即可实现对栅极驱动电路内部的各个栅极驱动单元的复位，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

应当理解，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (18)

1.一种栅极驱动单元，其特征在于，包括：

输入模块，所述输入模块与输入端和上拉节点相连，用于根据所述输入端提供的输入信号对所述上拉节点进行充电；

上拉模块，所述上拉模块分别与所述上拉节点、第一时钟信号端和输出端相连，用于在所述上拉节点的电压控制下根据所述第一时钟信号端提供的时钟信号生成输出信号；

复位模块，所述复位模块分别与所述上拉节点和所述输出端相连，用于对所述上拉节点的电压和所述输出信号进行复位；

自复位控制模块，所述自复位控制模块分别与所述输出端、第一复位端和所述复位模块相连，用于根据所述输出信号和所述第一复位端提供的复位信号输出自复位控制信号，并根据所述自复位控制信号控制所述复位模块进行复位工作。

2.如权利要求1所述的栅极驱动单元，其特征在于，所述自复位控制模块与总复位端连接，还用于根据所述总复位端提供的总复位信号停止输出所述自复位控制信号。

3.如权利要求1或2所述的栅极驱动单元，其特征在于，还包括：

下拉模块，所述下拉模块分别与所述输出端和总复位端相连，用于根据所述总复位端提供的总复位信号对所述输出信号进行复位；

噪声控制模块，所述噪声控制模块分别与第二时钟信号端和下拉节点相连，用于根据所述第二时钟信号端提供的时钟信号对所述下拉节点的电压进行上拉；

第一去噪模块，所述第一去噪模块分别与所述下拉节点和所述上拉节点相连，用于在所述下拉节点的电压控制下对所述上拉节点的电压进行去噪；

第二去噪模块，所述第二去噪模块分别与所述下拉节点和所述输出端相连，用于在所述下拉节点的电压控制下对所述输出信号进行去噪。

4.如权利要求3所述的栅极驱动单元，其特征在于，所述复位信号为多输出信号。

5.如权利要求3所述的栅极驱动单元，其特征在于，所述复位信号为所述第二时钟信号端提供的时钟信号。

6.如权利要求1所述的栅极驱动单元，其特征在于，所述输入模块包括：

第一晶体管，所述第一晶体管的第一端和控制端相连后连接到所述输入端，所述第一晶体管的第二端与所述上拉节点相连。

7.如权利要求6所述的栅极驱动单元，其特征在于，所述上拉模块包括：

第二晶体管，所述第二晶体管的第一端连接到所述第一时钟信号端，所述第二晶体管的控制端与所述上拉节点相连，所述第二晶体管的第二端作为所述栅极驱动单元的输出端；

第一电容，所述第一电容的一端与所述第二晶体管的控制端相连，所述第一电容的另一端与所述第二晶体管的第二端相连。

8.如权利要求2所述的栅极驱动单元，其特征在于，所述自复位控制模块包括：

第三晶体管，所述第三晶体管的第一端连接到第一预设电源，所述第三晶体管的控制端与所述栅极驱动单元的输出端相连；

第四晶体管，所述第四晶体管的第一端连接到所述第一复位端，所述第四晶体管的控制端与所述第三晶体管的第二端相连且具有第一节点；

第二电容，所述第二电容的一端与所述第一节点相连，所述第二电容的另一端与所述第四晶体管的第二端相连且具有第二节点，所述第二节点作为所述自复位控制模块的输出端；

第五晶体管，所述第五晶体管的第一端与所述第二节点相连，所述第五晶体管的控制端连接到所述总复位端；

第六晶体管，所述第六晶体管的控制端连接到所述总复位端，所述第六晶体管的第一端与所述第一节点相连，所述第六晶体管的第二端和所述第五晶体管的第二端连接到第二预设电源。

9.如权利要求8所述的栅极驱动单元，其特征在于，所述复位模块包括：

第七晶体管，所述第七晶体管的控制端与所述第二节点相连，所述第七晶体管的第一端与所述上拉节点相连，所述第七晶体管的第二端连接到所述第二预设电源；

第八晶体管，所述第八晶体管的第一端与所述栅极驱动单元的输出端相连，所述第八晶体管的控制端与所述第二节点相连，所述第八晶体管的第二端连接到所述第二预设电源。

10.如权利要求3所述的栅极驱动单元，其特征在于，所述下拉模块包括：

第九晶体管，所述第九晶体管的第一端与所述栅极驱动单元的输出端相连，所述第九晶体管的控制端连接到总复位端，所述第九晶体管的第二端连接到第二预设电源。

11.如权利要求3所述的栅极驱动单元，其特征在于，所述噪声控制模块包括：

第十晶体管，所述第十晶体管的第一端与控制端相连后连接到所述第二时钟端信号端；

第十一晶体管，所述第十一晶体管的第一端连接到所述第二时钟端信号端，所述第十一晶体管的控制端与所述第十晶体管的第二端相连且具有第三节点，所述第十一晶体管的第二端作为所述下拉节点；

第十二晶体管，所述第十二晶体管的第一端与所述第三节点相连，所述第十二晶体管的控制端与所述上拉节点相连，所述第十二晶体管的第二端连接到第二预设电源；

第十三晶体管，所述第十三晶体管的第一端与所述下拉节点相连，所述第十三晶体管的控制端与所述上拉节点相连，所述第十三晶体管的第二端连接到所述第二预设电源。

12.如权利要求11所述的栅极驱动单元，其特征在于，所述第一去噪模块包括：

第十四晶体管，所述第十四晶体管的第一端与所述上拉节点相连，所述第十四晶体管的控制端与所述下拉节点相连，所述第十四晶体管的第二端连接到所述第二预设电源。

13.如权利要求11所述的栅极驱动单元，其特征在于，所述第二去噪模块包括：

第十五晶体管，所述第十五晶体管的第一端与所述栅极驱动单元的输出端相连，所述第十五晶体管的控制端与所述下拉节点相连，所述第十五晶体管的第二端连接到所述第二预设电源。

14.一种用于驱动如权利要求1-13中任一项所述的栅极驱动单元的驱动方法，其特征在于，所述驱动方法包括以下步骤：

根据输入端提供的输入信号对所述上拉节点进行充电；

在所述上拉节点的电压控制下根据第一时钟信号端提供的时钟信号生成输出信号；

根据所述输出信号和第一复位端提供的复位信号输出自复位控制信号，并根据所述自复位控制信号对所述上拉节点的电压和所述输出信号进行复位。

15.如权利要求14所述的栅极驱动单元的驱动方法，其特征在于，还包括：

根据总复位端提供的总复位信号停止输出所述自复位控制信号。

16.如权利要求14或15所述的栅极驱动单元的驱动方法，其特征在于，所述复位信号为多输出信号。

17.一种栅极驱动电路，其特征在于，包括多个如权利要求1-13中任一项所述的栅极驱动单元，其中，

在多个所述栅极驱动单元中，除了第一个栅极驱动单元的输入端与启动信号线相连之外，其余栅极驱动单元的输入端均与上一个栅极驱动单元的输出端相连；

第奇数个栅极驱动单元的第一时钟信号端与第一时钟信号线相连，所述第奇数个栅极驱动单元的第一复位端与第二时钟信号线相连；

第偶数个栅极驱动单元的第一时钟信号端与所述第二时钟信号线相连，所述第偶数个栅极驱动单元的第一复位端与所述第一时钟信号线相连。

18.一种显示装置，其特征在于，包括如权利要求17所述的栅极驱动电路。