WO2019233110A1 - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 Download PDF

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WO2019233110A1
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transistor
node
shift register
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肖利军
田振国
赵雅楠
高少洪
刘志友
邓鸣
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京东方科技集团股份有限公司
重庆京东方光电科技有限公司
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    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • Embodiments of the present disclosure relate to a shift register unit and a driving method thereof, a gate driving circuit, and a display device.
  • Gate drive array (GOA) technology is one of the gate drive technologies for liquid crystal panels.
  • the basic principle is to integrate the gate drive circuit of the liquid crystal panel on the array substrate to scan and drive the liquid crystal panel.
  • the current GOA model uses a cascade model, that is, except for the first-stage shift register unit and the last-stage shift register unit, the output signal at the output of each intermediate stage shift register unit is used as the previous stage shift.
  • the reset signal of the bit register unit is also used as the input signal of the next-stage shift register unit.
  • At least some embodiments of the present disclosure provide a shift register unit, including:
  • An input circuit connected to the pull-up node and configured to charge the pull-up node according to an input signal
  • An output circuit which is respectively connected to the pull-up node and the output terminal, and is configured to output an output signal to the output terminal under the voltage control of the pull-up node;
  • a reset circuit connected to the pull-up node and configured to reset the pull-up node
  • the reset signal control circuit is respectively connected to the first reset terminal and the reset circuit, and is configured to generate and output a reset control signal according to a reset control input signal and a reset signal provided by the first reset terminal, wherein the reset control signal Configured to control the reset circuit to perform a reset operation.
  • the reset signal control circuit is further connected to the output terminal to receive the output signal as the reset control input signal.
  • the reset signal control circuit further includes: a reset control noise reduction sub-circuit,
  • the reset control noise reduction sub-circuit is connected to the second node and the total reset terminal, and is configured to perform denoising on the second node under the control of the total reset signal provided by the total reset terminal. .
  • the reset control input sub-circuit includes a third transistor, a first end of the third transistor is connected to a first preset power source, and the third transistor A second terminal of is connected to the first node, and a control terminal of the third transistor is configured to receive the reset control input signal;
  • the reset control reset sub-circuit includes a sixth transistor, a control terminal of the sixth transistor is connected to the total reset terminal, a first terminal of the sixth transistor is connected to the first node, and the sixth transistor The second end is connected to the second preset power source.
  • the shift register unit provided by some embodiments of the present disclosure further includes: a pull-down circuit, which is respectively connected to the output terminal and the total reset terminal, and is configured to pair all the registers according to the total reset signal provided by the total reset terminal.
  • the output terminal is reset;
  • the noise control circuit is respectively connected to the second clock signal terminal and the pull-down node, and is configured to pull up the voltage of the pull-down node according to the second clock signal provided by the second clock signal terminal;
  • a denoising circuit which is respectively connected to the pull-down node and the pull-up node, and is used for denoising the voltage of the pull-up node under the voltage control of the pull-down node; a second denoising circuit, respectively, and
  • the pull-down node is connected to the output terminal, and is used for denoising the output terminal under the voltage control of the pull-down node.
  • the reset signal is the second clock signal.
  • the input circuit includes: a first transistor, a first terminal of the first transistor and a control terminal are connected to the input terminal, and the first transistor The second end of the is connected to the pull-up node, and the input end is configured to provide the input signal.
  • the output circuit is further connected to a first clock signal terminal, and is configured to provide the voltage according to the first clock signal terminal under the voltage control of the pull-up node.
  • the first clock signal is used to generate the output signal.
  • the output circuit includes:
  • a second transistor a first terminal of the second transistor is connected to the first clock signal terminal, a control terminal of the second transistor is connected to the pull-up node, and a second terminal of the second transistor is connected to The output terminal; a first capacitor, a first terminal of the first capacitor is connected to a control terminal of the second transistor, and a second terminal of the first capacitor is connected to a second terminal of the second transistor.
  • the reset circuit includes a seventh transistor, and a control terminal of the seventh transistor is connected to the reset signal control circuit to receive the reset control signal, A first terminal of the seventh transistor is connected to the pull-up node, and a second terminal of the seventh transistor is connected to a third preset power source.
  • the reset circuit further includes: an eighth transistor, a first terminal of the eighth transistor is connected to the output terminal, and control of the eighth transistor A terminal is connected to the reset signal control circuit to receive the reset control signal, and a second terminal of the eighth transistor is connected to a third preset power source.
  • the pull-down circuit includes a ninth transistor, a first terminal of the ninth transistor is connected to the output terminal, and a control terminal of the ninth transistor It is connected to the general reset terminal, and the second terminal of the ninth transistor is connected to a third preset power source.
  • the noise control circuit includes a tenth transistor, and a first terminal of the tenth transistor is connected to the control terminal and connected to the second clock terminal signal.
  • Terminal the second terminal of the tenth transistor is connected to the third node;
  • the eleventh transistor the first terminal of the eleventh transistor is connected to the second clock terminal signal terminal, the A control end is connected to the third node, and a second end of the eleventh transistor is connected to the pull-down node;
  • a twelfth transistor a first end of the twelfth transistor is connected to the third node,
  • the control terminal of the twelfth transistor is connected to the pull-up node, and the second terminal of the twelfth transistor is connected to a third preset power source;
  • the thirteenth transistor the first terminal of the thirteenth transistor It is connected to the pull-down node, the control terminal of the thirteenth transistor is connected to the pull-up node, and the second end of the thirteenth transistor
  • the first denoising circuit includes: a fourteenth transistor, a first end of the fourteenth transistor is connected to the pull-up node, and the A control terminal of the fourteenth transistor is connected to the pull-down node, and a second terminal of the fourteenth transistor is connected to a third preset power source.
  • the second denoising circuit includes: a fifteenth transistor, a first terminal of the fifteenth transistor is connected to the output terminal, and the first A control terminal of the fifteenth transistor is connected to the pull-down node, and a second terminal of the fifteenth transistor is connected to a third preset power source.
  • At least some embodiments of the present disclosure further provide a driving method for driving the shift register unit according to any one of the above, including:
  • the method for driving a shift register unit further includes: stopping outputting the reset control signal according to a total reset signal provided by a total reset terminal.
  • the reset signal includes a plurality of valid sub-signals.
  • an input terminal of a first shift register unit is connected to a start signal line, except for the first shift register unit.
  • the input end of the Nth shift register unit is connected to the output end of the N-1th shift register unit; the first clock signal end of the 2M-1th shift register unit is connected to the first clock
  • the signal lines are connected, the second clock signal terminal of the 2M-1th shift register unit is connected to the second clock signal line, and the first reset terminal of the 2M-1th shift register unit is connected to the second The clock signal line is connected; the first clock signal terminal of the 2Mth shift register unit is connected to the second clock signal line, and the second clock signal terminal of the 2Mth shift register unit is connected to the first clock signal
  • the first reset terminal of the 2Mth shift register unit is connected to the first clock signal line, where N and M are positive integers, and N is greater than or equal to 2.
  • a reset signal control circuit of the shift register unit in a case where a reset signal control circuit of the shift register unit is connected to a reset control input terminal, except for a last one of the plurality of shift register units, the reset control input terminal of the Lth shift register unit is connected to the output terminal of the L + 1th shift register unit, and the first reset terminal and Lth of the Lth shift register unit The second clock signal ends of the +1 shift register units are connected, and L is an integer greater than 0.
  • At least some embodiments of the present disclosure also provide a display device including the gate driving circuit according to any one of the above.
  • FIG. 1A is a schematic block diagram of a shift register unit according to some embodiments of the present disclosure.
  • FIG. 1C is a schematic block diagram of still another shift register unit according to some embodiments of the present disclosure.
  • FIG. 1D is a schematic block diagram of still another shift register unit according to some embodiments of the present disclosure.
  • FIG. 2 is a schematic block diagram of a shift register unit according to another embodiment of the present disclosure.
  • FIG. 3 is a circuit structural diagram of a shift register unit according to some embodiments of the present disclosure.
  • FIG. 5 is a flowchart of a method for driving a shift register unit according to some embodiments of the present disclosure
  • FIG. 6 is a schematic structural diagram of a gate driving circuit according to some embodiments of the present disclosure.
  • FIG. 7 is an operation timing diagram of the gate driving circuit shown in FIG. 6;
  • FIG. 8 is a schematic block diagram of a display device according to some embodiments of the present disclosure.
  • pulse-up means charging a node or an electrode of a transistor so that the node or the electrode The absolute value of the level is increased to achieve the operation of the corresponding transistor (for example, turn on); “pulling down” means discharging a node or an electrode of a transistor so that the absolute value of the level of the node or the electrode Lowered, thereby enabling operation (eg, off) of the corresponding transistor.
  • pulse-up means discharging a node or an electrode of a transistor so that the absolute value of the level of the node or the electrode is reduced, thereby realizing the corresponding transistor.
  • Operation (such as turning on); “pull-down” means charging a node or an electrode of a transistor so that the absolute value of the level of the node or the electrode increases, thereby realizing the operation of the corresponding transistor (such as turning off) .
  • the shift register unit includes an input circuit, which is connected to a pull-up node, and is used to The pull node performs charging; the output circuit is respectively connected to the pull-up node and the output terminal, and is used to output an output signal to the output terminal under the voltage control of the pull-up node; the reset circuit is connected to the pull-up node The node is connected to reset the pull-up node; the reset signal control circuit is connected to the first reset terminal and the reset circuit, respectively, and is used to reset the input signal and the reset signal provided by the first reset terminal. A reset control signal is generated and output, and the reset control signal is used to control the reset circuit to perform a reset operation.
  • the shift register unit uses a reset signal control circuit to generate a reset control signal according to the reset control input signal (for example, an output signal) and the reset signal to replace the original cascaded output signal, thereby eliminating the need for a cascaded output signal.
  • the reset of the shift register unit is realized, and the mutual influence between each shift register unit is weakened. When a single shift register unit is abnormal, it does not cause abnormalities in multiple shift register units, and can quickly locate the abnormal position. .
  • FIG. 1A is a schematic block diagram of a shift register unit according to some embodiments of the present disclosure.
  • FIG. 1B is a schematic block diagram of another shift register unit according to some embodiments of the present disclosure.
  • FIG. 1D is a schematic block diagram of still another shift register unit according to some embodiments of the present disclosure.
  • the shift register unit of the embodiment of the present disclosure may include: an input circuit 10, an output circuit 20, a reset circuit 30, and a reset signal control circuit 40.
  • the input circuit 10 is connected to the input terminal IT and the pull-up node PU, and is used to charge the pull-up node PU according to the input signal provided by the input terminal IT, so that the potential of the pull-up node Q is pulled up to the working potential.
  • the output circuit 20 is respectively connected to the pull-up node PU and the output terminal OT, and is configured to output an output signal to the output terminal OT under the voltage control of the pull-up node PU.
  • the reset circuit 30 is connected to the pull-up node PU and is used to reset the pull-up node PU.
  • the reset signal control circuit 40 is respectively connected to the first reset terminal RE1 and the reset circuit 30, and is configured to generate and output a reset control signal re according to the reset control input signal and the reset signal provided by the first reset terminal RE1, and control the The reset circuit 30 performs a reset operation, that is, the reset control signal re is used to control the reset circuit 30 to perform a reset operation.
  • the reset control signal re can be output to the reset circuit 30 to control the on and off of the reset circuit 30.
  • the reset circuit 30 is turned on under the control of the reset control signal re, the pull-up node PU can be reset .
  • the shift register unit further includes a reset control input terminal Rctl
  • the reset signal control circuit 40 is further connected to the reset control input terminal Rctl to receive a reset control input signal.
  • the reset signal control circuit 40 is further connected to the output terminal OT, and receives the output signal as a reset control input signal, that is, the reset signal control circuit 40 may be a self-reset control circuit.
  • the structure of the shift register unit shown in FIG. 1A is similar to that of the shift register unit shown in FIG. 1B, except that compared with the shift register unit shown in FIG. 1A, the shift register unit shown in FIG. 1B The output signal of this stage of the shift register unit is used as a reset control input signal to realize self-reset.
  • the current GOA model uses a cascade model, that is, except for the first-stage shift register unit and the last-stage shift register unit, the output signal at the output of each intermediate stage shift register unit is used as the previous stage shift.
  • the reset signal of the bit register unit is also used as the input signal of the next-stage shift register unit.
  • the reset signal control circuit 40 performs reset control inside the shift register unit.
  • the reset signal control circuit 40 uses the current stage shift register unit.
  • the output signal and the reset signal provided by the first reset terminal RE1 are used as inputs, and a reset control signal re is generated and output according to the output signal and the reset signal provided by the first reset terminal RE1.
  • the reset control signal re replaces the original next cascade shift.
  • the output signal of the bit register unit is used as a signal to control the reset circuit 30 to perform the reset operation.
  • the reset circuit 30 resets the voltage of the pull-up node PU according to the reset control signal re, thereby realizing the self-reset function of the shift register unit of this stage.
  • the shift register unit of the embodiment of the present disclosure does not need to use the output signal of the cascaded shift register unit as a reset signal. Reset reduces the mutual influence between each shift register unit. When a single shift register unit is abnormal, it will not cause abnormalities in multiple shift register units, and can quickly locate to the abnormal position.
  • the reset signal control circuit 40 is further connected to the total reset terminal GCL, and is further configured to stop outputting the reset control signal re according to the total reset signal provided by the total reset terminal GCL.
  • the total reset terminal GCL is used to output a valid total reset signal after the end of each frame time, so as to control the reset signal control circuit 40 in the shift register unit to stop outputting the reset control signal re.
  • the output circuit 20 is further connected to the first clock signal terminal CLK1, and is used to control the voltage provided by the first clock signal terminal CLK1 under the voltage control of the pull-up node PU.
  • a clock signal generates an output signal.
  • the output circuit 20 when the output circuit 20 is turned on, the output circuit 20 outputs the first clock signal to the output terminal OT as an output signal.
  • the reset signal control circuit 40 includes a reset control input sub-circuit 401, a reset control output sub-circuit 402, and a reset control reset sub-circuit 403.
  • the reset control input sub-circuit 401 is connected to the first node P1 and is used to charge the first node P1 according to the reset control input signal; the reset control output sub-circuit 402 is connected to the first reset terminal RE1, respectively.
  • the first node P1 and the second node P2 are connected, and are used to generate and output a reset control signal re to the second node P2 according to the reset signal provided by the first reset terminal RE1 under the control of the voltage of the first node P1; the reset control resets
  • the sub-circuit 403 is connected to the first node P1 and the general reset terminal GCL, and is configured to reset the first node P1 under the control of the total reset signal provided by the general reset terminal GCL.
  • the reset signal control circuit 40 further includes a reset control noise reduction sub-circuit 404.
  • the reset control noise reduction sub-circuit 404 is connected to the second node P2 and the general reset terminal GCL, and is used to denoise the second node P2 under the control of the total reset signal provided by the general reset terminal GCL.
  • FIG. 2 is a schematic block diagram of a shift register unit according to other embodiments of the present disclosure
  • FIG. 3 is a circuit structural diagram of a shift register unit according to some embodiments of the present disclosure.
  • the shift register unit shown in FIG. 2 is an example of the shift register unit shown in FIG. 1D.
  • the shift register unit further includes a pull-down circuit 50, a noise control circuit 60, a first denoising circuit 70, and a second denoising circuit 80.
  • the pull-down circuit 50 is respectively connected to the output terminal OT and the general reset terminal GCL, and is configured to reset the output terminal OT according to a total reset signal provided by the general reset terminal GCL.
  • the noise control circuit 60 is respectively connected to the second clock signal terminal CLK2 and the pull-down node PD, and is configured to pull up the voltage of the pull-down node PD according to the second clock signal provided by the second clock signal terminal CLK2.
  • the first denoising circuit 70 is connected to the pull-down node PD and the pull-up node PU, respectively, and is used for denoising the voltage of the pull-up node PU under the voltage control of the pull-down node PD.
  • the second denoising circuit 80 is respectively connected to the pull-down node PD and the output terminal OT, and is used for denoising the output terminal OT under the voltage control of the pull-down node PD.
  • the reset signal provided by the first reset terminal RE1 may be a multiple output signal, for example, it may be a clock signal, that is, the reset signal includes multiple valid sub-signals.
  • the reset signal control circuit 40 Under the control of the effective sub-signal, the reset signal control circuit 40 outputs a reset control signal re to the reset circuit 30.
  • the reset signal also includes a plurality of invalid sub-signals. Under the control of the invalid sub-signals, the reset signal control circuit 40 cannot output a reset control signal re.
  • the valid sub-signal can be a high-level signal, while the invalid sub-signal can be a low-level signal.
  • the reset signal may be a second clock signal provided by the second clock signal terminal CLK2.
  • the input circuit 10 includes a first transistor M1, a first terminal of the first transistor M1 and a control terminal are connected to the input terminal IT, and a second transistor of the first transistor M1 The end is connected to the pull-up node PU.
  • the input IT is configured to provide an input signal. When the input signal controls the first transistor M1 to be turned on, the first transistor M1 inputs the input signal to the pull-up node PU.
  • the input circuit 10 may be implemented as a transistor, that is, a first transistor M1, and the first transistor M1 may be an NMOS transistor.
  • the first transistor M1 When the input signal provided by the input terminal IT is at a high level, the first transistor M1 is turned on, and the input signal is input to the pull-up node PU, so that the pull-up node PU is charged, so that the voltage of the pull-up node PU becomes high.
  • the output circuit 20 may implement a transistor (ie, the second transistor M2) and an energy storage unit (ie, the first capacitor C1).
  • the transistor in the output circuit 20 may be an NMOS transistor, and the energy storage unit in the output circuit 20 may be capacitance.
  • the second transistor M2 When the voltage of the pull-up node PU is high, the second transistor M2 is turned on, and the second transistor M2 outputs the first clock signal provided by the first clock signal terminal CLK1 to the output terminal OT of the shift register unit, that is, An output terminal OT of the shift register unit will output a first clock signal.
  • the output signal of the output terminal OT of the shift register unit is a high-level signal
  • the first clock provided by the first clock signal terminal CLK1 is a high-level signal
  • the output signal of the output terminal OT of the shift register unit becomes a low-level signal, and the output of the shift register unit is completed at this time.
  • the first capacitor C1 may be a capacitor device manufactured through a process, for example, a capacitor device is implemented by manufacturing a special capacitor electrode, and each electrode of the capacitor may be a metal layer or a semiconductor. Layer (such as doped polysilicon), and the first capacitor C1 may also be a parasitic capacitor between various devices, which may be implemented by the transistor itself and other devices and lines.
  • the first terminal of the fourth transistor M4 is connected to the first reset terminal RE1, the second terminal of the fourth transistor M4 is connected to the second node P2, and the control terminal of the fourth transistor M4 is connected to the first node P1, that is, the fourth The control terminal of the transistor M4 is connected to the second terminal of the third transistor M3; the first terminal of the second capacitor C2 is connected to the first node P1, and the second terminal of the second capacitor C2 is connected to the second node P2, that is, the second capacitor The second terminal of C2 is connected to the second terminal of the fourth transistor M4.
  • the first terminal of the fifth transistor M5 is connected to the second node P2
  • the second terminal of the fifth transistor M5 is connected to the second preset power source VSS2
  • the control terminal of the fifth transistor M5 is connected to the total reset terminal GCL
  • the control terminal of the transistor M6 is connected to the general reset terminal GCL
  • the first terminal of the sixth transistor M6 is connected to the first node P1
  • the second terminal of the sixth transistor M6 is connected to the second preset power source VSS2.
  • the second node P2 can be used as an output terminal of the reset signal control circuit 40.
  • the reset signal control circuit 40 can be implemented as four transistors and an energy storage unit. Each transistor in the reset signal control circuit 40 can be an NMOS transistor, and the energy storage unit can be a capacitor.
  • the voltage output by the first preset power source VGH is a DC high-level voltage
  • the voltage output by the second preset power source VSS2 is a DC low-level voltage.
  • the third transistor M3 is turned on, and the voltage output by the first preset power source VGH is written into the first node P1, thereby charging the first node P1.
  • the fourth transistor M4 In order to pull up the potential of the first node P1 to a working potential (for example, a high potential), under the control of the first node P1, the fourth transistor M4 is turned on.
  • the fourth transistor T4 When the fourth transistor T4 is turned on, when the high level of the reset signal provided by the first reset terminal RE1 (that is, a valid sub-signal) arrives, the valid sub-signal is written into the second node P2 as a reset control signal re
  • the second node P2 is at a high level.
  • the reset control signal re is also a high level signal.
  • the reset circuit 30 resets the pull-up node PU according to the reset control signal re, thereby realizing the shift register unit. Self-reset function.
  • the reset control signal re output by the reset signal control circuit 40 can replace the output signal of the original cascaded next-stage shift register unit, so as to control the reset circuit 30 to perform the reset operation.
  • the second node P2 The voltage of the low-level voltage becomes the low-level voltage, that is, the reset signal control circuit 40 stops outputting the reset control signal re. At this time, the reset circuit 30 ends the reset operation.
  • the pull-up node PU can be recharged through the input circuit 10.
  • the reset signal provided by the first reset terminal RE1 may be a multiple output signal, that is, it includes multiple valid sub-signals, for example, it may be a second clock signal provided by the second clock signal terminal CLK2.
  • the fourth transistor M4 is always turned on.
  • the reset signal control circuit 40 outputs a reset control signal re to control the reset circuit 30 to discharge the pull-up node PU once, so as to discharge the pull-up node PU multiple times in one frame time. Effectively prevents Multi-out (multi-line simultaneous output) caused by charge retention.
  • the sixth transistor M6 is turned on under the control of the total reset signal, thereby outputting the second preset power source VSS2.
  • the voltage is transmitted to the first node P1 to discharge the first node P1, so that the voltage of the first node P1 becomes a low-level voltage, and the fourth transistor M4 is turned off.
  • the fifth transistor M5 is also turned on, thereby transmitting the voltage output from the second preset power source VSS2 to the second node P2 to discharge the second node P2.
  • the first denoising The circuit 70 and the second denoising circuit 80 are both closed, so that the first denoising circuit 70 and the second denoising circuit 80 do not perform denoising processing on the pull-up node PU and the output terminal OT; at the same time, under the control of the pull-up node PU
  • the twelfth transistor M12 is also turned on to transmit the voltage output from the third preset power source VSS32 to the control terminal of the eleventh transistor M11, so that the control terminal of the eleventh transistor M11 is at a low level, even if the second The second clock signal provided by the clock terminal signal terminal CLK2 is high level.
  • the pull-up node PU When the pull-up node PU is at a low level, the twelfth transistor M12 and the thirteenth transistor M13 are both turned off.
  • the second clock signal provided by the second clock signal terminal CLK2 When the second clock signal provided by the second clock signal terminal CLK2 is high, the tenth transistor M10 is turned on.
  • the second clock signal is written into the third node P3 via the tenth transistor M10.
  • the third node P3 is at a high level, so that the eleventh transistor M11 is also turned on, and the second clock signal is written via the eleventh transistor M11.
  • the pull-down node PD is entered, so that the pull-down node PD is at a high level.
  • the first denoising circuit 70 and the second denoising circuit 80 are both turned on, so that the first denoising circuit 70 and the second denoising circuit 80 are pulled up.
  • the node PU and the output terminal OT perform denoising processing.
  • the first denoising circuit 70 may be implemented as a transistor, that is, a fourteenth transistor M14, and the fourteenth transistor M14 may be an NMOS transistor.
  • the thirteenth transistor M13 is turned on to transmit the voltage output from the third preset power source VSS3 to the pull-down node PD, so that the pull-down node PD is at a low level.
  • the fourteenth transistor M14 Under the control of the pull-down node PD, the fourteenth transistor M14 is turned off, and the pull-up node PU is not denoised at this time; when the pull-up node PU goes low, the thirteenth transistor M13 is turned off, and when the second clock terminal signal terminal When the second clock signal provided by CLK2 is high, both the tenth transistor M10 and the eleventh transistor M11 are turned on, and the second clock signal is written to the pull-down node PD through the eleventh transistor M11, so that the pull-down node PD is high.
  • the first transistor M1 is turned on to charge the pull-up node PU and the voltage of the pull-up node PU. It becomes a high-level voltage, so that the second transistor M2 is turned on.
  • the output terminal OT of the shift register unit outputs the high level portion of the first clock signal provided by the first clock signal terminal CLK1, that is, During time t2, the output signal of the shift register unit is at a high level.
  • the voltage of the pull-up node PU continues to rise, so that the second transistor M2 is more fully turned on.
  • the third transistor M3 is turned on, and the voltage output by the first preset power source VGH is transmitted to the first node P1 to charge the first node P1, and the voltage of the first node P1 becomes high.
  • the reset signal control circuit 40 outputs a reset control signal re, and the reset control signal re is
  • the high-level signal turns on the seventh transistor M7, the pull-up node PU starts to discharge, returns to a low level, the second transistor M2 turns off, and the shift register unit stops outputting.
  • the voltage of the first node P1 is represented as the second voltage V2.
  • the reset signal provided by the first reset terminal RE1 becomes low level, and the reset signal is output to the second node P2, that is, the second node P2 changes from high level to low level.
  • the voltage of the first node P1 drops and returns to the voltage value at time t2, that is, the voltage of the first node P1 becomes the first voltage V1.
  • the reset signal control circuit 40 stops outputting the reset control signal re.
  • the reset signal control circuit 40 outputs a low-level signal, the seventh transistor M7 is turned off, and the discharge to the pull-up node PU is stopped.
  • the reset signal provided by the first reset terminal RE1 becomes high level again
  • the reset signal control circuit 40 outputs a reset control signal re again
  • the seventh transistor M7 is turned on, and the pull-up node PU is discharged again, so that the pull-up node PU can be repeatedly discharged in a frame time.
  • the pull-up node PU is discharged for the first time, and at t5 Within, a second discharge is performed on the pull-up node PU.
  • the ninth transistor M9 is turned on to reset the output terminal OT of the shift register unit.
  • the sixth transistor M6 is turned on and discharges the first node P1, so that the first Node P1 goes low and the fourth transistor M4 is turned off; the fifth transistor M5 is also turned off and discharges the second node P2 so that the second node P2 goes low and the reset signal control circuit 40 stops outputting the reset control signal Re, that is, the reset signal control circuit 40 outputs a low-level signal at this time, so that the reset circuit 30 stops resetting the pull-up node PU.
  • the first transistor M1 to the fifteenth transistor M15 are all NMOS transistors, and in other embodiments of the present disclosure, the first transistor M1 to the fifteenth transistor M15 may also be PMOS Transistor, the type of specific transistor is not limited here.
  • the input circuit charges the pull-up node according to the input signal provided by the input terminal, the output circuit outputs the output signal to the output terminal under the voltage control of the pull-up node, and the reset circuit pulls up the pull-up node.
  • the node and the output end are reset.
  • the reset signal control circuit outputs a reset control signal according to a reset control input signal (for example, an output signal) and a reset signal provided by the first reset end, and controls the reset circuit to perform a reset operation according to the reset control signal.
  • an input signal may be provided by an input terminal.
  • Step S1 may include: under the control of the input signal, writing the input signal to the pull-up node to charge the pull-up node.
  • the reset control input signal may be an output signal of a current stage shift register unit, so that the shift register unit may implement a self-reset. Therefore, according to the driving method of the shift register unit provided by the embodiment of the present disclosure, the pull-up node is charged according to the input signal, and the output signal is output to the output terminal under the voltage control of the pull-up node.
  • a reset signal provided by a reset terminal outputs a reset control signal, and resets the voltage and output signal of the pull-up node according to the reset control signal. Therefore, the cascaded output signals are not required, and the current stage shift register unit can be reset according to the output signal of the current stage shift register unit. The mutual influence between multiple shift register units is reduced, and a single shift When the register unit is abnormal, it does not cause abnormality in multiple shift register units, and can quickly locate to the abnormal position.
  • the first clock signal terminal of the L-th shift register unit is connected to the first clock signal line CLK_1, and the second clock signal terminal of the L-th shift register unit is connected to the second clock signal line CLK_2
  • the first clock signal terminal of the L + 1th shift register unit is connected to the second clock signal line CLK_2
  • the second clock signal terminal of the L + 1th shift register unit is connected to the first clock signal line CLK_1.
  • the first reset terminal of the L-th shift register unit is connected to the first clock signal line CLK_1.
  • the gate driving circuit includes a plurality of shift register units as shown in FIG. 1D.
  • the reset signal control circuit of the present stage shift register unit and the present stage shift register The output end of the unit is connected to receive the output signal output by the shift register unit of this stage as the reset control input signal to realize self-reset.
  • the first reset terminal RE1 can be connected to the second clock signal terminal CLK2, so that the first reset terminal RE1 and the second clock signal terminal CLK2 can share a signal line, that is,
  • the gate driving circuit may not include the reset signal line RE_1.
  • the input end of the first shift register unit G1 is connected to the start signal line STV, except for the first shift register unit G1, the Nth The input end of the shift register unit is connected to the output end of the N-1th shift register unit; the first clock signal terminal CLK1 and the first clock signal line CLK_1 of the 2M-1 (ie, odd number) shift register units
  • the second clock signal terminal CLK2 of the 2M-1 shift register unit is connected to the second clock signal line CLK_2.
  • the first reset terminal RE1 and the second clock signal terminal CLK2 can share a signal line.
  • the 2M- The first reset terminal of one shift register unit is connected to the second clock signal line CLK_2; the first clock signal terminal CLK1 of the 2M (ie, even) shift register unit is connected to the second clock signal line CLK_2, and the 2M The second clock signal terminal CLK2 of each shift register unit is connected to the first clock signal line CLK_1.
  • the first reset terminal RE1 and the second clock signal terminal CLK2 can share a signal line.
  • the second clock signal terminal of the 2M shift register unit A reset terminal and the first time CLK_1 is connected to the signal line.
  • N and M are positive integers, and N is 2 or more.
  • the input IT of the first shift register unit G1 of the plurality of shift register units receives the input signal provided by the start signal line STV, and the output signal OUT1 of the first shift register unit G1 serves as the second
  • the input signals of the two shift register units G2 are deduced by analogy.
  • the clock signal provided by the first clock signal line CLK_1 is used as the first clock signal of the 2M-1th shift register unit
  • the clock signal provided by the second clock signal line CLK_2 is used as the first clock signal of the 2M-1th shift register unit.
  • the clock signal provided by the second clock signal line CLK_2 also serves as the reset signal of the 2M-1 shift register unit; the clock signal provided by the second clock signal line CLK_2 serves as the first of the 2M shift register unit
  • the clock signal provided by the first clock signal line CLK_1 is used as the second clock signal of the 2M shift register unit, and the clock signal provided by the first clock signal line CLK_1 is also used as the reset signal of the 2M shift register unit.
  • the input signal provided by the start signal line STV is used as the input signal of the first shift register unit G1, starting from the second shift register unit G2, the output signal of each shift register unit is used as Input signal for the next shift register unit.
  • the total reset terminal GCL provides a total reset signal after the end of each frame, and the total reset signal is valid when it is at a high level.
  • the pull-down circuits in all shift register units reset their corresponding output terminals OT, and at the same time, all shifts
  • the first node of the reset signal control circuit in the bit register unit discharges to stop resetting the pull-up node.
  • the reset signal directly uses a clock signal.
  • the pull-up node When the clock signal is high, the pull-up node is reset, and because the total reset terminal GCL only discharges the first node of the reset signal control circuit after the end of each frame, so one frame Within time, the pull-up node can be repeatedly discharged by the clock signal, that is, the pull-up node can be reset multiple times.
  • the first clock signal of the odd-numbered row shift register units such as 1, 3, 5, ... is the same as the reset signal of the even-numbered row shift register units such as 2, 4, 6, ...
  • the reset signal of the odd-numbered row shift register unit is the same as the first clock signal of the even-numbered row shift register unit, such as the 2, 4, 6, ...
  • a clock signal has a phase opposite to that of the first clock signal of the even-numbered row shift register units such as 2, 4, 6, ....
  • FIG. 7 is an operation timing chart of the gate driving circuit shown in FIG. 6.
  • the input signal provided by the start signal line STV is at a high level.
  • the first transistor M1 in the first shift register unit G1 is turned on, so that the first The pull-up node PU in the shift register unit G1 is charged, the voltage of the pull-up node PU in the first shift register unit G1 becomes high, and the second transistor M2 in the first shift register unit G1 On.
  • the output terminal OT of the first shift register unit G1 outputs the high level portion of the clock signal provided by the first clock signal line CLK_1, that is, During time t2, the output signal OUT1 of the first shift register unit G1 is at a high level.
  • the first shift register unit G1 The voltage of the pull-up node PU continues to rise, so that the second transistor M2 of the first shift register unit G1 is more fully turned on.
  • the third transistor M3 in the first shift register unit G1 is turned on, and the voltage output from the first preset power source VGH is transmitted to the first shift register.
  • the first node P1 in the bit register unit G1 charges the first node P1 in the first shift register unit G1, and the voltage of the first node P1 in the first shift register unit G1 becomes high
  • the fourth transistor M4 in the first shift register unit G1 is turned on.
  • the seventh transistor M7 in the first shift register unit G1 It cannot be turned on, and the voltage of the pull-up node PU in the first shift register unit G1 is maintained at a high level.
  • the clock signal provided by the first clock signal line CLK_1 becomes low level, and the output terminal OT of the first shift register unit G1 becomes low level.
  • the first shift register unit G1 is completed. Output.
  • the clock signal provided by the second clock signal line CLK_2 becomes high level. Due to the bootstrapping effect of the second capacitor C2 in the first shift register unit G1, the voltage of the first node P1 continues to rise.
  • the transistor M4 maintains a conducting state and is more fully conducting.
  • the reset signal control circuit 40 of the first shift register unit G1 outputs a reset control signal re, and the reset control signal re is a high-level signal.
  • the seventh transistor M7 of the shift register unit G1 is turned on, the pull-up node PU of the first shift register unit G1 starts to discharge, and returns to a low level.
  • the second transistor M2 of the first shift register unit G1 is turned off, and the first One shift register unit G1 stops output.
  • the output terminal OT in the second shift register unit G2 outputs the high level of the clock signal provided by the second clock signal line CLK_2 Partly, during the time t3, the output signal OUT2 in the second shift register unit G2 is at a high level.
  • the second The voltage of the pull-up node PU in the two shift register units G2 continues to rise, so that the second transistor M2 in the second shift register unit G2 is more fully turned on.
  • the third transistor M3 in the second shift register unit G2 is turned on, and the voltage output from the first preset power source VGH is transmitted to the second
  • the first node P1 in the shift register unit G2 charges the first node P1 in the second shift register unit G2, and the voltage of the first node P1 in the second shift register unit G2 becomes high.
  • the fourth transistor M4 in the second shift register unit G2 is turned on.
  • the seventh transistor in the second shift register unit G2 M7 cannot be turned on, and the voltage of the pull-up node PU in the second shift register unit G2 is maintained at a high level.
  • the clock signal provided by the second clock signal line CLK_2 becomes low level, and the output terminal of the second shift register unit G2 becomes low level.
  • the second shift register unit G2 finishes outputting.
  • the clock signal provided by the first clock signal line CLK_1 becomes high level. Due to the bootstrapping effect of the second capacitor C2 in the second shift register unit G2, the first signal in the second shift register unit G2 The voltage at a node P1 continues to rise, and the fourth transistor M4 in the second shift register unit G2 maintains an on state and is more fully turned on.
  • the reset signal control circuit 40 of the second shift register unit G2 outputs The reset control signal re and the reset control signal re are high level, the seventh transistor M7 in the second shift register unit G2 is turned on, and the pull-up node PU in the second shift register unit G2 starts to discharge, and returns to Low level, the second transistor M2 in the second shift register unit G2 is turned off, and the second shift register unit G2 stops outputting.
  • the clock signal provided by the second clock signal line CLK_2 becomes low, that is, the reset signal provided by the first reset terminal RE1 of the first shift register unit G1 becomes low, and the reset signal is output.
  • the second node P2 of the first shift register unit G1 changes from high level to low level.
  • the voltage of the first node P1 of the first shift register unit G1 drops, and returns to the voltage value at time t2, although the fourth transistor of the first shift register unit G1 M4 is still on, but the reset signal control circuit 40 of the first shift register unit G1 stops outputting the reset control signal re.
  • the reset signal control circuit 40 of the first shift register unit G1 outputs a low level. Signal, the seventh transistor M7 of the first shift register unit G1 is turned off, and the discharge to the pull-up node PU of the first shift register unit G1 is stopped.
  • the first node P1 in the first shift register unit G1 is discharged. Therefore, within a frame time, the voltage of the first node P1 in the first shift register unit G1 will be high, and the reset control signal re in the first shift register unit G1 will output the second synchronously.
  • the seventh transistor M7 in the first shift register unit G1 is turned on, so that the first shift register The pull-up node PU in the unit G1 is discharged multiple times.
  • the clock signal provided by the second clock signal line CLK_2 becomes high level, that is, the reset signal provided by the first reset terminal RE1 of the first shift register unit G1 becomes high level again.
  • the reset signal control circuit 40 of a shift register unit G1 again outputs a reset control signal re, and the reset control signal re becomes a high-level signal.
  • the seventh transistor M7 of the first shift register unit G1 is turned on, and the first The pull-up node PU of a shift register unit G1 is discharged, so that the pull-up node PU of the first shift register unit G1 can be repeatedly discharged in a frame time. For example, at time t3, the first pull-up node PU is discharged.
  • the pull-up node PU of each shift register unit G1 performs a first discharge, and within a time t5, the pull-up node PU of the first shift register unit G1 performs a second discharge.
  • the first node P1 in the second shift register unit G2 is Discharge is performed, so within a frame time, the voltage of the first node P1 in the second shift register unit G2 will be high, and the reset control signal re in the second shift register unit G2 will be output synchronously.
  • the seventh transistor M7 in the second shift register unit G2 is turned on to shift the second shift signal.
  • the pull-up node PU in the bit register unit G2 is discharged multiple times.
  • each shift register unit (for example, the first shift register unit G1 And the ninth transistor M9 of the second shift register unit G2) are turned on to reset the output terminal OT of all shift register units, and the sixth transistor M6 of each shift register unit is turned on to The first node P1 of all shift register units is discharged, so that the first node P1 of all shift register units becomes low, the fourth transistor M4 of all shift register units is turned off, and the The five transistors M5 are all turned on, and the reset signal control circuits of all the shift register units output low-level signals (that is, the voltage output by the second preset power source VSS2), thereby stopping the reset of the pull-up node PU.
  • the pull-up node PU of each shift register unit is charged again in order.
  • each shift register unit can be realized without cascading output signals, thereby reducing the number of each shift register unit.
  • the mutual influence between them will not cause the abnormality of multiple shift register units when a single shift register unit is abnormal, and can quickly locate the abnormal position.
  • FIG. 8 is a schematic block diagram of a display device according to some embodiments of the present disclosure. As shown in FIG. 8, the display device 1000 according to the embodiment of the present disclosure may include the above-mentioned gate driving circuit 100.
  • the display device 1000 may be an OLED display panel, an OLED TV, an OLED display, etc., or may be other applicable products or components with a display function, which is not limited in the embodiments of the present disclosure.
  • the display device 1000 reference may be made to the corresponding descriptions of the shift register unit and the gate driving circuit in the above embodiments, and details are not described herein again.
  • the display device 1000 further includes a display panel.
  • the display panel includes a plurality of pixel units and is used to display an image.
  • the gate driving circuit 100 is integrated on the display panel.
  • the display device 1000 may further include other components, such as a timing controller, a data driver, a signal decoding circuit, and a voltage conversion circuit. These components may use existing conventional components, for example, and will not be described in detail here.
  • first and second are only used for descriptive purposes, and cannot be understood as indicating or suggesting relative importance or implicitly indicating the number of technical features indicated. Therefore, the features defined as “first” and “second” may explicitly or implicitly include at least one of the features. In the description of the present disclosure, the meaning of "plurality” is at least two, for example, two, three, etc., unless it is specifically and specifically defined otherwise.
  • the terms “installation,” “connected,” “connected,” and “fixed” should be understood broadly unless otherwise specified and limited. For example, they can be fixed or detachable. Or integrated; it can be mechanical or electrical; it can be directly connected or indirectly connected through an intermediate medium; it can be the internal connection of two elements or the interaction between two elements, unless otherwise specified The limit.
  • the specific meanings of the above terms in the present disclosure can be understood according to specific situations.

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Abstract

一种移位寄存器单元(G1, G2, G3，G4)及其驱动方法、栅极驱动电路（100）和显示装置（1000），移位寄存器单元(G1, G2, G3，G4)，包括：输入电路(10)，与上拉节点(PU)相连，用于根据输入信号对上拉节点(PU)进行充电；输出电路(20)，分别与上拉节点(PU)和输出端(OT)相连，用于在上拉节点(PU)的电压控制下将输出信号(OUT1, OUT2, OUT3, OUT4)输出至输出端(OT)；复位电路(30)，与上拉节点(PU)相连，用于对上拉节点(PU)进行复位；复位信号控制电路(40)，分别与第一复位端(RE1)和复位电路(30)相连，用于根据复位控制输入信号和第一复位端(RE1)提供的复位信号生成并输出复位控制信号(re)，复位控制信号(re)用于控制复位电路(30)进行复位工作。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
本申请要求于2018年06月06日递交的中国专利申请第201810573638.2号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。
技术领域
本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
栅极驱动阵列(gate on array,GOA)技术是液晶面板的栅极驱动技术之一，其基本原理是将液晶面板的栅极驱动电路集成在阵列基板上，以对液晶面板进行扫描驱动。目前的GOA模型均采用级联模型，即除去第一级移位寄存器单元和最后一级移位寄存器单元之外，中间的每级移位寄存器单元的输出端的输出信号既用作上一级移位寄存器单元的复位信号，又用作下一级移位寄存器单元的输入信号。
但是，当其中一个移位寄存器单元发生异常时，会影响到前后多级移位寄存器单元的正常工作，产生严重的显示不良的问题。
发明内容
本公开至少一些实施例提供一种移位寄存器单元，包括：
输入电路，与上拉节点相连，用于根据输入信号对所述上拉节点进行充电；
输出电路，分别与所述上拉节点和输出端相连，用于在所述上拉节点的电压控制下将输出信号输出至所述输出端；
复位电路，与所述上拉节点相连，用于对所述上拉节点进行复位；
复位信号控制电路，分别与第一复位端和所述复位电路相连，用于根据复位控制输入信号和所述第一复位端提供的复位信号生成并输出复位控制信号，其中，所述复位控制信号用于控制所述复位电路进行复位工作。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位信号控制电路还与所述输出端相连以接收所述输出信号作为所述复位控制输入信号。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位信号控制电路还与总复位端连接，还用于根据所述总复位端提供的总复位信号停止输出所述复位控制信号。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位信号控制电路包括：复位控制输入子电路、复位控制输出子电路和复位控制复位子电路，
所述复位控制输入子电路与第一节点相连，用于根据所述复位控制输入信号对所述第一节点进行充电；
所述复位控制输出子电路分别与所述第一复位端、所述第一节点和第二节点相连，用于在所述第一节点的电压的控制下，根据所述复位信号生成并输出所述复位控制信号至所述第二节点；
所述复位控制复位子电路与所述第一节点和所述总复位端相连，用于在所述总复位端提供的所述总复位信号的控制下对所述第一节点进行复位。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位信号控制电路还包括：复位控制降噪子电路，
所述复位控制降噪子电路与所述第二节点和所述总复位端相连，且用于在所述总复位端提供的所述总复位信号的控制下对所述第二节点进行去噪。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位控制输入子电路包括第三晶体管，所述第三晶体管的第一端连接到第一预设电源，所述第三晶体管的第二端连接到所述第一节点，所述第三晶体管的控制端被配置为接收所述复位控制输入信号；
所述复位控制输出子电路包括第四晶体管和第二电容，所述第四晶体管的第一端连接到所述第一复位端，所述第四晶体管的第二端连接到第二节点，所述第四晶体管的控制端连接到所述第一节点，所述第二电容的第一端与所述第一节点相连，所述第二电容的第二端与所述第二节点相连；
所述复位控制降噪子电路包括第五晶体管，所述第五晶体管的第一端与所述第二节点相连，所述第五晶体管的第二端连接到第二预设电源，所述第五晶体管的控制端连接到所述总复位端；
所述复位控制复位子电路包括第六晶体管，所述第六晶体管的控制端连接到所述总复位端，所述第六晶体管的第一端与所述第一节点相连，所述第六晶体管的第二端连接到所述第二预设电源。
例如，本公开一些实施例提供的移位寄存器单元还包括复位控制输入端， 所述复位信号控制电路还与所述复位控制输入端相连以接收所述复位控制输入信号。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位电路还与所述输出端相连，且用于在所述复位控制信号的控制下对所述输出端进行复位。
例如，本公开一些实施例提供的移位寄存器单元还包括：下拉电路，分别与所述输出端和所述总复位端相连，用于根据所述总复位端提供的所述总复位信号对所述输出端进行复位；噪声控制电路，分别与第二时钟信号端和下拉节点相连，用于根据所述第二时钟信号端提供的第二时钟信号对所述下拉节点的电压进行上拉；第一去噪电路，分别与所述下拉节点和所述上拉节点相连，用于在所述下拉节点的电压控制下对所述上拉节点的电压进行去噪；第二去噪电路，分别与所述下拉节点和所述输出端相连，用于在所述下拉节点的电压控制下对所述输出端进行去噪。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位信号为所述第二时钟信号。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位信号包括多个有效子信号。
例如，在本公开一些实施例提供的移位寄存器单元中，所述输入电路包括：第一晶体管，所述第一晶体管的第一端和控制端相连后连接到输入端，所述第一晶体管的第二端与所述上拉节点相连，所述输入端配置为提供所述输入信号。
例如，在本公开一些实施例提供的移位寄存器单元中，所述输出电路还与第一时钟信号端相连，用于在所述上拉节点的电压控制下根据所述第一时钟信号端提供的第一时钟信号生成所述输出信号。
例如，在本公开一些实施例提供的移位寄存器单元中，所述输出电路包括：
第二晶体管，所述第二晶体管的第一端连接到所述第一时钟信号端，所述第二晶体管的控制端与所述上拉节点相连，所述第二晶体管的第二端连接到所述输出端；第一电容，所述第一电容的第一端与所述第二晶体管的控制端相连，所述第一电容的第二端与所述第二晶体管的第二端相连。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位电路包括：第七晶体管，所述第七晶体管的控制端与所述复位信号控制电路相连以接收所 述复位控制信号，所述第七晶体管的第一端与所述上拉节点相连，所述第七晶体管的第二端连接到第三预设电源。
例如，在本公开一些实施例提供的移位寄存器单元中，所述复位电路还包括：第八晶体管，所述第八晶体管的第一端与所述输出端相连，所述第八晶体管的控制端与所述复位信号控制电路相连以接收所述复位控制信号，所述第八晶体管的第二端连接到第三预设电源。
例如，在本公开一些实施例提供的移位寄存器单元中，所述下拉电路包括：第九晶体管，所述第九晶体管的第一端与所述输出端相连，所述第九晶体管的控制端连接到所述总复位端，所述第九晶体管的第二端连接到第三预设电源。
例如，在本公开一些实施例提供的移位寄存器单元中，所述噪声控制电路包括：第十晶体管，所述第十晶体管的第一端与控制端相连后连接到所述第二时钟端信号端，所述第十晶体管的第二端连接到第三节点；第十一晶体管，所述第十一晶体管的第一端连接到所述第二时钟端信号端，所述第十一晶体管的控制端连接到所述第三节点，所述第十一晶体管的第二端连接到所述下拉节点；第十二晶体管，所述第十二晶体管的第一端与所述第三节点相连，所述第十二晶体管的控制端与所述上拉节点相连，所述第十二晶体管的第二端连接到第三预设电源；第十三晶体管，所述第十三晶体管的第一端与所述下拉节点相连，所述第十三晶体管的控制端与所述上拉节点相连，所述第十三晶体管的第二端连接到所述第三预设电源。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一去噪电路包括：第十四晶体管，所述第十四晶体管的第一端与所述上拉节点相连，所述第十四晶体管的控制端与所述下拉节点相连，所述第十四晶体管的第二端连接到第三预设电源。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第二去噪电路包括：第十五晶体管，所述第十五晶体管的第一端与所述输出端相连，所述第十五晶体管的控制端与所述下拉节点相连，所述第十五晶体管的第二端连接到第三预设电源。
本公开至少一些实施例还提供一种用于驱动如上述任一项所述的移位寄存器单元的驱动方法，包括：
根据所述输入信号对所述上拉节点进行充电；
在所述上拉节点的电压控制下将所述输出信号输出至所述输出端；
根据所述复位控制输入信号和所述复位信号生成并输出所述复位控制信号；
根据所述复位控制信号对所述上拉节点进行复位。
例如，本公开一些实施例提供的移位寄存器单元的驱动方法还包括：根据总复位端提供的总复位信号停止输出所述复位控制信号。
例如，在本公开一些实施例提供的移位寄存器单元的驱动方法中，所述复位信号包括多个有效子信号。
本公开至少一些实施例还提供一种栅极驱动电路，包括多个如上述任一项所述的移位寄存器单元。
例如，在本公开一些实施例提供的栅极驱动电路中，在多个所述移位寄存器单元中，第一个移位寄存器单元的输入端与启动信号线相连，除了所述第一个移位寄存器单元之外，第N个移位寄存器单元的输入端与第N-1个移位寄存器单元的输出端相连；第2M-1个移位寄存器单元的第一时钟信号端与第一时钟信号线相连，所述第2M-1个移位寄存器单元的第二时钟信号端与第二时钟信号线相连，所述第2M-1个移位寄存器单元的第一复位端与所述第二时钟信号线相连；第2M个移位寄存器单元的第一时钟信号端与所述第二时钟信号线相连，所述第2M个移位寄存器单元的第二时钟信号端与所述第一时钟信号线相连，所述第2M个移位寄存器单元的第一复位端与所述第一时钟信号线相连，其中，N、M均为正整数，且N大于等于2。
例如，在本公开一些实施例提供的栅极驱动电路中，在所述移位寄存器单元的复位信号控制电路与复位控制输入端相连的情况下，除了所述多个移位寄存器单元中的最后一个移位寄存器单元之外，第L个移位寄存器单元的复位控制输入端和第L+1个移位寄存器单元的输出端连接，第L个移位寄存器单元的第一复位端和第L+1个移位寄存器单元的第二时钟信号端相连，L为大于0的整数。
本公开至少一些实施例还提供一种显示装置，包括上述任一项所述的栅极驱动电路。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而 非对本公开的限制。
图1A是根据本公开一些实施例提供的一种移位寄存器单元的示意框图；
图1B是根据本公开一些实施例提供的另一种移位寄存器单元的示意框图；
图1C是根据本公开一些实施例提供的又一种移位寄存器单元的示意框图；
图1D是根据本公开一些实施例提供的再一种移位寄存器单元的示意框图；
图2是根据本公开另一些实施例提供的一种移位寄存器单元的示意框图；
图3是根据本公开一些实施例提供的一种移位寄存器单元的电路结构图；
图4是图3所示的移位寄存器单元的工作时序图；
图5是根据本公开一些实施例提供的一种移位寄存器单元的驱动方法的流程图；
图6是根据本公开一些实施例提供的一种栅极驱动电路的结构示意图；
图7是图6所示的栅极驱动电路的工作时序图；
图8是根据本公开一些实施例提供的一种显示装置的方框示意图。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置 关系也可能相应地改变。
下面详细描述本公开的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本公开，而不能理解为对本公开的限制。
需要说明的是，在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。
本公开至少一些实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，该移位寄存器单元包括输入电路，与上拉节点相连，用于根据输入信号对所述上拉节点进行充电；输出电路，分别与所述上拉节点和输出端相连，用于在所述上拉节点的电压控制下将输出信号输出至所述输出端；复位电路，与所述上拉节点相连，用于对所述上拉节点进行复位；复位信号控制电路，分别与第一复位端和所述复位电路相连，用于根据复位控制输入信号和所述第一复位端提供的复位信号生成并输出复位控制信号，所述复位控制信号用于控制所述复位电路进行复位工作。
该移位寄存器单元通过复位信号控制电路根据复位控制输入信号(例如，输出信号)和复位信号生成复位控制信号，以取代原来级联的下一级输出信号，从而无需级联的输出信号即可实现对移位寄存器单元的复位，减弱了各个移位寄存器单元之间的相互影响，在单个移位寄存器单元异常时，不会造成多个移位寄存器单元的异常，并且能够迅速定位到异常位置。
下面参考附图来描述根据本公开实施例提出的移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
图1A是根据本公开一些实施例提供的一种移位寄存器单元的示意框图， 图1B是根据本公开一些实施例提供的另一种移位寄存器单元的示意框图，图1C是根据本公开一些实施例提供的又一种移位寄存器单元的示意框图，图1D是根据本公开一些实施例提供的再一种移位寄存器单元的示意框图。
如图1A所示，本公开实施例的移位寄存器单元可包括：输入电路10、输出电路20、复位电路30和复位信号控制电路40。
例如，输入电路10与输入端IT和上拉节点PU相连，用于根据输入端IT提供的输入信号对上拉节点PU进行充电，以使上拉节点Q的电位上拉至工作电位。输出电路20分别与上拉节点PU和输出端OT相连，用于在上拉节点PU的电压控制下将输出信号输出至输出端OT。复位电路30与上拉节点PU相连，用于对上拉节点PU进行复位。复位信号控制电路40分别与第一复位端RE1和复位电路30相连，用于根据复位控制输入信号和第一复位端RE1提供的复位信号生成并输出复位控制信号re，并根据复位控制信号re控制复位电路30进行复位工作，也就是说，复位控制信号re用于控制复位电路30进行复位工作。
例如，复位控制信号re可以被输出至复位电路30以控制复位电路30的导通和关闭，当在复位控制信号re的控制下，复位电路30导通时，则可以对上拉节点PU进行复位。
例如，如图1A所示，在一些实施例中，移位寄存器单元还包括复位控制输入端Rctl，复位信号控制电路40还与复位控制输入端Rctl相连以接收复位控制输入信号。如图1B所示，在另一些示例中，复位信号控制电路40还与输出端OT相连，以接收输出信号作为复位控制输入信号，即该复位信号控制电路40可以为自复位控制电路。图1A所示的移位寄存器单元与图1B所示的移位寄存器单元的结构相似，不同之处在于：与图1A所示的移位寄存器单元相比，图1B所示的移位寄存器单元将本级移位寄存器单元的输出信号作为复位控制输入信号，以实现自复位。
目前的GOA模型均采用级联模型，即除去第一级移位寄存器单元和最后一级移位寄存器单元之外，中间的每级移位寄存器单元的输出端的输出信号既用作上一级移位寄存器单元的复位信号，又用作下一级移位寄存器单元的输入信号。但是，当其中一个移位寄存器单元发生异常时，会影响到前后许多级移位寄存器单元的正常工作，产生严重的显示不良的问题。
为此，如图1B所示，本公开提出了一种移位寄存器单元，通过复位信号 控制电路40在移位寄存器单元的内部进行复位控制，该复位信号控制电路40以本级移位寄存器单元的输出信号和第一复位端RE1提供的复位信号作为输入，根据输出信号和第一复位端RE1提供的复位信号生成并输出复位控制信号re，复位控制信号re取代原来级联的下一级移位寄存器单元的输出信号作为控制复位电路30进行复位工作的信号，复位电路30根据复位控制信号re对上拉节点PU的电压进行复位，从而实现本级移位寄存器单元的自复位功能。由此，本公开实施例的移位寄存器单元，无需使用级联的移位寄存器单元的输出信号当作复位信号，通过本级移位寄存器单元的输出信号即可实现对本级移位寄存器单元的复位，减弱了各个移位寄存器单元之间的相互影响，在单个移位寄存器单元异常时，不会造成多个移位寄存器单元的异常，并且能够迅速定位到异常位置。
例如，如图1C所示，在一些实施例中，复位电路30还可以与移位寄存器单元的输出端OT相连，且还用于在复位控制信号re的控制下对输出端OT进行复位。图1B所示的移位寄存器单元与图1C所示的移位寄存器单元的结构相似，不同之处在于：与图1B所示的移位寄存器单元相比，图1C所示的移位寄存器单元的复位电路30还与输出端OT相连，以对输出端OT进行复位。
根据本公开的一些实施例，如图1A-1C所示，复位信号控制电路40还与总复位端GCL连接，还用于根据总复位端GCL提供的总复位信号停止输出复位控制信号re。例如，总复位端GCL用于在每帧时间结束后输出有效的总复位信号，以控制移位寄存器单元中的复位信号控制电路40停止输出复位控制信号re。
例如，如图1A-1C所示，在一些实施例中，输出电路20还与第一时钟信号端CLK1相连，用于在上拉节点PU的电压控制下根据第一时钟信号端CLK1提供的第一时钟信号生成输出信号。例如，当输出电路20导通时，输出电路20将第一时钟信号输出至输出端OT以作为输出信号。
例如，如图1D所示，复位信号控制电路40包括复位控制输入子电路401、复位控制输出子电路402和复位控制复位子电路403。
例如，如图1D所示，复位控制输入子电路401与第一节点P1相连，用于根据复位控制输入信号对第一节点P1进行充电；复位控制输出子电路402分别与第一复位端RE1、第一节点P1和第二节点P2相连，用于在第一节点P1的电压的控制下，根据第一复位端RE1提供的复位信号生成并输出复位控制信 号re至第二节点P2；复位控制复位子电路403与第一节点P1和总复位端GCL相连，用于在总复位端GCL提供的总复位信号的控制下对第一节点P1进行复位。
例如，如图1D所示，在一些示例中，复位信号控制电路40还包括复位控制降噪子电路404。复位控制降噪子电路404与第二节点P2和总复位端GCL相连，且用于在总复位端GCL提供的总复位信号的控制下对第二节点P2进行去噪。
下面以图1D所示的移位寄存器单元为例详细描述本公开的实施例提供的移位寄存器单元的结构。
图2是根据本公开另一些实施例提供的一种移位寄存器单元的示意框图，图3是根据本公开一些实施例提供的一种移位寄存器单元的电路结构图。图2所示的移位寄存器单元是图1D所示的移位寄存器单元的一个示例。
根据本公开的一个实施例，如图2所示，移位寄存器单元还包括：下拉电路50、噪声控制电路60、第一去噪电路70和第二去噪电路80。
例如，下拉电路50分别与输出端OT和总复位端GCL相连，用于根据总复位端GCL提供的总复位信号对输出端OT进行复位。噪声控制电路60分别与第二时钟信号端CLK2和下拉节点PD相连，用于根据第二时钟信号端CLK2提供的第二时钟信号对下拉节点PD的电压进行上拉。第一去噪电路70分别与下拉节点PD和上拉节点PU相连，用于在下拉节点PD的电压控制下对上拉节点PU的电压进行去噪。第二去噪电路80分别与下拉节点PD和输出端OT相连，用于在下拉节点PD的电压控制下对输出端OT进行去噪。
例如，第一复位端RE1提供的复位信号可以为多输出信号，例如可以是时钟信号，即复位信号包括多个有效子信号。在有效子信号的控制下，复位信号控制电路40输出复位控制信号re至复位电路30。复位信号还包括多个无效子信号，在无效子信号的控制下，复位信号控制电路40则无法输出复位控制信号re。例如，有效子信号可以高电平信号，而无效子信号则为低电平信号。
例如，在一些实施例中，复位信号可以为第二时钟信号端CLK2提供的第二时钟信号。
在下面对本公开的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。本公开的实施例中，至少部分晶体管也可以为P型晶体管。
根据本公开的一个实施例，如图3所示，输入电路10包括：第一晶体管M1，第一晶体管M1的第一端和控制端相连后连接到输入端IT，第一晶体管M1的第二端与上拉节点PU相连。输入端IT配置为提供输入信号。当输入信号控制第一晶体管M1开启时，第一晶体管M1将输入信号输入至上拉节点PU。
例如，输入电路10可实现为一个晶体管，即第一晶体管M1，该第一晶体管M1可以为NMOS晶体管。当输入端IT提供的输入信号为高电平时，第一晶体管M1开启，输入信号被输入至上拉节点PU，从而对上拉节点PU充电，使得上拉节点PU的电压变为高电平。
根据本公开的一个实施例，如图3所示，输出电路20包括第二晶体管M2和第一电容C1。第二晶体管M2的第一端连接到第一时钟信号端CLK1，第二晶体管M2的控制端与上拉节点PU相连，第二晶体管M2的第二端连接到移位寄存器单元的输出端OT，例如，第二晶体管M2的第二端可以作为移位寄存器单元的输出端OT；第一电容C1的第一端与第二晶体管M2的控制端相连，第一电容C1的第二端与第二晶体管M2的第二端相连。
例如，输出电路20可实现一个晶体管(即第二晶体管M2)和一个储能单元(即第一电容C1)，输出电路20中的晶体管可以为NMOS晶体管，输出电路20中的储能单元可以为电容。当上拉节点PU的电压为高电平时，第二晶体管M2开启，第二晶体管M2将第一时钟信号端CLK1提供的第一时钟信号输出至移位寄存器单元的输出端OT，也就是说，移位寄存器单元的输出端OT将输出第一时钟信号。当第一时钟信号端CLK1提供的第一时钟信号为高电平信号时，移位寄存器单元的输出端OT的输出信号为高电平信号，而当第一时钟信号端CLK1提供的第一时钟信号由高电平信号变为低电平信号时，则移位寄存器单元的输出端OT的输出信号变为低电平信号，此时移位寄存器单元的输出完成。
需要说明的是，本公开的各实施例中，第一电容C1可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，并且，第一电容C1也可以是各个器件之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。
根据本公开的一个实施例，如图3所示，复位控制输入子电路401包括第三晶体管M3，复位控制输出子电路402包括第四晶体管M2和第二电容C2， 复位控制降噪子电路404包括第五晶体管M5，复位控制复位子电路403包括第六晶体管M6。
例如，第三晶体管M3的第一端连接到第一预设电源VGH，第三晶体管M3的第二端连接到第一节点P1，第三晶体管M3的控制端被配置为接收复位控制输入信号，如图3所示，在一些示例中，第三晶体管M3的控制端与移位寄存器单元的输出端OT相连以接收输出信号作为复位控制输入信号。
例如，第四晶体管M4的第一端连接到第一复位端RE1，第四晶体管M4的第二端连接到第二节点P2，第四晶体管M4的控制端连接到第一节点P1，即第四晶体管M4的控制端与第三晶体管M3的第二端相连；第二电容C2的第一端与第一节点P1相连，第二电容C2的第二端连接到第二节点P2，即第二电容C2的第二端与第四晶体管M4的第二端相连。
例如，第五晶体管M5的第一端与第二节点P2相连，第五晶体管M5的第二端连接到第二预设电源VSS2，第五晶体管M5的控制端连接到总复位端GCL；第六晶体管M6的控制端连接到总复位端GCL，第六晶体管M6的第一端与第一节点P1相连，第六晶体管M6的第二端连接到第二预设电源VSS2。
例如，第二节点P2可以作为复位信号控制电路40的输出端。
例如，复位信号控制电路40可实现为四个晶体管和一个储能单元，复位信号控制电路40中的每个晶体管均可为NMOS晶体管，储能单元可以为电容。第一预设电源VGH输出的电压为直流高电平电压，第二预设电源VSS2输出的电压为直流低电平电压。当移位寄存器单元的输出端OT的输出信号为高电平信号时，第三晶体管M3开启，第一预设电源VGH输出的电压被写入第一节点P1，从而对第一节点P1充电，以将第一节点P1的电位上拉至工作电位(例如高电位)，在第一节点P1的控制下，第四晶体管M4开启。在第四晶体管T4开启的过程中，当第一复位端RE1提供的复位信号的高电平(即有效子信号)到来时，该有效子信号被写入第二节点P2以作为复位控制信号re，第二节点P2为高电平，此时，复位控制信号re也为高电平信号，复位电路30根据该复位控制信号re实现对上拉节点PU的复位，从而实现该移位寄存器单元的自复位功能。复位信号控制电路40输出的复位控制信号re可以取代原来级联的下一级移位寄存器单元的输出信号，以实现控制复位电路30进行复位工作。
另外，在一帧时间结束后，当总复位端GCL提供的总复位信号为高电平 时，在总复位信号的控制下，第六晶体管M6开启，从而将第二预设电源VSS2输出的电压传输至第一节点P1，以对第一节点P1放电，从而第一节点P1的电压变为低电平电压，第四晶体管M4关闭。同时，在总复位信号的控制下，第五晶体管M5也开启，从而将第二预设电源VSS2输出的电压传输至第二节点P2，以对第二节点P2放电，此时，第二节点P2的电压变为低电平电压，即复位信号控制电路40停止输出复位控制信号re，此时复位电路30结束复位工作。当下一帧时间到来时，通过输入电路10可重新给上拉节点PU进行充电。
需要说明的是，在本公开的实施例中，“复位控制信号re”可以表示能控制复位电路30进行复位工作的信号，即当复位电路30接收到该复位控制信号re时，复位电路30导通，从而对上拉节点PU和输出端OT进行复位。当复位控制信号re为高电平信号时，“复位信号控制电路40停止输出复位控制信号re”可以表示复位信号控制电路40停止输出高电平信号，但此时复位信号控制电路40可以输出低电平信号，或者，复位信号控制电路40也可以不输出信号。相应地，当复位控制信号re为低电平信号时，“复位信号控制电路40停止输出复位控制信号re”可以表示复位信号控制电路40停止输出低电平信号，但此时复位信号控制电路40可以输出高电平信号，或者，复位信号控制电路40也可以不输出信号。
此外，第一复位端RE1提供的复位信号可以为多输出信号，即包括多个有效子信号，例如可以是第二时钟信号端CLK2提供的第二时钟信号。在一帧时间内，由于第二电容C2的作用，使得第四晶体管M4一直开启，在第四晶体管M4开启的过程中，每当第一复位端RE1提供的复位信号的高电平(例如，有效子信号)到来时，复位信号控制电路40就会输出复位控制信号re，以控制复位电路30对上拉节点PU进行一次放电，从而实现在一帧时间内多次给上拉节点PU放电，有效防止电荷残留造成的Multi-out(多行同时输出)。
例如，第一复位端RE1可以由单独的复位信号线提供相应的复位信号，例如，TCON(时钟控制器)输出的信号经过LS(Level Shift，电平转换芯片)接入到第一复位端RE1；第一复位端RE1也可以与第二时钟信号端CLK2相连，以与第二时钟信号端CLK2共用第二时钟信号，从而减少信号线的使用，进而减少移位寄存器单元的占用面积。
根据本公开的一个实施例，如图3所示，复位电路30包括第七晶体管M7和第八晶体管M8。第七晶体管M7用于实现对上拉节点PU进行复位，第八晶 体管M8用于实现对输出端OT进行复位。
例如，第七晶体管M7的控制端与复位信号控制电路40相连以接收复位控制信号，例如，第七晶体管M7的控制端与第二节点P2相连，第七晶体管M7的第一端与上拉节点PU相连，第七晶体管M7的第二端连接到第三预设电源VSS3；第八晶体管M8的第一端与移位寄存器单元的输出端OT相连，第八晶体管M8的控制端与第二节点P2相连，第八晶体管M8的第二端连接到第三预设电源VSS3。
例如，复位电路30可实现为两个晶体管(即第七晶体管M7和第八晶体管M8)，复位电路30中的每个晶体管均可为NMOS晶体管。结合复位信号控制电路40，当移位寄存器单元的输出端OT的输出信号为高电平时，第三晶体管M3开启，给第一节点P1充电，在第一节点P1的控制下，第四晶体管M4开启，在第四晶体管M4开启的过程中，当第一复位端RE1提供的复位信号的高电平到来时，复位信号控制电路40输出复位控制信号re，在复位控制信号re的控制下，第七晶体管M7开启，第三预设电源VSS3输出的电压被写入上拉节点PU，从而对上拉节点PU放电，上拉节点PU的电压变为低电平电压，以使第二晶体管M2关闭。同时，在复位控制信号re的控制下，第八晶体管M8也开启，第三预设电源VSS3输出的电压被写入输出端OT，对输出端OT放电，从而移位寄存器单元的输出端OT被下拉至低电平，以对输出端OT进行复位。由此，通过复位信号控制电路40输出的复位控制信号re取代原来级联的下一级移位寄存器单元的输出信号，使得复位电路30根据复位控制信号re即可实现对上拉节点PU的复位以及对输出端OT的复位，从而实现移位寄存器单元的自复位功能。
例如，第三预设电源VSS3输出的电压为直流低电平电压。例如，第二预设电源VSS2和第三预设电源VSS3可以为同一个电源，或者，输出相同的直流低电平电压。
例如，当第七晶体管M7和第八晶体管M8均为N型晶体管时，复位控制信号re为高电平信号；当第七晶体管M7和第八晶体管M8均为P型晶体管时，复位控制信号re为低电平信号。
另外，在一帧时间结束后，当总复位端GCL提供的总复位信号为高电平信号时，在总复位信号的控制下，第六晶体管M6开启，从而将第二预设电源VSS2输出的电压传输至第一节点P1，以对第一节点P1放电，从而第一节点 P1的电压变为低电平电压，第四晶体管M4关闭。同时，在总复位信号的控制下，第五晶体管M5也开启，从而将第二预设电源VSS2输出的电压传输至第二节点P2，以对第二节点P2放电，此时，第二节点P2的电压变为低电平电压，即复位信号控制电路40停止输出复位控制信号re，第七晶体管M7和第八晶体管M8均关闭，复位结束。
此外，第一复位端RE1提供的复位信号可以为多输出信号，即包括多个有效子信号，在一帧时间内，由于第二电容C2的作用，使得第四晶体管M4会一直开启，每当第一复位端RE1提供的复位信号的高电平(例如，有效子信号)到来时，复位信号控制电路40就会输出复位控制信号re，以控制第七晶体管M7对上拉节点PU进行一次放电，从而实现在一帧时间内多次给上拉节点PU放电，有效防止电荷残留造成的Multi-out；同时，复位控制信号re还可以控制第八晶体管M8对输出端OT进行一次放电，实现在一帧时间内多次给输出端OT进行复位，保证输出的稳定性。
根据本公开的一个实施例，如图3所示，下拉电路50包括第九晶体管M9，第九晶体管M9的第一端与移位寄存器单元的输出端OT相连，第九晶体管M9的控制端连接到总复位端GCL，第九晶体管M9的第二端连接到第三预设电源VSS3。
例如，下拉电路50可实现为一个晶体管(即第九晶体管M9)，该第九晶体管M9可以为NMOS晶体管。在一帧时间结束后，当总复位端GCL提供的总复位信号为高电平时，第九晶体管M9开启，以将第三预设电源VSS3输出的电压传输至输出端OT，从而使移位寄存器单元的输出端OT输出直流低电平电压，即输出端OT输出的电压为低电平电压，以对输出端OT进行复位，从而实现对移位寄存器单元的总复位功能。也就是说，总复位端GCL提供的总复位信号为每帧时间结束后的总复位信号，以给栅极驱动电路中的所有的移位寄存器单元进行复位，且控制复位信号控制电路40停止输出复位控制信号re，以控制复位电路30结束复位工作。
根据本公开的一个实施例，如图3所示，噪声控制电路60包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13。第十晶体管M10的第一端与控制端相连后连接到第二时钟端信号端CLK2，第十晶体管M10的第二端连接到第三节点P3；第十一晶体管M11的第一端连接到第二时钟端信号端CLK2，第十一晶体管M11的控制端连接到第三节点P3，第 十一晶体管M11的第二端连接到下拉节点PD；第十二晶体管M12的第一端与第三节点P3相连，第十二晶体管M12的控制端与上拉节点PU相连，第十二晶体管M12的第二端连接到第三预设电源VSS3；第十三晶体管M13的第一端与下拉节点PD相连，第十三晶体管M13的控制端与上拉节点PU相连，第十三晶体管M13的第二端连接到第三预设电源VSS3。
例如，噪声控制电路60可实现为四个晶体管，噪声控制电路60中的每个晶体管均可为NMOS晶体管。当上拉节点PU为高电平时，第十三晶体管M13开启，以将第三预设电源VSS3输出的电压传输至下拉节点PD，从而下拉节点PD处于低电平，此时，第一去噪电路70和第二去噪电路80均关闭，从而第一去噪电路70和第二去噪电路80不对上拉节点PU和输出端OT进行去噪处理；同时，在上拉节点PU的控制下，第十二晶体管M12也开启，以将第三预设电源VSS32输出的电压传输至第十一晶体管M11的控制端，从而第十一晶体管M11的控制端为低电平，即使此时第二时钟端信号端CLK2提供的第二时钟信号为高电平，通过合理设计第十晶体管M10和第十二晶体管M12的沟道宽长比，即第十二晶体管M12的沟道宽度远大于第十晶体管M10的沟道宽度,这样第十二晶体管M12开启时对第三节点P3的放电速度远大于第十晶体管M10开启时对第三节点P3的充电速度，保证第三节点P3处于低电平，从而保证第十一晶体管M11关闭。
当上拉节点PU为低电平时，第十二晶体管M12和第十三晶体管M13均断开，当第二时钟端信号端CLK2提供的第二时钟信号为高电平时，第十晶体管M10开启，第二时钟信号经由第十晶体管M10被写入第三节点P3，此时，第三节点P3处于高电平，从而第十一晶体管M11也开启，第二时钟信号经由第十一晶体管M11被写入下拉节点PD，从而下拉节点PD为高电平，此时第一去噪电路70和第二去噪电路80均导通，从而第一去噪电路70和第二去噪电路80对上拉节点PU和输出端OT进行去噪处理。
根据本公开的一个实施例，如图3所示，第一去噪电路70包括第十四晶体管M14，第十四晶体管M14的第一端与上拉节点PU相连，第十四晶体管M14的控制端与下拉节点PD相连，第十四晶体管M14的第二端连接到第三预设电源VSS3。
例如，第一去噪电路70可实现为一个晶体管，即第十四晶体管M14，该第十四晶体管M14可以为NMOS晶体管。结合噪声控制电路60，当上拉节点 PU为高电平时，第十三晶体管M13开启，以将第三预设电源VSS3输出的电压传输至下拉节点PD，从而下拉节点PD处于低电平，在下拉节点PD的控制下，第十四晶体管M14关闭，此时不对上拉节点PU进行去噪；当上拉节点PU变为低电平时，第十三晶体管M13关闭，当第二时钟端信号端CLK2提供的第二时钟信号为高电平时，第十晶体管M10和第十一晶体管M11均开启，第二时钟信号经由第十一晶体管M11被写入下拉节点PD，从而下拉节点PD为高电平，第十四晶体管M14开启，从而第三预设电源VSS3输出的电压被传输至上拉节点PU，以使上拉节点PU始终为低电平，从而实现对上拉节点PU进行去噪，保证第二晶体管M2关闭，使得输出端OT的输出信号不受第一时钟端信号端CLK1提供的第一时钟信号的串扰。
根据本公开的一个实施例，如图3所示，第二去噪电路80包括第十五晶体管M15，第十五晶体管M15的第一端与移位寄存器单元的输出端OT相连，第十五晶体管M15的控制端与下拉节点PD相连，第十五晶体管M15的第二端连接到第三预设电源VSS3。
例如，第二去噪电路80可实现为一个晶体管，即第十五晶体管M15，该第十五晶体管M15可以为NMOS晶体管。结合噪声控制电路60，当上拉节点PU为高电平时，第十三晶体管M13开启，以将第三预设电源VSS3输出的电压传输至下拉节点PD，从而下拉节点PD处于低电平，第十五晶体管M15关闭，此时不对输出段OT进行去噪；当上拉节点PU变为低电平时，第十三晶体管M13关闭，当第二时钟端信号端CLK2提供的第二时钟信号为高电平时，第十晶体管M10和第十一晶体管M11均开启，第二时钟信号经由第十一晶体管M11被写入下拉节点PD，从而下拉节点PD为高电平，第十五晶体管M15开启，从而第三预设电源VSS3输出的电压被传输至输出端OT，以使输出端OT始终为低电平，从而实现对输出端OT进行去噪，使得输出端OT的输出信号不受第一时钟端信号端CLK1提供的第一时钟信号的串扰。
图4是图3所示的移位寄存器单元的工作时序图，下面结合图4来详细描述图3所示的移位寄存器单元的工作过程。
如图4所示，第一时钟信号端CLK1提供的第一时钟信号和第一复位端RE1提供的复位信号的占空比均为50％，且第一复位端RE1提供的复位信号与第二时钟信号端CLK2提供的第二时钟信号相同，即第二时钟信号端CLK2提供的第二时钟信号的占空比也为50％。
例如，如图3和图4所示，在t1时间内，当输入端IT提供的输入信号为高电平时，第一晶体管M1开启，以对上拉节点PU进行充电，上拉节点PU的电压变为高电平电压，从而第二晶体管M2开启。
随后，当第一时钟信号端CLK1提供的第一时钟信号的高电平到来时，移位寄存器单元的输出端OT输出第一时钟信号端CLK1提供的第一时钟信号的高电平部分，即在t2时间内，移位寄存器单元的输出信号为高电平，同时，在第一电容C1的自举作用下，上拉节点PU的电压继续上升，从而第二晶体管M2更加充分导通。此时，在输出信号的控制下，第三晶体管M3开启，第一预设电源VGH输出的电压传输至第一节点P1，以对第一节点P1充电，第一节点P1的电压变为高电平，第四晶体管M4开启，由于此时第一复位端RE1提供的复位信号为低电平，所以第七晶体管M7无法开启，上拉节点PU的电压维持在高电平。例如，在t2时间内，第一节点P1的电压表示为第一电压V1。
例如，在t3时间内，第一时钟信号端CLK1提供的第一时钟信号变为低电平，移位寄存器单元的输出端OT变为低电平，此时移位寄存器单元完成输出。随后，当第一复位端RE1提供的复位信号变为高电平时，复位信号被输出至第二节点P2，即第二节点P2由低电平变为高电平，此时，由于第二电容C2的自举作用，第一节点P1的电压继续上升，第四晶体管M4维持导通状态，且更加充分导通，此时，复位信号控制电路40输出复位控制信号re，且复位控制信号re为高电平信号，第七晶体管M7开启，上拉节点PU开始放电，恢复到低电平，第二晶体管M2关闭，移位寄存器单元停止输出。例如，在t3时间内，第一节点P1的电压表示为第二电压V2。
例如，在t4时间内，第一复位端RE1提供的复位信号变为低电平，复位信号被输出至第二节点P2，即第二节点P2由高电平变为低电平，此时，由于第二电容C2的自举作用，第一节点P1的电压下降，恢复为t2时间时的电压值，即第一节点P1的电压变为第一电压V1，此时，虽然第四晶体管M4仍然处于导通状态，但复位信号控制电路40停止输出复位控制信号re，此时，复位信号控制电路40输出低电平信号，第七晶体管M7关闭，停止对上拉节点PU放电。
例如，在t5时间内，第一复位端RE1提供的复位信号再次变为高电平，复位信号控制电路40再次输出复位控制信号re，且复位控制信号re变为高电平信号，第七晶体管M7开启，再次对上拉节点PU放电，从而在一帧时间内 可以实现对上拉节点PU进行重复放电，例如，在t3时间内，对上拉节点PU进行第一次放电，在在t5时间内，对上拉节点PU进行第二次放电。
需要说明的是，在t5时间内，由于第二电容C2的自举作用，第一节点P1的电压上升，第一节点P1的电压又变为第二电压V2。
例如，在t1时间至t5时间内，总复位端GCL提供的总复位信号均为低电平，在t6时间内，在一帧时间的结束时刻(即，帧尾)，总复位端GCL提供的总复位信号变为高电平，此时第九晶体管M9开启，以对移位寄存器单元的输出端OT进行复位操作；同时，第六晶体管M6开启，对第一节点P1进行放电，使得第一节点P1变为低电平，第四晶体管M4关闭；第五晶体管M5也关闭，对第二节点P2进行放电，使得第二节点P2变为低电平，复位信号控制电路40停止输出复位控制信号re，即此时复位信号控制电路40输出低电平信号，从而复位电路30停止对上拉节点PU进行复位。
在下一帧时间开始时，再次对上拉节点PU进行充电，重复上面t1时间至t6时间的过程。
需要说明的是，在上述实施例中，第一晶体管M1至第十五晶体管M15均为NMOS晶体管，而在本公开的其它实施例中，第一晶体管M1至第十五晶体管M15也可以为PMOS晶体管，具体晶体管的类型这里不作限制。
根据本公开实施例的移位寄存器单元，输入电路根据输入端提供的输入信号对上拉节点进行充电，输出电路在上拉节点的电压控制下将输出信号输出至输出端，复位电路对上拉节点和输出端进行复位，复位信号控制电路根据复位控制输入信号(例如，输出信号)和第一复位端提供的复位信号输出复位控制信号，并根据复位控制信号控制复位电路进行复位工作。由此，复位信号控制电路根据复位控制输入信号和第一复位端提供的复位信号输出复位控制信号，以取代原来级联的下一级输出信号，从而无需级联的输出信号即可实现对移位寄存器单元的复位，即通过复位控制信号实现对移位寄存器单元的复位，减弱了各个移位寄存器单元之间的相互影响，在单个移位寄存器单元异常时，不会造成多个移位寄存器单元的异常，并且能够迅速定位到异常位置。
图5是根据本公开一些实施例提供的一些移位寄存器单元的驱动方法的流程图。本公开实施例提供的驱动方法可以驱动上述任一实施例提供的移位寄存器单元。
如图5所示，本公开实施例的移位寄存器单元的驱动方法可包括以下步骤：
S1：根据输入信号对上拉节点进行充电；
S2：在上拉节点的电压控制下将输出信号输出至输出端；
S3：根据复位控制输入信号和复位信号生成并输出复位控制信号；
S4：根据复位控制信号对上拉节点进行复位。
例如，在步骤S1中，输入信号可以由输入端提供。步骤S1可以包括：在输入信号的控制下，将输入信号写入上拉节点以对上拉节点进行充电。
例如，步骤S2包括：在上拉节点的电压控制下根据第一时钟信号端提供的时钟信号生成输出信号，并将该输出信号输出至移位寄存器单元的输出端。
根据本公开的一些实施例，所述的移位寄存器单元的驱动方法还可包括：根据总复位端提供的总复位信号停止输出复位控制信号。
根据本公开的一些实施例，复位信号为多输出信号，即复位信号包括多个有效子信号。
需要说明的是，本公开实施例的移位寄存器单元的驱动方法的详细说明，请参照本公开实施例的移位寄存器单元中所公开的具体内容，重复之处这里不再赘述。
例如，在步骤S3中，在一些实施例中，复位控制输入信号可以为本级移位寄存器单元的输出信号，从而该移位寄存器单元可以实现自复位。由此，根据本公开实施例提供的移位寄存器单元的驱动方法，根据输入信号对上拉节点进行充电，并在上拉节点的电压控制下将输出信号输出至输出端，根据输出信号和第一复位端提供的复位信号输出复位控制信号，并根据复位控制信号对上拉节点的电压和输出信号进行复位。由此，无需级联的输出信号，根据本级移位寄存器单元的输出信号即可实现对本级移位寄存器单元的复位，减弱了多个移位寄存器单元之间的相互影响，在单个移位寄存器单元异常时，不会造成多个移位寄存器单元的异常，并且能够迅速定位到异常位置。
图6是根据本公开一些实施例提供的栅极驱动电路的结构示意图。该栅极驱动电路包括本公开任一实施例所述的移位寄存器单元。
如图6所示，该栅极驱动电路可包括多个移位寄存器单元(例如，第一个移位寄存器单元G1、第二个移位寄存器单元G2、第三个移位寄存器单元G3、第四个移位寄存器单元G4等)。多个移位寄存器单元级联连接。
例如，栅极驱动电路还包括第一时钟信号线CLK_1和第二时钟信号线CLK_2，第二时钟信号线CLK_2提供的时钟信号的相位比第一时钟信号线 CLK_1提供的时钟信号的相位晚二分之一个周期。需要说明的是，时序控制器T-CON提供的多个时钟信号彼此之间的相位关系可以根据实际需求而定，本公开对此不作限定。
例如，栅极驱动电路还包括复位信号线RE_1。多个移位寄存器单元中的每个移位寄存器单元的第一复位端与复位信号线RE_1相连。
例如，在一些实施例中，在每个移位寄存器单元的复位信号控制电路与复位控制输入端相连的情况下，即栅极驱动电路包括多个如图1A所示的移位寄存器单元，除了多个移位寄存器单元中的最后一个移位寄存器单元之外，第L个移位寄存器单元的复位控制输入端和第L+1个移位寄存器单元的输出端连接，即将级联的下一级移位寄存器单元的输出信号输出至本级移位寄存器单元的复位控制输入端以作为复位控制输入信号。在该示例中，第L个移位寄存器单元的第一复位端RE1和第L+1个移位寄存器单元的第二时钟信号端CLK2相连，L为大于0的整数。
例如，在一些示例中，第L个移位寄存器单元的第一时钟信号端与第一时钟信号线CLK_1相连，第L个移位寄存器单元的第二时钟信号端与第二时钟信号线CLK_2相连；第L+1个移位寄存器单元的第一时钟信号端与第二时钟信号线CLK_2相连，第L+1个移位寄存器单元的第二时钟信号端与第一时钟信号线CLK_1相连。此时，第L个移位寄存器单元的第一复位端与第一时钟信号线CLK_1相连。
例如，在另一些实施例中，栅极驱动电路包括多个如图1D所示的移位寄存器单元，如图6所示，本级移位寄存器单元的复位信号控制电路与本级移位寄存器单元的输出端相连以接收本级移位寄存器单元输出的输出信号作为复位控制输入信号，以实现自复位。在该示例中，对于每个移位寄存器单元，第一复位端RE1可以与第二时钟信号端CLK2相连，从而第一复位端RE1和第二时钟信号端CLK2可以共用一条信号线，也就是说，栅极驱动电路可以不包括复位信号线RE_1。
例如，在多个移位寄存器单元中，如图6所示，第一个移位寄存器单元G1的输入端与启动信号线STV相连，除了第一个移位寄存器单元G1之外，第N个移位寄存器单元的输入端与第N-1个移位寄存器单元的输出端相连；第2M-1个(即奇数个)移位寄存器单元的第一时钟信号端CLK1与第一时钟信号线CLK_1相连，第2M-1个移位寄存器单元的第二时钟信号端CLK2与第二 时钟信号线CLK_2相连，第一复位端RE1和第二时钟信号端CLK2可以共用一条信号线，此时第2M-1个移位寄存器单元的第一复位端与第二时钟信号线CLK_2相连；第2M个(即偶数个)移位寄存器单元的第一时钟信号端CLK1与第二时钟信号线CLK_2相连，第2M个移位寄存器单元的第二时钟信号端CLK2与第一时钟信号线CLK_1相连，第一复位端RE1和第二时钟信号端CLK2可以共用一条信号线，此时第2M个移位寄存器单元的第一复位端与第一时钟信号线CLK_1相连。
例如，N、M均为正整数，且N大于等于2。
也就是说，多个移位寄存器单元中的第一个移位寄存器单元G1的输入端IT接收启动信号线STV提供的输入信号，且第一个移位寄存器单元G1的输出信号OUT1作为第二个移位寄存器单元G2的输入信号，依次类推。并且，第一时钟信号线CLK_1提供的时钟信号作为第2M-1个移位寄存器单元的第一时钟信号，第二时钟信号线CLK_2提供的时钟信号作为第2M-1个移位寄存器单元的第二时钟信号，第二时钟信号线CLK_2提供的时钟信号还作为第2M-1个移位寄存器单元的复位信号；第二时钟信号线CLK_2提供的时钟信号作为第2M个移位寄存器单元的第一时钟信号，第一时钟信号线CLK_1提供的时钟信号作为第2M个移位寄存器单元的第二时钟信号，第一时钟信号线CLK_1提供的时钟信号还作为第2M个移位寄存器单元的复位信号。
例如，如图6所示，启动信号线STV提供的输入信号作为第一个移位寄存器单元G1的输入信号，从第二个移位寄存器单元G2开始，每个移位寄存器单元的输出信号作为下一个移位寄存器单元的输入信号。总复位端GCL提供每帧结束后的总复位信号，且总复位信号处于高电平时有效，此时，所有移位寄存器单元中的下拉电路对与其对应的输出端OT进行复位，同时，所有移位寄存器单元中复位信号控制电路的第一节点进行放电，以停止对上拉节点进行复位。复位信号直接采用时钟信号，当时钟信号为高电平时，对上拉节点进行复位，并且由于总复位端GCL在每帧结束后才对复位信号控制电路的第一节点进行放电，所以在一帧时间内，通过时钟信号可重复多次给上拉节点放电，即对上拉节点进行多次复位。第1、3、5、…等奇数行移位寄存器单元的第一时钟信号与第2、4、6、…等偶数行移位寄存器单元的复位信号相同，第1、3、5、…等奇数行移位寄存器单元的复位信号与第2、4、6、…等偶数行移位寄存器单元的第一时钟信号相同，并且第1、3、5、…等奇数行移位寄存器单元的 第一时钟信号与第2、4、6、…等偶数行移位寄存器单元的第一时钟信号的相位相反。
图7是图6所示的栅极驱动电路的工作时序图。
如图6和图7所示，在t1时间内，启动信号线STV提供的输入信号为高电平，此时第一个移位寄存器单元G1中的第一晶体管M1开启，以对第一个移位寄存器单元G1中的上拉节点PU进行充电，第一个移位寄存器单元G1中的上拉节点PU的电压变为高电平，第一个移位寄存器单元G1中的第二晶体管M2开启。
随后，当第一时钟信号线CLK_1提供的时钟信号的高电平到来时，第一个移位寄存器单元G1的输出端OT输出第一时钟信号线CLK_1提供的时钟信号的高电平部分，即在t2时间内，第一个移位寄存器单元G1的输出信号OUT1为高电平，在第一个移位寄存器单元G1的第一电容C1的自举作用下，第一个移位寄存器单元G1的上拉节点PU的电压继续上升，从而第一个移位寄存器单元G1的第二晶体管M2更加充分导通。同时，在第一个移位寄存器单元G1的输出信号OUT1的作用下，第一个移位寄存器单元G1中的第三晶体管M3开启，第一预设电源VGH输出的电压传输至第一个移位寄存器单元G1中的第一节点P1，以对第一个移位寄存器单元G1中的第一节点P1充电，第一个移位寄存器单元G1中的第一节点P1的电压变为高电平，第一个移位寄存器单元G1中的第四晶体管M4开启，由于此时第二时钟信号线CLK_2提供的时钟信号为低电平，所以第一个移位寄存器单元G1中的第七晶体管M7无法开启，第一个移位寄存器单元G1中的上拉节点PU的电压维持在高电平。
同时，在t2时间内，在第一个移位寄存器单元G1中的输出信号OUT1的控制下，第二个移位寄存器单元G2中的第一晶体管M1开启，以对第二个移位寄存器单元G2中的上拉节点PU进行充电，第二个移位寄存器单元G2中的上拉节点PU的电压变为高电平，第二个移位寄存器单元G2中的第二晶体管M2开启。
在t3时间内，第一时钟信号线CLK_1提供的时钟信号变为低电平，第一个移位寄存器单元G1的输出端OT变为低电平，此时第一个移位寄存器单元G1完成输出。此时，第二时钟信号线CLK_2提供的时钟信号变为高电平，由于第一个移位寄存器单元G1中的第二电容C2的自举作用，第一节点P1的电压继续上升，第四晶体管M4维持导通状态，且更加充分导通，此时，第一个 移位寄存器单元G1的复位信号控制电路40输出复位控制信号re，且复位控制信号re为高电平信号，第一个移位寄存器单元G1的第七晶体管M7开启，第一个移位寄存器单元G1的上拉节点PU开始放电，恢复到低电平，第一个移位寄存器单元G1的第二晶体管M2关闭，第一个移位寄存器单元G1停止输出。
在t3时间内，当第二时钟信号线CLK_2提供的时钟信号变为高电平，第二个移位寄存器单元G2中的输出端OT输出第二时钟信号线CLK_2提供的时钟信号的高电平部分，即在t3时间内，第二个移位寄存器单元G2中的输出信号OUT2为高电平，同时，在第二个移位寄存器单元G2的第一电容C1的自举作用下，第二个移位寄存器单元G2中的上拉节点PU的电压继续上升，从而第二个移位寄存器单元G2中的第二晶体管M2更加充分导通。同时，在第二个移位寄存器单元G2中的输出信号OUT2的作用下，第二个移位寄存器单元G2中的第三晶体管M3开启，第一预设电源VGH输出的电压传输至第二个移位寄存器单元G2中的第一节点P1，以对第二个移位寄存器单元G2中的第一节点P1充电，第二个移位寄存器单元G2中的第一节点P1的电压变为高电平，第二个移位寄存器单元G2中的第四晶体管M4开启，由于此时第一时钟信号线CLK_1提供的时钟信号为低电平，所以第二个移位寄存器单元G2中的第七晶体管M7无法开启，第二个移位寄存器单元G2中的上拉节点PU的电压维持在高电平。
在t4时间内，第二时钟信号线CLK_2提供的时钟信号变为低电平，第二个移位寄存器单元G2的输出端变为低电平，此时第二个移位寄存器单元G2完成输出。此时，第一时钟信号线CLK_1提供的时钟信号变为高电平，由于第二个移位寄存器单元G2中的第二电容C2的自举作用，第二个移位寄存器单元G2中的第一节点P1的电压继续上升，第二个移位寄存器单元G2中的第四晶体管M4维持导通状态，且更加充分导通，此时第二个移位寄存器单元G2的复位信号控制电路40输出复位控制信号re，且复位控制信号re为高电平，第二个移位寄存器单元G2中的第七晶体管M7开启，第二个移位寄存器单元G2中的上拉节点PU开始放电，恢复到低电平，第二个移位寄存器单元G2中的第二晶体管M2关闭，第二个移位寄存器单元G2停止输出。
在t4时间内，第二时钟信号线CLK_2提供的时钟信号变为低电平，即第一个移位寄存器单元G1的第一复位端RE1提供的复位信号变为低电平，复位 信号被输出至第一个移位寄存器单元G1的第二节点P2，即第一个移位寄存器单元G1的第二节点P2由高电平变为低电平，此时，由于第一个移位寄存器单元G1的第二电容C2的自举作用，第一个移位寄存器单元G1的第一节点P1的电压下降，恢复为t2时间时的电压值，虽然第一个移位寄存器单元G1的第四晶体管M4仍然处于导通状态，但第一个移位寄存器单元G1的复位信号控制电路40停止输出复位控制信号re，此时，第一个移位寄存器单元G1的复位信号控制电路40输出低电平信号，第一个移位寄存器单元G1的第七晶体管M7关闭，停止对第一个移位寄存器单元G1的上拉节点PU放电。
同时，在t4时间之后，由于只有在帧尾时总复位端GCL才提供总复位信号，且在该总复位信号的控制下，第一个移位寄存器单元G1中的第一节点P1才进行放电，所以在一帧时间内，第一个移位寄存器单元G1中的第一节点P1的电压都将为高电平，第一个移位寄存器单元G1中的复位控制信号re会同步输出第二时钟信号线CLK_2提供的时钟信号，当第二时钟信号线CLK_2提供的时钟信号为高电平时，则第一个移位寄存器单元G1中的第七晶体管M7开启，以对第一个移位寄存器单元G1中的上拉节点PU进行多次放电。
例如，在t5时间内，第二时钟信号线CLK_2提供的时钟信号变为高电平，即第一个移位寄存器单元G1的第一复位端RE1提供的复位信号再次变为高电平，第一个移位寄存器单元G1的复位信号控制电路40再次输出复位控制信号re，且复位控制信号re变为高电平信号，第一个移位寄存器单元G1的第七晶体管M7开启，再次对第一个移位寄存器单元G1的上拉节点PU放电，从而在一帧时间内可以实现对第一个移位寄存器单元G1的上拉节点PU进行重复放电，例如，在t3时间内，对第一个移位寄存器单元G1的上拉节点PU进行第一次放电，在在t5时间内，对第一个移位寄存器单元G1的上拉节点PU进行第二次放电。
在t5时间内，第一时钟信号线CLK_1提供的时钟信号变为低电平，第二个移位寄存器单元G2的上拉节点PU放电完成。
在t5时间之后，由于只有在帧尾时总复位端GCL才提供高电平的总复位信号，且在该总复位信号的控制下，第二个移位寄存器单元G2中的第一节点P1才进行放电，所以在一帧时间内，第二个移位寄存器单元G2中的第一节点P1的电压都将为高电平，第二个移位寄存器单元G2中的复位控制信号re会同步输出第一时钟信号线CLK_1提供的时钟信号，当第一时钟信号线CLK_1提 供的时钟信号为高电平时，则第二个移位寄存器单元G2中的第七晶体管M7开启，以对第二个移位寄存器单元G2中的上拉节点PU进行多次放电。
在t6时间内，即在一帧时间结束时，即帧尾，当总复位端GCL提供的总复位信号变为高电平时，每个移位寄存器单元(例如，第一个移位寄存器单元G1和第二个移位寄存器单元G2)的第九晶体管M9均开启，以对所有移位寄存器单元的输出端OT进行复位操作，同时每个移位寄存器单元的第六晶体管M6均开启，以对所有移位寄存器单元的第一节点P1进行放电，使得所有移位寄存器单元的第一节点P1变为低电平，所有移位寄存器单元的第四晶体管M4关闭，同时所有移位寄存器单元的第五晶体管M5均开启，所有移位寄存器单元的复位信号控制电路输出低电平信号(即第二预设电源VSS2输出的电压)，从而停止对上拉节点PU的复位。在下一帧时间开始时，再次依次对各移位寄存器单元的上拉节点PU进行充电。
由此，根据本公开实施例的栅极驱动电路，通过上述的多个移位寄存器单元，无需级联的输出信号即可实现对各个移位寄存器单元的复位，减弱了各个移位寄存器单元之间的相互影响，在单个移位寄存器单元异常时，不会造成多个移位寄存器单元的异常，并且能够迅速定位到异常位置。
图8是根据本公开一些实施例提供的显示装置的方框示意图。如图8所示，本公开实施例的显示装置1000可包括上述的栅极驱动电路100。
例如，显示装置1000可以为OLED显示面板、OLED电视、OLED显示器等，也可以为其他适用的具有显示功能的产品或部件，本公开的实施例对此不作限制。显示装置1000的技术效果可以参考上述实施例中关于移位寄存器单元和栅极驱动电路的相应描述，这里不再赘述。
例如，在一些示例中，显示装置1000还包括显示面板。显示面板包括多个像素单元，且用于显示图像，栅极驱动电路100集成在显示面板上。
该显示装置1000还可以包括其他部件，例如定时控制器、数据驱动器、信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。
应当理解，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (27)

  1. 一种移位寄存器单元，包括：
    输入电路，与上拉节点相连，用于根据输入信号对所述上拉节点进行充电；
    输出电路，分别与所述上拉节点和输出端相连，用于在所述上拉节点的电压控制下将输出信号输出至所述输出端；
    复位电路，与所述上拉节点相连，用于对所述上拉节点进行复位；
    复位信号控制电路，分别与第一复位端和所述复位电路相连，用于根据复位控制输入信号和所述第一复位端提供的复位信号生成并输出复位控制信号，其中，所述复位控制信号用于控制所述复位电路进行复位工作。
  2. 如权利要求1所述的移位寄存器单元，其中，所述复位信号控制电路还与所述输出端相连以接收所述输出信号作为所述复位控制输入信号。
  3. 如权利要求1或2所述的移位寄存器单元，其中，所述复位信号控制电路还与总复位端连接，还用于根据所述总复位端提供的总复位信号停止输出所述复位控制信号。
  4. 如权利要求3所述的移位寄存器单元，其中，所述复位信号控制电路包括：复位控制输入子电路、复位控制输出子电路和复位控制复位子电路，
    所述复位控制输入子电路与第一节点相连，用于根据所述复位控制输入信号对所述第一节点进行充电；
    所述复位控制输出子电路分别与所述第一复位端、所述第一节点和第二节点相连，用于在所述第一节点的电压的控制下，根据所述复位信号生成并输出所述复位控制信号至所述第二节点；
    所述复位控制复位子电路与所述第一节点和所述总复位端相连，用于在所述总复位端提供的所述总复位信号的控制下对所述第一节点进行复位。
  5. 如权利要求4所述的移位寄存器单元，其中，所述复位信号控制电路还包括：复位控制降噪子电路，
    所述复位控制降噪子电路与所述第二节点和所述总复位端相连，且用于在所述总复位端提供的所述总复位信号的控制下对所述第二节点进行去噪。
  6. 如权利要求5所述的移位寄存器单元，其中，所述复位控制输入子电路包括第三晶体管，所述第三晶体管的第一端连接到第一预设电源，所述第三晶体管的第二端连接到所述第一节点，所述第三晶体管的控制端被配置为接收 所述复位控制输入信号；
    所述复位控制输出子电路包括第四晶体管和第二电容，所述第四晶体管的第一端连接到所述第一复位端，所述第四晶体管的第二端连接到第二节点，所述第四晶体管的控制端连接到所述第一节点，所述第二电容的第一端与所述第一节点相连，所述第二电容的第二端与所述第二节点相连；
    所述复位控制降噪子电路包括第五晶体管，所述第五晶体管的第一端与所述第二节点相连，所述第五晶体管的第二端连接到第二预设电源，所述第五晶体管的控制端连接到所述总复位端；
    所述复位控制复位子电路包括第六晶体管，所述第六晶体管的控制端连接到所述总复位端，所述第六晶体管的第一端与所述第一节点相连，所述第六晶体管的第二端连接到所述第二预设电源。
  7. 如权利要求1所述的移位寄存器单元，还包括复位控制输入端，
    其中，所述复位信号控制电路还与所述复位控制输入端相连以接收所述复位控制输入信号。
  8. 如权利要求1-7任一项所述的移位寄存器单元，其中，所述复位电路还与所述输出端相连，且用于在所述复位控制信号的控制下对所述输出端进行复位。
  9. 如权利要求3-6任一项所述的移位寄存器单元，还包括：
    下拉电路，分别与所述输出端和所述总复位端相连，用于根据所述总复位端提供的所述总复位信号对所述输出端进行复位；
    噪声控制电路，分别与第二时钟信号端和下拉节点相连，用于根据所述第二时钟信号端提供的第二时钟信号对所述下拉节点的电压进行上拉；
    第一去噪电路，分别与所述下拉节点和所述上拉节点相连，用于在所述下拉节点的电压控制下对所述上拉节点的电压进行去噪；
    第二去噪电路，分别与所述下拉节点和所述输出端相连，用于在所述下拉节点的电压控制下对所述输出端进行去噪。
  10. 如权利要求9所述的移位寄存器单元，其中，所述复位信号为所述第二时钟信号。
  11. 如权利要求1-9任一项所述的移位寄存器单元，其中，所述复位信号包括多个有效子信号。
  12. 如权利要求1-11任一项所述的移位寄存器单元，其中，所述输入电路 包括第一晶体管，
    所述第一晶体管的第一端和控制端相连后连接到输入端，所述第一晶体管的第二端与所述上拉节点相连，所述输入端配置为提供所述输入信号。
  13. 如权利要求1-12任一项所述的移位寄存器单元，其中，所述输出电路还与第一时钟信号端相连，用于在所述上拉节点的电压控制下根据所述第一时钟信号端提供的第一时钟信号生成所述输出信号。
  14. 如权利要求13所述的移位寄存器单元，其中，所述输出电路包括：
    第二晶体管，所述第二晶体管的第一端连接到所述第一时钟信号端，所述第二晶体管的控制端与所述上拉节点相连，所述第二晶体管的第二端连接到所述输出端；
    第一电容，所述第一电容的第一端与所述第二晶体管的控制端相连，所述第一电容的第二端与所述第二晶体管的第二端相连。
  15. 如权利要求1-14所述的移位寄存器单元，其中，所述复位电路包括第七晶体管，
    所述第七晶体管的控制端与所述复位信号控制电路相连以接收所述复位控制信号，所述第七晶体管的第一端与所述上拉节点相连，所述第七晶体管的第二端连接到第三预设电源。
  16. 如权利要求8所述的移位寄存器单元，其中，所述复位电路还包括第八晶体管，
    所述第八晶体管的第一端与所述输出端相连，所述第八晶体管的控制端与所述复位信号控制电路相连以接收所述复位控制信号，所述第八晶体管的第二端连接到第三预设电源。
  17. 如权利要求9或10所述的移位寄存器单元，其中，所述下拉电路包括第九晶体管，
    所述第九晶体管的第一端与所述输出端相连，所述第九晶体管的控制端连接到所述总复位端，所述第九晶体管的第二端连接到第三预设电源。
  18. 如权利要求9、10或17任一项所述的移位寄存器单元，其中，所述噪声控制电路包括：
    第十晶体管，所述第十晶体管的第一端与控制端相连后连接到所述第二时钟端信号端，所述第十晶体管的第二端连接到第三节点；
    第十一晶体管，所述第十一晶体管的第一端连接到所述第二时钟端信号 端，所述第十一晶体管的控制端连接到所述第三节点，所述第十一晶体管的第二端连接到所述下拉节点；
    第十二晶体管，所述第十二晶体管的第一端与所述第三节点相连，所述第十二晶体管的控制端与所述上拉节点相连，所述第十二晶体管的第二端连接到第三预设电源；
    第十三晶体管，所述第十三晶体管的第一端与所述下拉节点相连，所述第十三晶体管的控制端与所述上拉节点相连，所述第十三晶体管的第二端连接到所述第三预设电源。
  19. 如权利要求9、10或17-18任一项所述的移位寄存器单元，其中，所述第一去噪电路包括第十四晶体管，
    所述第十四晶体管的第一端与所述上拉节点相连，所述第十四晶体管的控制端与所述下拉节点相连，所述第十四晶体管的第二端连接到第三预设电源。
  20. 如权利要求9、10或17-19所述的移位寄存器单元，其中，所述第二去噪电路包括第十五晶体管，
    所述第十五晶体管的第一端与所述输出端相连，所述第十五晶体管的控制端与所述下拉节点相连，所述第十五晶体管的第二端连接到第三预设电源。
  21. 一种用于驱动如权利要求1-20中任一项所述的移位寄存器单元的驱动方法，包括：
    根据所述输入信号对所述上拉节点进行充电；
    在所述上拉节点的电压控制下将所述输出信号输出至所述输出端；
    根据所述复位控制输入信号和所述复位信号生成并输出所述复位控制信号；
    根据所述复位控制信号对所述上拉节点进行复位。
  22. 如权利要求21所述的移位寄存器单元的驱动方法，还包括：
    根据总复位端提供的总复位信号停止输出所述复位控制信号。
  23. 如权利要求21或22所述的移位寄存器单元的驱动方法，其中，所述复位信号包括多个有效子信号。
  24. 一种栅极驱动电路，包括多个如权利要求1-20中任一项所述的移位寄存器单元。
  25. 根据权利要求24所述的栅极驱动电路，其中，
    在多个所述移位寄存器单元中，第一个移位寄存器单元的输入端与启动信 号线相连，除了所述第一个移位寄存器单元之外，第N个移位寄存器单元的输入端与第N-1个移位寄存器单元的输出端相连；
    第2M-1个移位寄存器单元的第一时钟信号端与第一时钟信号线相连，所述第2M-1个移位寄存器单元的第二时钟信号端与第二时钟信号线相连，所述第2M-1个移位寄存器单元的第一复位端与所述第二时钟信号线相连；
    第2M个移位寄存器单元的第一时钟信号端与所述第二时钟信号线相连，所述第2M个移位寄存器单元的第二时钟信号端与所述第一时钟信号线相连，所述第2M个移位寄存器单元的第一复位端与所述第一时钟信号线相连，
    其中，N、M均为正整数，且N大于等于2。
  26. 根据权利要求24或25所述的栅极驱动电路，其中，在所述移位寄存器单元的复位信号控制电路与复位控制输入端相连的情况下，
    除了所述多个移位寄存器单元中的最后一个移位寄存器单元之外，第L个移位寄存器单元的复位控制输入端和第L+1个移位寄存器单元的输出端连接，第L个移位寄存器单元的第一复位端和第L+1个移位寄存器单元的第二时钟信号端相连，
    L为大于0的整数。
  27. 一种显示装置，包括如权利要求24-26任一项所述的栅极驱动电路。
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