CN108713226A - 视频显示装置、视频数据传输方法及程序 - Google Patents

视频显示装置、视频数据传输方法及程序 Download PDF

Info

Publication number
CN108713226A
CN108713226A CN201680081024.1A CN201680081024A CN108713226A CN 108713226 A CN108713226 A CN 108713226A CN 201680081024 A CN201680081024 A CN 201680081024A CN 108713226 A CN108713226 A CN 108713226A
Authority
CN
China
Prior art keywords
buffer
repeater
video data
data
video
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680081024.1A
Other languages
English (en)
Other versions
CN108713226B (zh
Inventor
大塚尚司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN108713226A publication Critical patent/CN108713226A/zh
Application granted granted Critical
Publication of CN108713226B publication Critical patent/CN108713226B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1446—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display display composed of modules, e.g. video walls
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G09G5/397—Arrangements specially adapted for transferring the contents of two or more bit-mapped memories to the screen simultaneously, e.g. for mixing or overlay
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/10—Adaptations for transmission by electrical cable
    • H04N7/102—Circuits therefor, e.g. noise reducers, equalisers, amplifiers
    • H04N7/104—Switchers or splitters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Transforming Electric Information Into Light Information (AREA)

Abstract

显示器(10)由8个模块构成。中继器群(20)由对每一模块设置的中继器构成。各中继器具有缓冲器、对缓冲器写入视频数据的写入部、及在写入部的写入结束时以比其写入速度要慢的速度从缓冲器读取视频数据并输出到对应的模块的读取部。视频数据提供器(30)将视频数据按照1线的量的线数据依次分配给8个中继器，使得从1个中继器中的缓冲器读取线数据是在向其他7个中继器中的缓冲器写入线数据的写入期间进行的。

Description

视频显示装置、视频数据传输方法及程序
技术领域
本发明涉及视频显示装置、视频数据传输方法及程序。
背景技术
已知有显示器由多个模块构成的视频显示装置。例如，为了易于制作，设置于体育场、建筑物的墙面的大型视频显示装置的显示器通过连结多个模块来构成。
专利文献1公开了在这种视频显示装置中将1帧的量的视频数据按照1个模块的量的视频数据传输到对应的模块的结构。各模块显示与传输到自身的视频数据对应的视频。
专利文献2公开了在存储有图像数据的存储器与图像数据的输出目标之间存在分别具有1线(line)的量的存储容量的2个缓冲器的结构。将图像数据按照每1线交替地写入2个缓冲器，从不进行写入的一方的缓冲器读取图像数据。
现有技术文献
专利文献
专利文献1：日本专利特开2004-56614号公报
专利文献2：日本专利特开平5-110785号公报
发明内容
发明所要解决的技术问题
在视频显示装置中，期望在确保帧率的同时，以尽可能慢的传输速度将视频数据传送到各模块。这是由以下理由导致的：视频数据的传输速度越高，越需要应对高速传输的传输电缆，应对高速传输的传输电缆越粗越大，功耗也越增大。
本申请发明人在研究过程中考虑如下结构：在视频数据到各模块的传输路径上设置缓冲器，以比视频数据向缓冲器的写入速度要慢的速度从缓冲器读取视频数据，从而使视频数据的传输速度下降。
然而，在将该结构应用于专利文献1的视频显示装置的情况下，需要准备与模块的数量对应的、可存储1个模块的量的视频数据的大容量的缓冲器。因此，会导致结构的大型化。
在专利文献2的技术中，由于利用小容量的缓冲器，因此，可抑制结构的大型化。然而，若对2个缓冲器交替进行写入，从不进行写入的一方的缓冲器以比写入速度要慢的速度进行读取，则会中断向双方的缓冲器的写入，产生必须等待从1个缓冲器的读取完成的期间。其结果是，帧率下降，显示器的显示会闪烁。
本发明的目的在于通过抑制大型化的结构，提供一种可在确保帧率的同时使视频数据向各模块的传输速度下降的视频显示装置、视频数据传输方法及程序。
解决技术问题的技术方案
为了达成上述目的，本发明所涉及的视频显示装置包括：
显示器，该显示器由3个以上的模块构成，各所述模块显示与从外部输入的视频数据对应的视频；
中继器群，该中继器群由对每一所述模块设置的中继器构成，各所述中继器具有存储所述视频数据的缓冲器、对该缓冲器写入从外部提供的所述视频数据的写入部、及在该写入部的写入结束时以比其写入速度要慢的速度从该缓冲器读取该视频数据、并将所读取出的该视频数据输出到对应的所述模块的读取部；以及
视频数据提供器，该视频数据提供器将所述视频数据按照小于1帧的1个所述模块的量的分割数据依次分配给3个以上的所述中继器，使得从1个所述中继器中的所述缓冲器读取所述分割数据是在向其他多个所述中继器中的所述缓冲器写入所述分割数据的写入期间进行的。
发明效果
读取部以比写入部的写入速度要慢的速度从缓冲器读取视频数据，因此，可使视频数据向各模块的传输速度下降。
此外，从1个中继器中的缓冲器读取分割数据是在向其他多个中继器中的缓冲器写入分割数据的写入期间进行的，因此，可避免中断向各缓冲器的写入，产生必须等待从某一缓冲器的读取完成的期间。其结果是，可确保与从视频数据提供器到中继器群的分割数据的传输速度相匹配的帧率。
而且，各缓冲器具有足以存储小于1个模块的量的分割数据的存储容量即可，因此，可抑制结构的大型化。
附图说明
图1是表示实施方式1所涉及的视频显示装置的结构的示意图。
图2是构成实施方式1所涉及的显示器的模块的示意图。
图3是表示实施方式1所涉及的中继器的结构的框图。
图4是实施方式1所涉及的帧数据传输处理的流程图。
图5是表示实施方式1所涉及的线数据的分配顺序的示意图。
图6是实施方式1所涉及的写入部和读取部的动作的时序图。
图7是表示实施方式2所涉及的中继器的结构的框图。
图8是实施方式2所涉及的写入部和读取部的动作的时序图。
图9是实施方式3所涉及的写入部和读取部的动作的时序图。
图10是表示实施方式4所涉及的1/2线数据的分配顺序的示意图。
图11是表示实施方式5所涉及的1/8线数据的分配顺序的示意图。
图12是表示实施方式6所涉及的中继器的结构的框图。
具体实施方式
下面，参照附图来说明本发明的实施方式所涉及的视频显示装置。图中，对同一或对应部分标注同一标号。
[实施方式1]
如图1所示，本实施方式所涉及的视频显示装置100包括：显示与输入至自身的视频数据对应的视频的显示器10；配置在视频数据到显示器10的传输路径上且降低视频数据的传输速度的中继器群20；及向中继器群20提供视频数据的视频数据提供器30。
显示器10具有在从正面观察时以横向为长边方向的长方形的显示区域10a。显示区域10a由排列成纵向1080像素×横向1920像素的矩阵状的像素构成。显示区域10a的面积为10m2以上。
将显示区域10a的排列在横向1行上的像素所构成的部分区域称为线(line)。构成显示区域10a的1080根线中，在正面观察时从纵向最上部朝最下部，标注标号为L[1]、…L[1080]。
显示器10具有沿纵向分割成8个部分的结构。具体而言，显示器10具有分别将从正面观察时横向较长的第1～第8模块M-1～M-8在作为与上述长边方向正交的短边方向的纵向上连结的结构。第1～第8模块M-1～M-8各自显示与从外部输入的视频数据对应的视频。
第1～第8模块M-1～M-8各自负责显示区域10a中的135(＝1080÷8)线的部分、即纵向135像素×横向1920像素的部分区域中的视频显示。
以下说明中，i设为表示1～8的任意整数的变量。
如图2所示，具体而言，第i模块M-i负责线L[135＊(i-1)+1]～线L[135＊(i-1)+135]中的视频显示。这里，“＊”是表示乘法运算的记号。
此外，第1模块M-i具有将多个显示单元11排列在横向上的结构。各显示单元11具有将发光元件12沿纵横排列成矩阵状的结构。各发光元件12具有将红色LED(LightEmitting Diode：发光二极管)、蓝色LED及绿色LED安装于公共封装的结构。
1个发光元件12构成1个像素的像素。1个显示单元11具体由纵向64个×横向64个发光元件12构成。第i模块M-i由排列在横向上的30(＝1920÷64)个显示单元11构成。
返回至图1，接着说明中继器群20。中继器群20由第1～第8中继器RX-1～RX-8构成。第i中继器RX-i与第i模块M-i对应地设置。
即，第i中继器RX-i配置在视频数据到第i模块M-i的传输路径上。第i中继器RX-i降低向第i模块M-i传输视频数据的传输速度。另外，第i中继器RX-i包含将视频数据传输到第i模块M-i的传输电缆21。
如图3所示，第i中继器RX-i具有通过传输电缆33获取视频数据的获取部R-i、存储视频数据的缓冲器BM-i、向缓冲器BM-i写入由获取部R-i获取的视频数据的写入部MW-i、在利用写入部MW-i的写入结束时从缓冲器BM-i读取视频数据并将所读取的视频数据输出的读取部MR-i、及将由读取部MR-i输出的视频数据通过传输电缆21传输到第i模块M-i的传输部S-i。
读取部MR-i为了降低向第i模块M-i传输视频数据的传输速度，以比写入部MW-i的视频数据的写入速度要慢的速度从缓冲器BM-i读取视频数据。另外，缓冲器BM-i具有FIFO(First In First Out：先进先出)结构。读取部MR-i将先写入到缓冲器BM-i中的视频数据先读取出。
缓冲器BM-i具有能存储作为小于1帧(frame)的第i模块M-i的量的分割数据的1线的量的视频数据(以下称为线数据。)的容量。即，获取部R-i通过传输电缆33获取线数据，写入部MW-i进行线数据的写入，读取部MR-i进行线数据的读取。
返回至图1，接着说明视频数据提供器30。视频数据提供器30包括预先存储多个帧的量的视频数据的存储器31、从存储器31读取视频数据并将所读取的视频数据按照线数据依次分配给第1～第8中继器RX-1～RX-8的分配部32、及传输由分配部32分配给第i中继器RX-i的线数据的传输电缆33。
分配部32根据从存储器31读取视频数据的速度，决定显示于显示器10的视频的帧率(framerate)。另外，从存储器31读取视频数据的速度等于从分配部32向中继器群20传输视频数据的速度。本说明书中，速度是指每单位时间的信息量[bit]。
分配部32通过串行通信(Serial communication)从存储器31获取视频数据。即，分配部32从存储器31按每一比特逐次读取出视频数据。另一方面，中继器群20向显示器10的多个模块并行提供串行形式的视频数据。因此，即使中继器群20中降低视频数据的传输速度，也能确保与分配部32所进行的视频数据的读取及传输的速度相匹配的帧率。
以下，参照图4～图6，具体说明从视频数据提供器30向显示器10传输视频数据时的各部的动作。
参照图4，首先，阐述将1帧的量的视频数据从视频数据提供器30传输给显示器10的帧数据传输处理的整体流程。
作为前提，分别将1代入到整数型变量k、m及n(步骤S11)。
首先，分配部32开始向第k中继器RX-k传输表示线L[m]所显示的视频的线数据(以下称为L[m]用线数据。)(步骤S12)。
在第k中继器RX-k中，获取部R-k从分配部32获取L[m]用线数据，且将所获取的L[m]用线数据输出到写入部MW-k。写入部MW-k从获取部R-k获取L[m]用线数据，且将所获取的L[m]用线数据写入到缓冲器BM-k(步骤S13)。
接着，若写入部MW-k的写入完成，则读取部MR-k开始以写入部MW-k的写入速度的1/7的速度从缓冲器BM-k读取L[m]用线数据。即，读取部MR-k开始以从分配部32向获取部R-k的视频数据的传输速度的1/7的速度向第k模块M-k输出L[m]用线数据(步骤S14)。
另外，读取部MR-k的读取速度比写入部MW-k的写入速度要慢，因此，读取部MR-k的读取比写入部MW-k的写入需要更长的时间。分配部32不等待读取部MR-k的读取完成，就进入步骤S15之后的处理。
接着，分配部32使k的值增加1，并使m的值增加135(步骤S15)。
接着，分配部32判定是否k＝9(步骤S16)，若k≠9(步骤S16：否)，则返回至步骤S12
另一方面，分配部32在k＝9时(步骤S16：是)，判定是否m＝1215(步骤S17)，若m≠1215(步骤S17：否)，则将k重置为1，使n增加1之后，将n代入m(步骤S18)，返回至步骤S12。
另一方面，分配部32在步骤S17中m＝1215时(步骤S17：是)，由于表示L[1080]用线数据向第8模块M-8的输出已经开始，因此，结束本处理。
以上，图4中示出传输1帧的量的视频数据的处理的流程。在每次从视频数据提供器30向显示器10传输1帧的量的视频数据时，重复进行图4所示的处理。
参照图5，接着具体说明表示1帧的视频的1080根的线数据向显示器10的输入顺序。图5中，(1)、…(16)、…的编号表示线数据向显示器10的输入顺序。
首先，如编号(1)所示，对第1模块M-1输入L[1]用线数据。这通过k＝1及m＝1时的第1轮的图4的步骤S14的处理来实现。
接着，如编号(2)所示，对第2模块M-2输入L[136]用线数据。这通过k＝2及m＝136时的第2轮的图4的步骤S14的处理来实现。
接着，如编号(3)所示，对第3模块M-3输入L[271]用线数据。这通过k＝3及m＝271时的第3轮的图4的步骤S14的处理来实现。
如此，按照编号(1)、(2)、(3)…(16)、…的顺序输入线数据。这通过如下方式来实现：分配部32分配线数据，使得依次周期性地向第1～第8中继器RX-1～RX-8、且对于第i中继器RX-i按照线的编号来依次提供线数据。
此处，按照线的编号来依次提供线数据是指在提供了与某一线L[j]对应的线数据之后，提供与其下方的线L[j+1]对应的线数据。
另外，图5是表示线数据向显示器10的输入顺序的示意图，并非示出显示器10中的显示的切换顺序的图。显示器10在向第1～第8模块M-1～M-8输入1帧的量的视频数据完成的阶段，可一齐切换显示。
参照图6，接着说明对缓冲器BM-1～BM-8的写入和读取的定时。
图6中，W表示写入部MW-i向缓冲器BM-i写入线数据的写入期间。分配部32向第1～第8中继器RX-1～RX-8依次分配线数据，因此，依次周期性地进行向缓冲器BM-1～BM-8的写入。
具体而言，在最初的1个周期，按顺序进行向缓冲器BM-1的L[1]用线数据写入、向缓冲器BM-2的L[136]用线数据写入、…向缓冲器BM-8的L[946]用线数据写入。
这样，若向缓冲器BM-i的写入完成，则向缓冲器BM-mod(i+1，8)的写入完成。此处，mod(n，8)是在n≤8时表示n，在n＞8时表示将n除以8后的余数的函数。
图6中，R表示读取部MR-i从缓冲器BM-i读取线数据的读取期间。在第i中继器RX-i中，若写入部MW-i的写入完成，则开始读取部MR-i的读取。另外，读取部MR-i的读取期间比写入部MW-i的写入期间要长是由于如上所述使线数据向第i模块M-i的传输速度下降到1/7。
从缓冲器BM-i读取线数据与向其他各缓冲器BM-j写入线数据并行地进行(其中，j设为j≠i的1～8中的任意自然数)。
具体而言，在从缓冲器BM-1读取L[1]用线数据的读取期间内，向缓冲器BM-2写入L[136]用线数据，向缓冲器BM-3写入L[271]用线数据，向缓冲器BM-4写入L[406]用线数据，向缓冲器BM-5写入L[541]用线数据，向缓冲器BM-6写入L[676]用线数据，并向缓冲器BM-7写入L[811]用线数据，向缓冲器BM-8写入L[946]用线数据。
此外，在从缓冲器BM-2读取L[136]用线数据的读取期间内，向缓冲器BM-3写入L[271]用线数据，向缓冲器BM-4写入L[406]用线数据，向缓冲器BM-5写入L[541]用线数据，向缓冲器BM-6写入L[676]用线数据，向缓冲器BM-7写入L[811]用线数据，向缓冲器BM-8写入L[946]用线数据，并向缓冲器BM-1写入L[2]用线数据。
这样，分配部32向第1～第8中继器RX-1～RX-8分配线数据，使得在从某一缓冲器BM-i读取线数据的读取期间内，完成向剩余的所有缓冲器BM-mod(i+1，8)～BM-mod(i+7，8)写入行数据。
根据以上说明的实施方式，可获得以下效果。
(1)读取部MR-i通过以比写入部MW-i的写入速度要慢的速度从缓冲器BM-i读取视频数据，从而可使连接到第i模块M-i的传输电缆21中的视频数据传输速度比将分配部32和中继器群20连接的传输电缆33中的视频数据的传输速度要下降。
具体而言，如图6所示，读取部MR-i的视频数据的读取期间的时间长度等于写入部MW-i的写入期间的时间长度的7倍。因此，第i中继器RX-i可将向第i模块M-i传输视频数据的传输速度降低至1/7。
(2)从某一缓冲器BM-i读取线数据是在向剩余的所有缓冲器BM-mod(i+1，8)～BM-mod(i+7，8)写入线数据的写入期间进行的，因此，可避免中断向缓冲器BM-1～BM-8的写入，产生必须等待从某一缓冲器BM-i的读取完成的期间。
即，尽管中继器群20中使视频数据的传输速度下降到1/7，但在任意缓冲器BM-i中都不会发生溢出，可不中断地依次连续地进行分配部32所进行的向中继器群20的线数据的分配。因此，可确保与从分配部32向中继器群20的视频数据的传输速度相匹配的帧率。另外，帧率为60[fps]。
(3)缓冲器BM-i具有足以存储1线的量的线数据的存储容量即可，因此，可抑制结构的大型化。具体而言，若是1线的量的存储容量的缓冲器BM-i，则可装载于FPGA(FieldProgrammable GateArray：现场可编程门阵列)或ASIC(Application SpecificIntegrated Circuit：专用集成电路)，第i中继器Rx-i的传输电缆21以外的功能可由单一的集成电路芯片来实现。
另外，在本实施方式中，设构成中继器群20的中继器的数量及构成显示器10的模块的数量为8个，但并不特别限定于8个。实施方式1中，设构成中继器群20的中继器的数量为L(其中，设L为3以上的自然数。)时，各中继器可使视频数据的传输速度下降到1/(L-1)。
[实施方式2]
在上述实施方式1的结构中，也可利用多个独立的局部缓冲器来构成缓冲器BM-i。在此情况下，分配给第i中继器RX-i的某一线数据的写入是针对构成缓冲器BM-i的1个局部缓冲器而进行的，接下来分配给第i中继器RX-i的线数据的写入可针对构成缓冲器BM-i的其他局部缓冲器而进行。
由此，也可利用向构成缓冲器BM-i的其他局部缓冲器的写入期间，来使从构成缓冲器BM-i的1个局部缓冲器读取视频数据的读取速度下降。因此，能进一步实现传输速度的下降。即，各中继器可使视频数据的传输速度下降到低于1/(L-1)。下面，说明其具体例。
如图7所示，本实施方式中，第i中继器RX-i包括独立的局部缓冲器BMa-i和局部缓冲器BMb-i。其他结构与实施方式1相同。
写入部MW-i在每次通过传输电缆33向获取部R-i提供线数据时，都切换写入目的地。即，写入部MW-i将某一线数据写入到局部缓冲器BMa-i和局部缓冲器BMb-i中的一方之后，将接下来提供的线数据写入到另一方。
读取部MR-i从缓冲器BMa-i和缓冲器BMb-i中由写入部MW-i进行了写入的一方进行读取。
如图8所示，根据本实施方式，在第i中继器RX-i中，可使向局部缓冲器BMa-i和局部缓冲器BMb-i中一方的写入期间与从另一方的读取期间重复。
因此，作为读取部MR-i的视频数据的读取期间，可确保写入部MW-i的写入期间的8倍的期间。即，第i中继器RX-i可将向第i模块M-i传输视频数据的传输速度降低至1/8。
另外，一般而言，如本实施方式那样，在第i中继器RX-i具有2个局部缓冲器BMa-i及BMb-i的情况下，在设构成中继器群20的中继器的数量为L时，各中继器可使视频数据的传输速度下降到1/L。
[实施方式3]
在上述实施方式2中，分配部32对每1线数据在中继器群20内切换分配目的地，但在第i中继器RX-i包括多个局部缓冲器的情况下，分配部32可按多个线数据来切换分配目的地。下面，说明其具体例。
如图9所示，在本实施方式中，分配部32向第1中继器RX-1依次传输写入到局部缓冲器BMa-1的L[1]用线数据、写入到局部缓冲器BMb-1的L[2]用线数据之后，向第2中继器RX-2依次传输写入到局部缓冲器BMa-2的L[136]用线数据、写入到局部缓冲器BMb-2的L[137]用线数据。
这样，分配部32向第i中继器RX-i依次传输写入到局部缓冲器BMa-i的L[x]用线数据、写入到局部缓冲器BMb-i的L[x+1]用线数据之后，向第mod(i+1，8)中继器RX-mod(i+1，8)依次传输写入到局部缓冲器BMa-mod(i+1，8)的L[y]用线数据、写入到局部缓冲器BMb-mod(i+1，8)的L[y+1]用线数据，如此按两个线数据来切换分配目的地。
根据本实施方式，分配部32按两个线数据来切换分配目的地即可，因此，与对按一个线数据切换分配目的地的情况相比，可获得能降低分配部32的分配动作的速度的效果。
[实施方式4]
在上述实施方式1中，分配部32将1线的量的线数据作为分割数据分配给中继器群20。分配部32分配的分割数据也可以是小于1线的量的视频数据。下面，说明其具体例。
如图10所示，本实施方式中，分配部32分配1/2线的量的1/2线数据，以作为分割数据。具体而言，分配部32分配1/2线数据，以实现编号(1)、(2)、(3)…(33)、…的顺序的1/2线数据向显示器10的输入。即，向第1～第8中继器RX-1～RX-8依次周期性地提供1/2线数据。对于第i中继器RX-i，1/2线数据在横向上以从1线的左半部分到右半部分的顺序、在纵向上按照线的编号依次提供。
根据本实施方式，缓冲器BM-i具有足以存储1/2线的量的视频数据的存储容量即可，因此，与实施方式1的情况相比，可力图实现第i中继器RX-i的结构的小型化。
[实施方式5]
上述各实施方式中，显示器10具有从正面观察时沿纵向分割的结构。显示器10也可具有从正面观察时沿横向分割的结构。下面，阐述其具体例。
如图11所示，本实施方式中，显示器10具有将从正面观察时纵向较长的第1～第8模块M-1～M-8在横向上连结的结构。
分配部32分配1/8线数据，以编号(1)、(2)、(3)…的顺序将作为分割数据的1/8线的量的1/8线数据输入到显示器10。向第1～第8中继器RX-1～RX-8依次周期性地提供1/8线数据。对于第i中继器RX-i，1/8线数据在纵向上按照线的编号依次提供。
根据本实施方式，缓冲器BM-i具有足以存储1/8线的量的视频数据的存储容量即可，因此，可力图实现第i中继器RX-i的进一步小型化。
但是，从力图实现第i模块M-i的结构的简化的观点来看，优选为横向较长的显示器10如图1所示那样具有沿纵向分割的结构。这是由于，图11所示的结构的情况下，第i模块M-i需要具有将图2所示的显示单元11沿纵向和横向均连结的结构，与此相对地，图1所示的结构的情况下，第i模块M-i具有将图2所示的显示单元11仅沿横向连结的结构即可。
图2所示的显示单元11从正面观察时形成为正方形。在将其一边设为分割单位的情况下，显示器10在横向上较长，因此，在沿纵向分割显示器10的情况下，如图1所示，分割成8个部分即可，与此相对地，若沿横向分割显示器10，则需要分割成很多、具体为30(＝1920÷64)个部分。于是，需要30条传输电缆21。基于这种理由，也优选为显示器10具有沿纵向分割的结构。
[实施方式6]
在上述各实施方式中，采用视频数据由读取部MR-i读取后立刻传输到第i模块M-i的结构。也可使第2缓冲器SM-i介于读取部MR-i与传输部S-i之间，可调整从第i中继器RX-i向第i模块M-i传输视频数据的定时。下面，说明其具体例。
如图12所示，本实施方式中，第i中继器RX-i在读取部MR-i与传输部S-i之间，还包括暂时存储由读取部MR-i输出的视频数据的第2缓冲器SM-i、及以与读取部MR-i的读取速度相等的速度从第2缓冲器SM-i读取视频数据并输出到传输部S-i的第2读取部SMR-i。
根据本实施方式，可灵活地调整从第i中继器RX-i向第i模块M-i传输视频数据的定时，可使从第1～第8中继器RX-1～RX-8向显示器10传输视频数据的定时一致。
以上对本发明的实施方式进行了说明。本发明并不限定于此，也可进行以下所述的变形。
(i)图1中为了容易理解，示意性地示出分配部32切换传输电缆33的情况。分割数据的分配在不依赖于传输电缆33的切换的情况下也可实现。即，分配部32也可无需包括与第1～第8中继器的获取部R-1～R-8分别连接的8条传输电缆33，而包括将分配部32与第1～第8中继器的获取部R-1～R-8串联连接的串联传输电缆。分配部32将对各分割数据附加了识别作为目的地的中继器的地址信息后的数据发送到串联传输电缆，各中继器仅获取附加有自己的地址信息的分割数据即可。
(ii)上述各实施方式中，显示器10的显示区域10a由纵向1080像素×横向1920像素的像素构成，但显示区域10a的像素数并不特别限定。显示区域10a的像素数例如也可为纵向1024像素×横向1280像素，也可为纵向480×横向640像素。
(iii)在上述各实施方式所涉及的视频显示装置100中，(a)将视频数据按照小于1帧的1个模块的量的分割数据依次写入到8个缓冲器BM-1～BM-8的分配部32及写入部MW-i的功能、(b)利用向其他所有缓冲器BM-mod(i+1，8)～BM-mod(i+7，8)的写入期间从写入有分割数据的缓冲器BM-i以比该分割数据的写入速度要慢的速度读取分割数据的读取部MR-i的功能可由能利用计算机来执行的程序来实现。
通过将上述程序安装到计算机，可使计算机起到作为分配部32、写入部MW-i及读取部MR-i的功能。程序的发布方法可以是任意的，可以通过通信网络来发布，也可存放在CD-ROM(Compact Disk Read-Only Memory：光盘只读存储器)、DVD(Digital VersatileDisk：数字多功能光盘)、MO(Magneto Optical Disk：磁光盘)、存储卡等计算机可读取的记录介质中来进行发布。
本发明在不脱离其广义实质与范围的情况下，可实现各种实施方式以及变形。上述各实施方式用来对本发明进行说明，而不对本发明的范围进行限定。本发明的范围由权利要求的范围来表示，而不由实施方式来表示。在权利要求的范围内及与其同等发明意义的范围内实施的各种变形也视为在本发明的范围内。
本申请基于2016年2月9日提出申请的日本专利申请特愿2016-022955号。本说明书中参照并引入日本专利申请特愿2016-022955号的说明书、专利权利要求书、及全部附图。
工业上的实用性
本发明所涉及的视频显示装置可设置于例如体育场、棒球场、足球场等运动设施、赛马场、赛艇场等游乐场设施、大楼的墙面等来进行利用。
标号说明
10…显示器、10a…显示区域、11…显示单元、12…发光元件、20…中继器群、21…传输电缆、30…视频数据提供器、31…存储器、32…分配部、33…传输电缆、100…视频显示装置、M-1～M-8…第1～第8模块、RX-1～RX-8…第1～第8中继器、R-1～R-8…获取部、MW-1～MW-8…写入部、BM-1～BM-8…缓冲器、BMa-1～BMa-8，BMb-1～BMb-8…局部缓冲器、MR-1～MR-9…读取部、SM-1～SM-8…第2缓冲器、SMR-1～SMR-2…第2读取部、S-1～S-8…传输部。

Claims (8)

1.一种视频显示装置，其特征在于，包括：
显示器，该显示器由3个以上的模块构成，各所述模块显示与从外部输入的视频数据对应的视频；
中继器群，该中继器群由对每一个所述模块设置的中继器构成，各所述中继器具有存储所述视频数据的缓冲器、对该缓冲器写入从外部提供的所述视频数据的写入部、及在该写入部的写入结束时以比其写入速度要慢的速度从该缓冲器读取该视频数据、并将所读取出的该视频数据输出到对应的所述模块的读取部；以及
视频数据提供器，该视频数据提供器将所述视频数据按照小于1帧的1个所述模块的量的分割数据依次分配给3个以上的所述中继器，使得从1个所述中继器中的所述缓冲器读取所述分割数据是在向其他多个所述中继器中的所述缓冲器写入所述分割数据的写入期间进行的。
2.如权利要求1所述的视频显示装置，其特征在于，
各所述中继器的所述缓冲器由多个局部缓冲器构成，
各所述中继器内，所述写入部在每次从所述视频数据提供器提供所述分割数据时，切换进行写入的所述局部缓冲器，且从1个所述局部缓冲器的读取期间与向其他的所述局部缓冲器的写入期间重叠。
3.如权利要求1或2所述的视频显示装置，其特征在于，
各所述中继器具有将由所述读取部输出的所述分割数据传输到对应的所述模块的传输电缆，
所述显示器具有从正面观察时以1个方向为长边方向的形状的显示区域，且具有在与该长边方向正交的短边方向上将所述模块连结的结构。
4.如权利要求1至3中任一项所述的视频显示装置，其特征在于，
所述分割数据是1帧的1线的量以下的所述视频数据。
5.如权利要求1至4中任一项所述的视频显示装置，其特征在于，
在设为构成所述中继器群的所述中继器的数量为L时，各所述中继器使所述视频数据的传输速度下降到1/(L-1)以下。
6.如权利要求1至5中任一项所述的视频显示装置，其特征在于，
各所述中继器还具有暂时存储由所述读取部输出的所述分割数据的第2缓冲器。
7.一种视频数据传输方法，其特征在于，该视频数据传输方法包含：
写入步骤，该写入步骤中，显示分别与从外部输入的视频数据对应的视频，按照小于1帧的1个所述模块的量的分割数据依次向与彼此构成共用的显示器的3个以上的模块各自对应地设置的缓冲器写入所述视频数据；以及
传输步骤，该传输步骤中，利用向其他多个所述缓冲器写入所述分割数据的写入期间，从写入有所述分割数据的所述缓冲器以比该分割数据的写入速度要慢的速度读取该分割数据，并将所读取出的该分割数据传输到对应的所述模块。
8.一种程序，其特征在于，该程序使包括由3个以上的模块构成且各所述模块显示与从外部输入的视频数据对应的视频的显示器、及对每一个所述模块设置的缓冲器的视频显示装置实现如下功能：
写入功能，该写入功能中，将所述视频数据按照小于1帧的1个所述模块的量的分割数据依次写入到3个以上的所述缓冲器；以及
读取步骤，该读取步骤中，利用向其他多个所述缓冲器写入所述分割数据的写入期间，从写入有所述分割数据的所述缓冲器以比该分割数据的写入速度要慢的速度读取该分割数据。
CN201680081024.1A 2016-02-09 2016-08-24 视频显示装置及视频数据传输方法 Active CN108713226B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016022955 2016-02-09
JP2016-022955 2016-02-09
PCT/JP2016/074704 WO2017138171A1 (ja) 2016-02-09 2016-08-24 映像表示装置、映像データ伝送方法、及びプログラム

Publications (2)

Publication Number Publication Date
CN108713226A true CN108713226A (zh) 2018-10-26
CN108713226B CN108713226B (zh) 2020-11-13

Family

ID=59563032

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680081024.1A Active CN108713226B (zh) 2016-02-09 2016-08-24 视频显示装置及视频数据传输方法

Country Status (4)

Country Link
US (1) US10620899B2 (zh)
JP (1) JP6513235B2 (zh)
CN (1) CN108713226B (zh)
WO (1) WO2017138171A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019066324A (ja) * 2017-09-29 2019-04-25 株式会社ジャパンディスプレイ 検出装置及び電子機器
KR102315618B1 (ko) * 2018-06-14 2021-10-21 삼성전자주식회사 전자 장치 및 그 제어 방법
CN115767176A (zh) * 2021-09-06 2023-03-07 纬创资通股份有限公司 用于显示墙系统的影像处理装置及播放控制方法
CN114205486B (zh) * 2022-01-27 2024-05-17 卡莱特云科技股份有限公司 一种基于Scaler的视频文件实时缩放方法及视频处理器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH045685A (ja) * 1990-04-23 1992-01-09 Konratsukusu Matsumoto:Kk 高解像度ｌｅｄパネル表示装置
JPH05232898A (ja) * 1992-02-21 1993-09-10 Nec Corp 画像信号処理回路
CN101000755A (zh) * 2006-12-21 2007-07-18 康佳集团股份有限公司 多屏显示拼接控制器
CN102665135A (zh) * 2012-04-18 2012-09-12 山东大学 一种嵌入式屏幕传输系统及其操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62288980A (ja) 1986-06-09 1987-12-15 Fujitsu Ltd 画像表示用メモり書き込み制御方式
JP3006936B2 (ja) 1991-10-11 2000-02-07 富士写真フイルム株式会社 バッファ方式
JP2907630B2 (ja) 1992-04-23 1999-06-21 松下電送システム株式会社 フレームメモリ制御装置
JPH08190367A (ja) * 1995-01-12 1996-07-23 Hitachi Ltd 画面制御装置
JP2001109442A (ja) 1999-10-01 2001-04-20 Sanyo Electric Co Ltd 映像信号処理回路
JP2001195053A (ja) * 2000-01-06 2001-07-19 Internatl Business Mach Corp <Ibm> モニタシステム、液晶表示装置、ディスプレイ装置およびディスプレイ装置の画像表示方法
TW582015B (en) * 2000-06-30 2004-04-01 Nichia Corp Display unit communication system, communication method, display unit, communication circuit and terminal adapter
JP3819336B2 (ja) 2002-07-23 2006-09-06 三菱電機株式会社 大型映像装置
TWI298470B (en) * 2005-12-16 2008-07-01 Chi Mei Optoelectronics Corp Flat panel display and the image-driving method thereof
JP2009093125A (ja) * 2007-10-03 2009-04-30 Institute Of National Colleges Of Technology Japan 多色発光素子を用いた照明ならびに情報表示システムおよび表示方法
US8432408B2 (en) * 2010-04-07 2013-04-30 Synaptics Incorporated Data rate buffering in display port links
JP5232898B2 (ja) * 2011-06-10 2013-07-10 株式会社メガチップス トランスコーダ
JP5791392B2 (ja) * 2011-06-30 2015-10-07 輝雄 岡田 電飾装置及び電飾方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH045685A (ja) * 1990-04-23 1992-01-09 Konratsukusu Matsumoto:Kk 高解像度ｌｅｄパネル表示装置
JPH05232898A (ja) * 1992-02-21 1993-09-10 Nec Corp 画像信号処理回路
CN101000755A (zh) * 2006-12-21 2007-07-18 康佳集团股份有限公司 多屏显示拼接控制器
CN102665135A (zh) * 2012-04-18 2012-09-12 山东大学 一种嵌入式屏幕传输系统及其操作方法

Also Published As

Publication number Publication date
US10620899B2 (en) 2020-04-14
WO2017138171A1 (ja) 2017-08-17
JPWO2017138171A1 (ja) 2018-06-28
CN108713226B (zh) 2020-11-13
US20190056903A1 (en) 2019-02-21
JP6513235B2 (ja) 2019-05-15

Similar Documents

Publication Publication Date Title
CN108713226A (zh) 视频显示装置、视频数据传输方法及程序
CN104903951B (zh) 显示面板以及电子装置
CN102474460B (zh) 通过每级具有缓存的三级Clos网络分组交换机来转发数据的方法和设备
US10511799B2 (en) Semiconductor device and image processing method
CN106952609B (zh) 显示系统以及显示屏控制器
KR100600615B1 (ko) 영상 표시 장치
US11769468B2 (en) Spread-spectrum video transport integration with timing controller
KR101176891B1 (ko) 고해상도 ｌｅｄ 전광판
JPH11266272A (ja) 共用バッファ制御装置
CN104424889B (zh) 显示面板、驱动显示面板的方法和电子设备
CN101454799A (zh) 用于对图像数据实施基于块和行的处理的集成电路装置
KR19990078441A (ko) 영상 표시 장치
CN106710515B (zh) 可编程逻辑器件、发送卡和led显示屏控制系统
EP0895166A2 (en) Method and apparatus for interfacing with ram
CN103561359B (zh) 一种光通道数据单元的复接方法和装置
CN202206487U (zh) 一种用于240Hz显示器的MEMC装置
CN209964073U (zh) 网口分线器和led显示系统
US11127337B2 (en) Data driving device for driving pixels arranged on display panel
CN105930286B (zh) 一种使用在otn分组交换接口芯片内部的分时存储电路结构
CN110933332B (zh) 显示控制系统
JP2010118058A (ja) トリプル・バッファリングを使用するデータを処理する方法
US8527677B1 (en) Serial communications links with bonded first-in-first-out buffer circuitry
JPH11344956A (ja) 映像表示装置
CN117133201B (zh) 一种排布结构、虚拟像素复用方式及其控制方法
US7653053B2 (en) Programmable bit rates in a constant bandwidth TDM switch

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1260199

Country of ref document: HK

GR01 Patent grant
GR01 Patent grant