CN108695268A - 晶圆级封装、半导体器件单元及其制造方法 - Google Patents

晶圆级封装、半导体器件单元及其制造方法 Download PDF

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Abstract

晶圆级封装、半导体器件单元及其制造方法。可以提供晶圆级封装和/或半导体器件单元。所述晶圆级封装可以包括设置在互连结构层上并且彼此横向分隔开的半导体芯片。所述晶圆级封装可以包括附接至所述半导体芯片的加固夹具。所述晶圆级封装可以包括模制层，所述模制层覆盖所述半导体芯片并且嵌入所述加固夹具。还提供了相关的方法。

Description

晶圆级封装、半导体器件单元及其制造方法
技术领域
本公开的实施方式总体上可以涉及封装技术，并且更具体地，涉及晶圆级封装、半导体器件单元及其制造方法。
背景技术
在半导体封装技术中，随着更小的电子系统或产品的发展，对扇出晶圆级封装(FOWLP)的需求日益增加。根据FOWLP，输入/输出(I/O)端子可以设置在FOWLP中的每一个中包括的芯片的外部区域上。因此，能够减小芯片的尺寸，并且能够在FOWLP中使用标准化的球布局。因此，可以在移动产品中广泛地采用FOWLP。可以在不使用任何印刷电路板(PCB)的情况下在移动产品中采用FOWLP。因此，可以使用FOWLP来实现薄且紧凑的移动产品。然而，为了制造可靠的FOWLP，必须解决翘曲现象和芯片移位现象。
发明内容
根据实施方式，可以提供一种晶圆级封装。所述晶圆级封装可以包括并排地设置在互连结构层上的半导体芯片。所述晶圆级封装可以包括附接至所述半导体芯片的加固夹具(reinforcement zig)。所述晶圆级封装可以包括模制层，所述模制层覆盖所述半导体芯片并且嵌入所述加固夹具。
根据实施方式，可以提供一种晶圆级封装。所述晶圆级封装可以包括设置在互连结构层上的半导体芯片。所述晶圆级封装可以包括加固夹具，所述加固夹具按照包括至少一个条部的方式附接至所述半导体芯片的表面。所述晶圆级封装可以包括模制层，所述模制层覆盖所述半导体芯片并且嵌入所述加固夹具。
根据实施方式，可以提供一种制造晶圆级封装的方法。该方法可以包括将半导体芯片的第一表面附接至载体。该方法可以包括将加固夹具附接至所述半导体芯片的第二表面。该方法可以包括形成覆盖所述半导体芯片的模制层。
根据实施方式，可以提供一种半导体器件单元。该半导体器件单元可以包括设置在互连结构层上的半导体芯片。所述半导体器件单元可以包括保护层，所述保护层附接至所述半导体芯片，并且可以包括覆盖所述半导体芯片的模制层和嵌入所述模制层中的网状部(mesh portion)。
附图说明
图1是例示实施方式中的将半导体芯片附接至载体的步骤的截面图。
图2是例示实施方式中的将加固夹具附接至半导体芯片的步骤的截面图。
图3是例示图2的加固夹具的平面图。
图4是例示图2的加固夹具的立体图。
图5是例示实施方式中的在载体上形成模制层的步骤的截面图。
图6是例示根据实施方式的扇出晶圆级封装(FOWLP)的截面图。
图7是例示根据实施方式的扇出晶圆级封装(FOWLP)的立体图。
图8是例示根据实施方式的采用包括封装的存储卡的电子系统的框图。
图9是例示根据实施方式的包括封装的电子系统的框图。
具体实施方式
本文中使用的术语可以对应于考虑到它们在实施方式中的功能而选择的词语，并且所述术语的含义可以被解释为根据实施方式所属的领域中的普通技术人员是不同的。如果被详细地定义，则所述术语可以根据定义来解释。除非另有定义，否则本文中使用的术语(包括技术术语和科学术语)具有与实施方式所属的领域中的普通技术人员通常理解的相同的含义。应该理解，虽然在本文中可以使用术语“第一”、“第二”、“顶”、“底”、“上”、“下”等来描述各种元件，但是这些元件不应该受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开，而不是用于仅限定元件本身或者意指特定的顺序。
根据以下实施方式的半导体封装可以包括诸如半导体管芯或半导体芯片这样的半导体器件，并且可以通过使用管芯锯切工艺将包括电子电路的诸如半导体晶圆这样的半导体基板分割成多个件(具有半导体管芯形状或半导体芯片形状)来获得单独的半导体管芯或单独的半导体芯片。半导体芯片可以对应于诸如动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、NAND型闪存芯片、NOR型闪存芯片、磁性随机存取存储器(MRAM)芯片、电阻式随机存取存储器(ReRAM)芯片、铁电随机存取存储器(FeRAM)芯片或相变随机存取存储器(PcRAM)芯片这样的存储器芯片。另选地，半导体芯片可以对应于逻辑芯片或专用集成电路(ASIC)芯片。在诸如移动电话、与生物技术或健康护理关联的电子系统或者可穿戴电子系统这样的通信系统中，可以采用根据以下实施方式的半导体封装。
在整篇说明书中，相同的参考标号是指相同的元件。因此，即使没有参照附图提及或描述参考标号，也可以参照另一附图提及或描述参考标号。另外，即使在附图中没有例示参考标号，也可以参照另一附图提及或描述参考标号。
图1是例示将半导体芯片100附接至载体200的步骤的截面图。
参照图1，可以使用第一粘合层250将半导体芯片100附接至载体200。半导体芯片100可以按照彼此横向分隔开的方式设置在载体200上。在实施方式中，例如，半导体芯片100可以按照彼此分隔开的方式并排地设置在载体200上。载体200可以是硅晶圆形状的基板或面板形状的基板。载体200可以比半导体芯片100厚。在晶圆级封装处理期间，载体200可以充当用于支承半导体芯片100的支承件或用于操作半导体芯片100的操作构件。
第一粘合层250可以是具有粘合特性和可去除特性二者的紫外线可固化压敏粘合剂(UV可固化PSA)层。UV可固化PSA层可以是采用丙烯酸树脂成分作为粘合剂成分的丙烯酸PSA层。第一粘合层250可以用作用于将半导体芯片100暂时地接合至载体200的临时粘合剂。因此，如果在后续处理中将UV射线照射到第一粘合层250上，则能够减小第一粘合层250的粘合强度，以使半导体芯片100与载体200分离。
半导体芯片100中的每一个可以具有面对载体200或第一粘合层250的第一表面103、位于载体200对面的第二表面105以及将第一表面103连接至第二表面105的侧壁107。每个半导体芯片100的第一表面103可以对应于与其中形成有集成电路元件的有源区相邻的前侧表面，并且第二表面105可以对应于半导体芯片100的后侧表面。半导体芯片100可以包括存储器件，例如，DRAM器件或NAND型闪存器件。另选地，半导体芯片100可以包括中央处理单元(CPU)、图形处理单元(GPU)、微处理器、微控制器、应用处理器、数字信号处理核或ASIC器件。
芯片连接器130可以设置在半导体芯片100中的每一个的第一表面103上。芯片连接器130可以是用于将半导体芯片100与外部装置(未例示)连接的构件。芯片连接器130可以是芯片焊盘。半导体芯片100可以附接至第一粘合层250，使得芯片连接器130与第一粘合层250接触。
第二粘合层300可以形成在半导体芯片100的第二表面105上。第二粘合层300可以被形成为覆盖半导体芯片100的第二表面105。第二粘合层300可以具有与第一粘合层250的粘合剂成分不同的粘合剂成分。例如，第二粘合层300可以包含提供由于聚合反应而导致的永久接合的粘合剂成分。第二粘合层300可以包含环氧化物成分。
图2是例示将加固夹具400附接至半导体芯片100的步骤的截面图。图3是例示图2的加固夹具400的平面图，图4是例示图2的加固夹具400的立体图。图2是沿着图3的线A-A’截取的截面图。
参照图2，可以使用第二粘合层300将加固夹具400附接至半导体芯片100。加固夹具400可以通过第二粘合层300与半导体芯片100的第二表面105接合，以将半导体芯片100附加地固定至载体200。参照图3，加固夹具400可以包括边缘部401和网状部402，边缘部401覆盖具有晶圆形状的载体200的边缘，网状部402与边缘部401连接并具有网格形状。如图4中例示的，加固夹具400可以具有帽形形态(feature)。加固夹具400的网状部402可以按照与具有帽形形态的加固夹具400的盖部分对应的方式与边缘部401的上部连接。网状部402可以包括彼此交叉以提供交叉肋部403的多个条部404。网状部402可以提供由条部404和交叉肋部403限定的贯通窗口(through window)430。加固夹具400可以提供由边缘部401和网状部402限定并包围的内部空间(图4中的420)。因此，内部空间420可以通过贯通窗口430在空间上与加固夹具400的外部区域连接。参照图3，通过贯通窗口430来使半导体芯片100的一些部分和第二粘合层300的形成在半导体芯片100上的一些部分暴露。
再次参照图2，加固夹具400可以按照使得半导体芯片100被插入到由边缘部401和网状部402限定的内部空间(图4中的420)中的方式附接至载体200。加固夹具400的边缘部401可以按照与载体200的边缘对准的方式附接至载体200。加固夹具400可以按照使得边缘部401的外侧壁409与载体200的外侧壁209在垂直方向上对准的方式附接至载体200。如果载体200是晶圆状载体，则加固夹具400的边缘部401可以具有与如图3和图4中例示的晶圆的边缘部基本相同的形态。
第一粘合层250可以将边缘部401的底表面401B接合至载体200，使得加固夹具400被固定至载体200。可以将附加的粘合层(未例示)引入边缘部401的底表面401B和载体200之间的界面或者边缘部401的底表面401B和第一粘合层250之间的界面中，使得加固夹具400被更牢固地固定至载体200。
仍然参照图2，由于半导体芯片100的第二表面105通过第二粘合层300接合至加固夹具400，因此半导体芯片100可以通过第二粘合层300被辅助地固定至加固夹具400。由于半导体芯片100首先通过第一粘合层250附接并固定至载体200的特定位置，因此加固夹具400和第二粘合层300可以接着有助于将半导体芯片100固定至载体200。也就是说，加固夹具400可以充当用于将半导体芯片100固定至载体200的附加支承件。
由于第一粘合层250是用于将半导体芯片100的第一表面103附接至载体200的临时粘合层，因此第一粘合层250可以具有相对弱的粘合强度。因此，如果仅使用第一粘合层250将半导体芯片100固定至载体200，则当外力施加于半导体芯片100时，半导体芯片100可能容易移位。
相反，如果半导体芯片100通过第二粘合层300附接至加固夹具400，则第二粘合层300可以在半导体芯片100的第二表面105和交叉肋部403的底表面403B之间提供附加的粘合强度。因此，半导体芯片100可以固定至载体200以及加固夹具400。在这种情况下，由于第二粘合层300由于聚合反应而提供了永久粘合强度，因此半导体芯片100可以通过半导体芯片100的第二表面105和交叉肋部403的底表面403B之间的永久粘合强度而更牢固地固定至载体200。因为加固夹具400增强了半导体芯片100和载体200之间的粘合强度，所以即使外力施加于半导体芯片100，半导体芯片100也可以不移动地固定至载体200。因此，加固夹具400可以将半导体芯片100牢固地固定至载体200的预定位置，以防止半导体芯片100在随后的模制工序期间因模制压力而发生移位。
加固夹具400可以由各种材料中的一种形成。加固夹具400可以由几乎不变形的刚性材料形成。例如，加固夹具400可以由不锈钢材料、金属合金材料或玻璃材料形成。虽然加固夹具400包括提供图3和图4中例示的贯通窗口430的网状部402，但是网状部402的形状不限于此，而是可以被修改成具有任何其它形状。
图5是例示在载体200上形成模制层500的步骤的截面图。
参照图5，模制层500可以按照覆盖半导体芯片100的方式形成在载体200上。模制层500可以被形成为包含封装材料，例如，环氧模塑料(EMC)材料。封装材料可以包括环氧树脂材料和分散在环氧树脂材料中的填料。
可以用模具系统600使用模制工艺来形成模制层500。例如，可以将载体200放入下模具610中，并且可以将上模具650设置在下模具610上，以形成模制层500。下模具610可以在其中具有凹槽611，并且载体200可以被插入凹槽611中。上模具650可以具有提供模制层500的形状的模具腔651，并且可以将诸如EMC材料这样的模制材料注入模具腔651中。也就是说，可以将上模具650与下模具610进行组合，并且可以通过压缩压力将熔化的EMC材料注入模具腔651中。结果，可以通过压缩模制工艺将熔化的EMC材料模制成型，以形成模制层500。
模制层500可以被形成为填充加固夹具400的内部空间(图4中的420)。可以将上模具650与下模具610进行组合，并且可以通过压缩压力将熔化的EMC材料注入上模具650的模具腔651中，以填充加固夹具400的内部空间(图4中的420)。可以经由由加固夹具400的网状部(图3和图4中的402)限定的贯通窗口(图3中的430)来将熔化的EMC材料注入加固夹具400的内部空间(图4中的420)中。
在执行压缩模制工艺的同时，与载体200和半导体芯片100附接的加固夹具400可以与模具腔651的顶表面651T和侧壁651S接触。加固夹具400的边缘部401的外侧壁409可以面对并接触模具腔651的侧壁651S，并且加固夹具400的网状部402可以接触模具腔651的顶表面651T。由于模制层500被形成为填充加固夹具400的贯通窗口430，因此加固夹具400的网状部402可以被嵌入模制层500中。
嵌入模制层500中的加固夹具400的网状部402和模制层500可以构成保护半导体芯片100的保护层501。因此，加固夹具400的一部分(例如，网状部402)可以保留作为保护层501的一部分。因此，能够减小模塑层500与封装的整个部分的体积百分比。
网状部402或加固夹具400的整个部分可以包含热膨胀系数低于模制层500的热膨胀系数的材料。例如，如果加固夹具400包含不锈钢材料、金属合金材料或玻璃材料，则加固夹具400的热膨胀系数可以低于包含EMC材料的模制层500的热膨胀系数。在这种情况下，由于如上所述热膨胀系数相对高的模制层500的体积百分比减小，因此能够抑制保护层501发生热膨胀或热收缩。另外，网状部402或加固夹具400的整个部分可以由刚性比模制层500大的不锈钢材料、金属合金材料或玻璃材料形成。因此，能够提高保护层501的主体强度。
总之，能够减少包围半导体芯片100的保护层501的热膨胀或热收缩，以有效地抑制保护层501和载体200的翘曲。如果保护层501和载体200发生翘曲，则会难以执行后续的封装工艺。然而，根据本发明的实施方式，能够有效地抑制保护层501和载体200发生翘曲，从而防止产生工艺缺陷。
此外，在形成模制层500的同时，可以通过压缩压力将诸如EMC材料这样的模制材料注入加固夹具400的内部空间(图4中的420)中。在这种情况下，可以向半导体芯片100施加外力。如果仅使用第一粘合层250将半导体芯片100固定至载体200，则因注入模制材料而产生的外力可以比第一粘合层250的粘合强度强。结果，半导体芯片100可以发生移位或移动，以导致工艺失败。也就是说，在模制工艺期间，半导体芯片100可以由于模制压力而移动。在这种情况下，半导体芯片100之间的距离会改变，从而导致形成迹线图案(tracepattern)的后续光刻工艺有误差。
例如，如果半导体芯片100的与载体200附接的位置改变，则在后续光刻工艺期间会出现对准误差。也就是说，如果在模制工艺期间半导体芯片100的与载体200附接的位置改变，则在后续光刻工艺期间会难以精确地感测半导体芯片100的位置。因此，在用于形成迹线图案的后续光刻工艺中，会出现对准误差，从而导致封装故障。
然而，根据本发明的实施方式，半导体芯片100可以通过第一粘合层250固定至载体200，并且可以通过第二粘合层300固定至加固夹具400。因此，由第一粘合层250和第二粘合层300产生的总粘合强度可以比在模制工艺期间施加至半导体芯片100的外力强。因此，即使执行了模制工艺，半导体芯片100也可以没有任何移动地固定至载体200。另外，由于半导体芯片100通过第二粘合层300固定至加固夹具400的网状部402，因此即使在执行了模制工艺之后，半导体芯片100之间的初始距离也能够得以保持。因此，在用于形成迹线图案的后续光刻工艺期间，不会出现对准误差。因此，能够准确地形成迹线图案，以提供可靠的封装。
图6是例示晶圆级封装(例如，包括与半导体芯片100电连接的迹线图案730的扇出晶圆级封装(FOWLP))的截面图。
参照图6，在形成模制层500之后，可以去除模具系统(图5中的600)。随后，可以将载体200与包括模制层500的重新配置晶圆500R分离。重新配置晶圆500R可以是模制工艺的产物。重新配置晶圆500R可以包括半导体芯片100、模制层500和加固夹具400。然后，可以将UV射线照射到第一粘合层250上，使得第一粘合层250丧失其粘合强度。在将UV射线照射到第一粘合层250上之后，可以将载体200与半导体芯片100分离，以获得重新配置晶圆500R。
半导体芯片100的第一表面103可以与模制层500的邻近第一表面103的第三表面505基本共面。半导体芯片100的第一表面103和模制层500的第三表面505可以构成重新配置晶圆500R的基本平坦的第四表面506。模制层500的顶表面和加固夹具400的顶表面可以构成重新配置晶圆500R的与第四表面506相对的第五表面503。也就是说，模制层500和加固夹具400可以在重新配置晶圆500R的第五表面503处被暴露。可以按照将半导体芯片100电连接至外部装置的方式在重新配置晶圆500R的第四表面506上形成互连结构层700。在实施方式中，例如，半导体芯片100可以设置在互连结构层700上，并且可以彼此横向分隔开。在实施方式中，例如，半导体芯片100可以并排地设置在互连结构层700上，并且可以彼此横向分隔开。
可以在重新配置晶圆500R的第四表面506上形成第一介电层710。第一介电层710可以被形成为使芯片连接件130暴露。迹线图案730可以形成在第一电介质层710的与模制层500相对的表面上。迹线图案730可以被形成为分别与芯片连接件130直接接触。迹线图案730中的一些可以按照与模制层500的第三表面505交叠的方式延伸。迹线图案730可以由包括铜材料或铜合金材料的导电材料形成。可以按照覆盖迹线图案730的方式在第一介电层710的表面上形成第二介电层750。第二介电层750可以被形成为使迹线图案730的部分暴露。外部连接端子780可以附接至迹线图案730的暴露部分。外部连接端子780可以是焊料球或焊料凸块。
由于迹线图案730中的一些可以延伸成与模制层500的第三表面505交叠，因此外部连接端子780中的一些可以形成在模制层500的区域150上。由于外部连接端子780中的一些被形成为与模制层500的第三表面505交叠，因此能够实现具有扇出封装结构的晶圆级封装800。在一些实施方式中，例如，晶圆级封装800可以具有扇出封装结构，并因此可以是扇出晶圆级封装(FOWLP)。在一些实施方式中，例如，晶圆级封装800可以具有分立的扇出晶圆级封装结构，并因此可以是分立的FOWLP。
晶圆级封装800可以包括互连结构层700、半导体芯片100、加固夹具400和模制层500。如图3所示，加固夹具400的网状部402可以包括条部404和与条部404的交叉点对应的交叉肋部403。虽然图3例示了条部404彼此交叉以提供交叉肋部403的示例，但是本公开不限于此。例如，在一些实施方式中，在没有交叉肋部403的情况下，条部404可以平行设置，以提供加固夹具400。第二粘合层300可以按照将半导体芯片100接合至加固夹具400的网状部402的方式形成在所有半导体芯片100上。因此，所有半导体芯片100可以接合并固定至加固夹具400的网状部402。
在重新配置晶圆500R上形成互连结构层700之后，可以对互连结构层700和重新配置晶圆500R应用切单工艺(singulation process)，以提供晶圆级封装800的彼此分离的多个单元800P。可以通过沿着切割线801切割互连结构层700、加固夹具400和重新配置晶圆500R来执行切单工艺。
图7是例示通过参照图6描述的切单工艺而获得的晶圆级封装800的单元800P中的任一个的立体图。在实施方式中，例如，晶圆级封装800可以是分立的FOWLP。
参照图7，晶圆级封装800的单元800P可以与重新配置晶圆500R分离，并且可以包括设置在互连结构层700上的半导体芯片100，加固夹具400可以按照呈十字形状的方式附接至半导体芯片100的表面，并且模制层500可以覆盖半导体芯片100并且嵌入加固夹具400。在晶圆级封装800的单元800P中，加固夹具400的部分(例如，网状部402的侧壁402S)可以在模制层500的侧壁504处被暴露。网状部402可以嵌入模制层500中，并且模制层500的顶表面(对应于重新配置晶圆500R的第五表面503)可以与网状部402的顶表面共面。保留在单元800P中的网状部402能够增加包括网状部402和模制层500的保护层501的主体强度。
图8是例示包括包含根据实施方式的封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储装置这样的存储器7810和存储器控制器7820。存储器7810和存储器控制器7820可存储数据或读取所存储的数据。存储器7810和/或存储器控制器7820可以包括根据实施方式的晶圆级封装和/或单元中的至少一个。
存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储装置。存储器控制器7820可以控制存储器7810，使得响应于来自主机7830的读和写(读/写)请求而读出所存储的数据或存储数据。
图9是例示包括根据实施方式的晶圆级封装和/或单元中的至少一个的电子系统8710的框图。电子系统8710可以包括控制器8711、输入和输出(输入/输出)装置8712和存储器8713。控制器8711、输入/输出单元8712和存储器8713可以通过总线8715彼此联接，总线8715提供了供数据移动的路径。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711和/或存储器8713可以包括根据本公开的实施方式的晶圆级封装和/或单元中的一个或更多个。输入/输出单元8712可以包括从键区、键盘、显示装置、触摸屏等当中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储将由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM这样的易失性存储装置和/或诸如闪速存储器这样的非易失性存储装置。例如，可以将闪速存储器安装至诸如移动终端或台式计算机这样的信息处理系统。闪速存储器可以构成固态盘(SSD)。在这种情况下，电子系统8710可以将大量数据稳定地存储在闪速存储器系统中。
电子系统8710还可以包括接口8714，接口8714被配置为向通信网络发送数据和从通信网络接收数据。接口8714可以是有线或无线类型。例如，接口8714可以包括天线或者有线或无线收发器。
电子系统8710可以被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可以用在诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美洲数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带互联网)这样的通信系统中。
已经出于例示目的公开了本公开的实施方式。本领域技术人员将领会，能够在不脱离本公开和所附的权利要求的范围和精神的情况下进行各种修改、添加和替换。
相关申请的交叉引用
本申请要求于2017年4月4日提交的韩国专利申请No.10-2017-0043572的优先权，该韩国专利申请以引用方式完整地并入本文中。

Claims (28)

1.一种晶圆级封装，该晶圆级封装包括：
半导体芯片，所述半导体芯片被并排地设置在互连结构层上；
加固夹具，该加固夹具附接至所述半导体芯片；以及
模制层，该模制层覆盖所述半导体芯片并且嵌入所述加固夹具。
2.根据权利要求1所述的晶圆级封装，其中，所述加固夹具包括：
条部，所述条部附接至所述半导体芯片；以及
边缘部，该边缘部与所述条部连接。
3.根据权利要求2所述的晶圆级封装，
其中，所述条部彼此交叉，以提供具有网格形状的网状部；并且
其中，所述半导体芯片被设置在由所述网状部和所述边缘部包围并限定的内部空间中。
4.根据权利要求2所述的晶圆级封装，其中，所述加固夹具的所述边缘部按照覆盖所述模制层的侧壁的方式延伸。
5.根据权利要求1所述的晶圆级封装，其中，所述加固夹具包含不锈钢材料、合金材料或玻璃材料。
6.根据权利要求1所述的晶圆级封装，其中，所述加固夹具的热膨胀系数低于所述模制层的热膨胀系数。
7.根据权利要求1所述的晶圆级封装，其中，所述加固夹具包含刚性比所述模制层大的材料。
8.根据权利要求1所述的晶圆级封装，该晶圆级封装还包括粘合层，所述粘合层按照将所述半导体芯片永久地接合至所述加固夹具的方式设置在所述半导体芯片中的每一个和所述加固夹具之间。
9.根据权利要求8所述的晶圆级封装，其中，所述粘合层被设置在所有所述半导体芯片上。
10.根据权利要求1所述的晶圆级封装，
其中，所述互连结构层包括用于将所述半导体芯片与外部装置电连接的迹线图案；并且
其中，所述迹线图案中的至少一个按照与模制层交叠的方式延伸。
11.根据权利要求1所述的晶圆级封装，
其中，所述互连结构层包括用于将所述半导体芯片与外部连接端子电连接的迹线图案；并且
其中，所述迹线图案中的至少一个按照与模制层交叠的方式延伸。
12.一种晶圆级封装，该晶圆级封装包括：
半导体芯片，该半导体芯片被设置在互连结构层上；
加固夹具，该加固夹具按照包括至少一个条部的方式附接至所述半导体芯片的表面；以及
模制层，该模制层覆盖所述半导体芯片并且嵌入所述加固夹具。
13.根据权利要求12所述的晶圆级封装，
其中，所述至少一个条部包括两个条部；并且
其中，所述两个条部彼此交叉，以提供与所述加固夹具对应的网状部。
14.根据权利要求12所述的晶圆级封装，其中，所述加固夹具包含不锈钢材料、合金材料或玻璃材料，
其中，所述加固夹具的热膨胀系数低于所述模制层的热膨胀系数，并且
其中，所述加固夹具包含刚性比所述模制层大的材料。
15.一种半导体器件单元，该半导体器件单元包括：
半导体芯片，该半导体芯片被设置在互连结构层上；以及
保护层，该保护层附接至所述半导体芯片并且包括：
模制层，该模制层覆盖所述半导体芯片；以及
网状部，该网状部嵌入所述模制层中。
16.根据权利要求15所述的半导体器件单元，其中，所述网状部的侧壁在所述模制层的侧壁处被暴露。
17.根据权利要求15所述的半导体器件单元，其中，所述网状部的顶表面与所述模制层的顶表面共面。
18.根据权利要求15所述的半导体器件单元，其中，所述网状部大体上具有交叉形状。
19.一种制造晶圆级封装的方法，该方法包括以下步骤：
将半导体芯片的第一表面附接至载体；
将加固夹具附接至所述半导体芯片的第二表面；以及
形成覆盖所述半导体芯片的模制层。
20.根据权利要求19所述的方法，其中，所述加固夹具被设置成包括条部和边缘部，所述条部附接至所述半导体芯片，所述边缘部与所述条部连接，
其中，所述条部彼此交叉，以提供具有网格形状的网状部；
其中，所述半导体芯片被插入由所述网状部和所述边缘部包围并限定的内部空间中，
其中，所述加固夹具的所述边缘部与所述载体的边缘对准，
其中，所述加固夹具的所述边缘部被设置成具有与所述载体的边缘大体相同的形态，并且
其中，所述加固夹具的所述边缘部的底表面附接至所述载体。
21.根据权利要求20所述的方法，其中，所述网状部被形成为提供使所述内部空间暴露的贯通窗口，并且
其中，形成所述模制层的步骤包括以下步骤：经由所述贯通窗口按照覆盖半导体器件的方式将模制材料注入所述内部空间中。
22.根据权利要求19所述的方法，其中，所述加固夹具由不锈钢材料、合金材料或玻璃材料形成，
其中，所述加固夹具由热膨胀系数低于所述模制层的热膨胀系数的材料形成，并且
其中，所述加固夹具由刚性比所述模制层大的材料形成。
23.根据权利要求19所述的方法，其中，形成所述模制层是使用压缩模制工艺来执行的。
24.根据权利要求19所述的方法，该方法还包括以下步骤：形成第一粘合层，所述第一粘合层用于将所述半导体芯片的所述第一表面暂时地附接至所述载体。
25.根据权利要求24所述的方法，该方法还包括以下步骤：形成第二粘合层，所述第二粘合层用于将所述加固夹具的网状部永久地附接至所述半导体芯片的所述第二表面，
其中，所述第二粘合层由与所述第一粘合层的粘合材料不同的粘合材料形成。
26.根据权利要求19所述的方法，其中，在形成所述模制层之后：
按照使所述半导体芯片的所述第一表面暴露的方式将所述载体与所述模制层和所述半导体芯片分离；
在所述半导体芯片的暴露的所述第一表面上形成迹线图案，其中，所述迹线图案被形成为将所述半导体芯片电连接至外部装置；并且
将外部连接端子附接至所述迹线图案的部分。
27.根据权利要求26所述的方法，
其中，所述迹线图案中的至少一个被形成为按照使得所述外部连接端子中的至少一个与所述模制层交叠的方式延伸到所述模制层上。
28.根据权利要求19所述的方法，该方法还包括以下步骤：
沿着切割线来切割所述模制层和所述加固夹具，以获得晶圆级封装的多个单元。
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GR01 Patent grant
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