KR20180112463A - 팬 아웃 웨이퍼 레벨 패키지 제조 방법 - Google Patents

팬 아웃 웨이퍼 레벨 패키지 제조 방법 Download PDF

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Abstract

캐리어(carrier)에 반도체 칩들의 제1표면들을 부착시키고, 반도체 칩들의 제2표면들에 보강 지그(zig)를 부착시킨 후, 반도체 칩들을 덮는 몰드층(mold layer)을 형성하는 웨이퍼 레벨 패키지(WLP) 구조 및 제조 방법을 제시한다.

Description

팬 아웃 웨이퍼 레벨 패키지 제조 방법{Method of fabricating FOWLP}
본 출원은 반도체 패키지 기술에 관한 것으로, 보다 상세하게는 팬 아웃 웨이퍼 레벨 패키지(FOWLP: Fan Out Wafer Level Package) 제조 방법에 관한 것이다.
반도체 패키지 기술에서 팬 아웃 웨이퍼 레벨 패키지(FOWLP) 기술이 주목되고 있다. 팬 아웃 웨이퍼 레벨 패키지는 패키지 인/아웃 단자(Input/Output) 단자들을 칩(chip) 바깥에 배치하는 기술로서, 작은 크기의 칩을 사용하면서도 표준화된 볼 레이아웃(ball layout)을 사용할 수 있다. 이에 따라, 팬 아웃 웨이퍼 레벨 패키지는 모바일 제품(mobile product)에 적합한 패키지 형태로 주목되고 있다. 팬 아웃 웨이퍼 레벨 패키지는 인쇄회로기판(PCB: Printed Circuit board)의 사용을 배제할 수 있어, 보다 얇은 두께의 패키지 구조를 구현할 것으로 기대되고 있다. 팬 아웃 웨이퍼 레벨 패키지 기술에서의 해결되어야 할 문제점들로 워피지(warpage) 현상이나 반도체 칩의 이동(chip shift) 현상들이 제시될 수 있다.
본 출원은 반도체 칩을 고정시키는 보강 지그(reinforcement zig)를 사용하는 팬 아웃 웨이퍼 레벨 패키지 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 캐리어(carrier)에 반도체 칩들의 제1표면들을 부착시키는 단계; 상기 반도체 칩들의 제2표면들에 보강 지그(zig)를 부착시키는 단계; 및 상기 반도체 칩들을 덮는 몰드층(mold layer)을 형성하는 단계;를 포함하는 웨이퍼 레벨 패키지(WLP) 제조 방법을 제시한다.
본 출원의 일 관점은, 연결 배선 구조층 상에 상호 간에 이격되어 배치된 반도체 칩들; 상기 반도체 칩들에 부착된 바(bar) 부분들을 포함하는 보강 지그(zig); 및 상기 반도체 칩들을 덮고 상기 바 부분들을 함침한 몰드층을 포함하는 웨이퍼 레벨 패키지(WLP)를 제시한다.
본 출원의 일 관점은, 연결 배선 구조층 상에 배치된 반도체 칩; 상기 반도체 칩의 표면에 부착된 바(bar) 형태의 보강 지그(zig); 및 상기 반도체 칩을 덮고 상기 보강 지그를 함침한 몰드층을 포함하는 웨이퍼 레벨 패키지(WLP)를 제시한다.
본 출원의 실시예들에 따르면, 반도체 칩을 고정시키는 보강 지그를 사용하는 팬 아웃 웨이퍼 레벨 패키지 제조 방법 및 이에 따라 형성된 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 반도체 칩(semiconductor chip)들을 캐리어(carrier)에 부착한 것을 보여주는 단면도이다.
도 2는 일 예에 따른 반도체 칩들에 보강 지그(reinforcement zig)를 부착한 것을 보여주는 단면도이다.
도 3은 도 2의 보강 지그를 보여주는 평면도이다.
도 4는 도 2의 보강 지그를 보여주는 사시도이다.
도 5는 일 예에 따른 캐리어 상에 몰드층(molded layer)을 형성하는 것을 보여주는 단면도이다.
도 6은 일 예에 따른 팬 아웃 웨이퍼 레벨 패키지의 구조를 보여주는 단면도이다.
도 7은 일 예에 따른 개별 팬 아웃 웨이퍼 레벨 패키지를 보여주는 사시도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 반도체 칩(chip: 100)들을 캐리어(carrier: 200)에 부착한 것을 보여주는 단면도이다.
도 1을 참조하면, 반도체 칩(100)들을 캐리어(200)에 제1접착층(adhesive layer: 250)를 이용하여 부착한다. 반도체 칩(100)들은 복수 개가 상호 간에 일정 간격 이격되도록 나란히 캐리어(200) 상에 배치될 수 있다. 캐리어(200)는 실리콘 웨이퍼(silicon wafer) 형태 또는 패널(panel) 형태의 기판일 수 있다. 캐리어(200)는 반도체 칩(100)들 보다 더 두꺼운 두께를 가지는 기판일 수 있다. 캐리어(200)는 웨이퍼 레벨 패키지 공정을 수행하는 과정에서 반도체 칩(100)들을 지지하는 서포터(supporter)나 핸들링(handling)하는 핸들링 부재일 수 있다.
제1접착층(250)은 접착 및 박리 특성(adhesive and removable characteristics)을 가질 수 있는 자외선 경화형 압력 감지형 접착제(UV curable pressure sensitive adhesive)의 층일 수 있다. 이러한 압력 감지형 접착제(PSA)는 아크릴 수지 성분을 접착 성분으로 포함하는 아크릴계 압력 감지형 접착제(acrylic PSA)일 수 있다. 이와 같이 제1접착층(250)은 캐리어(200)에 반도체 칩(100)들을 임시적으로 결합(temporary bonding)으로 고정시키는 임시 접착제(temporary adhesive)로 작용할 수 있다. 따라서, 후속 공정 이후에 제1접착층(250)에 자외선을 조사함으로써 제1접착층(250)의 접착력을 의도적으로 약화시켜, 반도체 칩(100)들로부터 캐리어(200)를 박리 분리시킬 수 있다.
반도체 칩(100)은 캐리어(200) 또는 제1접착층(250)에 대향되는 제1표면(103)과 제1표면(103)에 반대되는 제2표면(105), 제1표면(103)으로부터 제2표면(105)으로 이어지는 측면(107)을 가질 수 있다. 반도체 칩(100)의 제1표면(103)은 집적 회로 소자가 집적된 액티브 영역(active region: 도시되지 않음)을 포함하는 전면(front side)일 수 있고, 제2표면(105)은 집적 회로 소자가 집적되지 않은 표면인 후면(back side)일 수 있다. 반도체 칩(100)는 디램(DRAM) 소자 또는 낸드(NAND) 소자와 같은 메모리 소자를 포함할 수 있다. 또는 반도체 칩(100)은 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit), 마이크로 프로세서(microprocessor)나 마이크로 컨트롤러(microcontroller), 어플리케이션 프로세서(AP), 디지털 신호 처리 코어(digital signal processing core) E또는 신호 교환을 위한 인터페이스(interface)를 포함하는 주문형 집적회로(ASIC) 칩과 같은 로직(logic) 소자를 포함할 수 있다.
반도체 칩(100)의 제1표면(103)에 칩 접속 단자(connector of chip: 130)들이 배치될 수 있다. 칩 접속 단자(130)는 반도체 칩(100)에 집적된 집적 회로 소자를 외부와 전기적으로 연결시키기 위한 부재일 수 있다. 칩 접속 단자(130)는 반도체 칩(100)의 제1표면(130)에 노출된 칩 패드(chip pad) 형태로 형성될 수 있다. 칩 접속 단자(130)가 제1접착층(150)에 접촉하도록, 반도체 칩(100)은 제1접착층(250)에 부착될 수 있다.
제1접착층(250)에 부착된 반도체 칩(100)의 제2표면(105)에 제2접착층(300)을 형성할 수 있다. 제2접착층(300)은 반도체 칩(100)의 제2표면(105)을 덮도록 형성될 수 있다. 제2접착층(300)은 제1접착층(250)과 다른 접착제 성분을 가지도록 형성될 수 있다. 예컨대, 제2접착층(300)은 중합 반응(polymerization)으로 영구적 결합(permanent bonding)을 제공할 수 있는 접착제 성분을 포함할 수 있다. 제2접착층(300)은 에폭시(epoxy) 성분을 포함하는 접착제층으로 형성될 수 있다.
도 2는 반도체 칩(chip: 100)들에 보강 지그(reinforcement zig: 400)을 부착한 것을 보여주는 단면도이고, 도 3은 도 2의 보강 지그(400)를 보여주는 평면도이고, 도 4는 도 2의 보강 지그(400)를 보여주는 사시도이다. 도 2는 도 3의 A-A' 절단선을 따르는 단면 형상을 보여준다.
도 2를 참조하면, 반도체 칩(100)들에 제2접착층(300)을 이용하여 보강 지그(reinforcement zig: 400)를 부착한다. 보강 지그(400)는 제2접착층(300)에 의해 반도체 칩(100)의 제2표면(105)에 결합되어, 반도체 칩(100)을 추가적으로 고정(fixing)시키는 역할을 할 수 있다. 보강 지그(400)는, 도 3에 묘사된 것과 같이, 웨이퍼 형상의 외주 형상을 가지는 테두리 부분(401)과 테두리 부분(401)에 연결되고 빗살 형상을 가지는 메쉬 부분(mesh portion: 402)을 포함할 수 있다. 보강 지그(400)는 도 4에 묘사된 것과 같이 캡(cap) 형상을 가질 수 있다. 보강 지그(400)의 메쉬 부분(402)은 테두리 부분(401)의 상단 부분에 연결되어 캡 형상의 리드(lid) 부분을 이룰 수 있다. 메쉬 부분(402)은 바(bar) 부분(404)들이 교차 리브(cross rib) 부분(403)을 이루며 교차되도록 연결되어 이루어질 수 있다. 메쉬 부분(402)은 바 부분(404) 및 교차 리브 부분(403)들에 의해 중간에 복수의 관통 창(through window: 430)을 제공하도록 구비될 수 있다. 보강 지그(400)의 테두리 부분(401)과 메쉬 부분(402)에 의해서 내측 공간(도 4의 420)이 설정될 수 있다. 이에 따라 내측 공간(420)은 메쉬 부분(402)들이 제공하는 관통 창(430)들에 의해 외부와 연결될 수 있다. 도 3에 묘사된 것과 같이, 메쉬 부분(402)의 관통 창(430)을 통해 반도체 칩(100) 또는 반도체 칩(100) 상에 형성된 제2접착층(300)의 일부 부분들이 노출될 수 있다.
도 2를 다시 참조하면, 보강 지그(400)의 테두리 부분(401)과 메쉬 부분(402)에 의해서 설정되는 내측 공간(도 4의 420)에 반도체 칩(도 2의 100)들이 삽입되도록 보강 지그(400)가 캐리어(200)에 부착될 수 있다. 보강 지그(400)의 테두리부(401)는 캐리어(200)의 가장자리에 정렬되도록 캐리어(200)에 부착될 수 있다. 보강 지그(400)의 테두리부(401)의 외측 측면(409)이 캐리어(200)의 외측 측면(209)에 정렬되도록 캐리어(200)에 보강 지그(400)가 부착될 수 있다. 캐리어(200)가 웨이퍼 형상을 가질 때, 보강 지그(400)의 테두리부(401)는, 도 4에 묘사된 것과 같이, 웨이퍼 형상의 외주 형상을 가질 수 있다.
보강 지그(400)의 테두리부(401)의 바닥 표면(401B)과 캐리어(200) 부분 사이를 제1접착층(250)이 접착 결합시켜, 보강 지그(400)가 캐리어(200)에 고정되도록 할 수 있다. 보강 지그(400)의 테두리부(401)의 바닥 표면(401B)과 캐리어(200) 사이에 또는 보강 지그(400)의 테두리부(401)의 바닥 표면(401B)과 제1접착층(250) 사이에 별도의 추가 접착층(도시되지 않음)을 더 도입하여, 보강 지그(400)가 캐리어(200)에 보다 더 단단히 고정되도록 할 수도 있다.
도 2를 다시 참조하면, 반도체 칩(100)의 제2표면(105)은 제2접착층(300)에 의해 보강 지그(400)에 부착되므로, 반도체 칩(100)은 제2접착층(300)에 의해서 보강 지그(400)에도 2차적으로 추가 고정될 수 있다. 반도체 칩(100)의 제1표면(103)은 제1접착층(250)에 의해 캐리어(200)에 부착되어, 반도체 칩(100)은 제1접착층(250)에 의해서 캐리어(200) 상의 특정 위치에 1차적으로 고정되므로, 보강 지그(400)는 반도체 칩(100)이 특정 위치에 고정되도록 하는 데 추가적으로 기여할 수 있다. 보강 지그(400)는 반도체 칩(100)이 캐리어(200)에 고정된 위치에 반도체 칩(100)을 계속 고정시키는 추가적인 고정 지지력을 제공하는 역할을 할 수 있다.
반도체 칩(100)의 제1표면(103)을 캐리어(200)에 고정하는 제1접착층(250)은 임시 접착층으로 상대적으로 약한 접착 결합력을 제공할 수 있다. 반도체 칩(100)이 제1접착층(250)에 의해서만 고정될 경우, 제1접착층(250)에 접촉하고 있는 반도체 칩(100)에 외력이 인가될 경우, 이러한 외력에 의해서 반도체 칩(100)이 고정되지 못하고 다른 위치로 이동될 수 있다.
이에 반해, 제2접착층(250)에 의해서 반도체 칩(100)이 보강 지그(400)에 접착될 경우, 제2접착층(250)은 반도체 칩(100)의 제2표면(105)을 보강 지그(400)의 메쉬 부분(402)의 바닥면, 예컨대, 교차 리브 부분(403)의 바닥면(403B)에 결합시키는 추가적인 접착력을 제공할 수 있다. 이에 따라, 반도체 칩(100)은 캐리어(200)에 고정되면서 또한 보강 지그(400)에 고정된 상태로 유지될 수 있다. 이때, 제2접착층(250)은 중합 반응에 의해서 영구적인 접착 상태를 제공할 수 있으므로, 보강 지그(400)의 교차 리브 부분(403)과 이에 부착된 반도체 칩(100)의 제2표면(105) 사이에 임시 접착 결합력 보다는 더 강한 접착 결합력을 제공할 수 있다. 보강 지그(400)에 의해서 반도체 칩(100)을 고정시키는 접착력이 더 강화될 수 있으므로, 반도체 칩(100)은 외력에 의해 이동하지 않고 캐리어(200)에 고정된 위치에 계속 고정될 수 있다. 보강 지그(400)는 캐리어(200)의 미리 정해진 위치에 반도체 칩(100)을 보다 공고하게 고정시켜, 반도체 칩(100)을 몰딩(molding)하는 과정에서 반도체 칩(100)이 몰딩 압력에 의해서 움직이거나 이동하지 않도록 할 수 있다.
고정 지그(400)는 다양한 소재로 이루어질 수 있다. 고정 지그(400)는 변형이 잘 이루어지지 않는 단단한(rigid)한 재질로 이루어질 수 있다. 예컨대, 고정 지그(400)는 스테인리스 스틸(stainless steel), 금속 함금(alloy) 또는 유리질(glass)로 이루어질 수 있다. 도 3 및 도 4에 묘사된 것과 같이, 고정 지그(400)는 관통 창 부분(430)들을 가지도록 메쉬 부분(402)이 구비될 수 있지만, 메쉬 부분(402)은 복수의 관통 홀(through hole)들을 가지는 평판 리드 형상으로 변형될 수도 있다.
도 5는 캐리어(200) 상에 몰드층(molded layer: 500)을 형성하는 것을 보여주는 단면도이다.
도 5를 참조하면, 캐리어(200) 상에 반도체 칩(100)들을 덮도록 몰드층(500)을 몰딩한다. 몰드층(500)은 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound) 물질과 같은 인캡슐런트 물질(encapsulant material)을 포함하여 형성될 수 있다. 인캡슐런트 물질은 예컨대 에폭시 수지 성분 및 이에 분산된 필러(filler)들을 포함할 수 있다.
몰드층(500)은 금형 시스템(mold system: 600)을 이용하는 몰딩 과정으로 형성될 수 있다. 예컨대, 하부 금형(610)에 캐리어(200)를 장착하고, 하부 금형(610)에 상부 금형(650)을 이동시켜 몰드층(500)을 형성할 수 있다. 하부 금형(610)에는 장착 홈(611)이 구비될 수 있고, 장착 홈(611) 내에 캐리어(200)가 삽입되는 형태로 장착될 수 있다. 상부 금형(650)에는 몰드층(500)의 형상을 제공하는 금형 캐비티(cavity: 651)가 구비되고, 금형 캐비티(651) 내에 몰딩 물질, 예컨대 EMC가 주입될 수 있다. 상부 금형(650)이 하부 금형(610)에 결합되도록 이동되고, 용융된 EMC가 압축 압력에 의해서 캐비티(651) 형상으로 성형될 수 있다. 이와 같은 압축 몰딩(compression molding) 과정으로 몰드층(500)이 형성될 수 있다.
몰딩층(500)은 보강 지그(400)의 내측 공간(도 4의 420)을 채우도록 몰딩될 수 있다. 상부 금형(650)과 하부 금형(610)이 결합되며, 금형 캐비(651) 내에 용융된 몰딩 물질에 압축 압력이 인가되고, 압축 압력에 의해서 용융된 몰딩 물질은 보강 지그(400)의 내측 공간(도 4의 420)을 채우도록 유입될 수 있다. 용융된 몰딩 물질은 보강 지그(400)의 메쉬 부분(402)에 구비된 관통 창 부분(도 3의 430)을 통해 보강 지그(400)의 내측 공간(도 4의 420)로 유입될 수 있다.
압축 몰딩 과정에서 캐리어(200) 및 반도체 칩(100)에 부착된 보강 지그(400)는 금형 캐비티(651)의 상면(651T) 및 측면(651S)에 접촉될 수 있다. 보강 지그(400)의 테두리부(401)의 외측 측면(409)는 금형 캐비티(651)의 측면(651S)에 마주보며 접촉할 수 있고, 보강 지그(400)의 메쉬 부분(402)는 금형 캐비티(651)의 상면(651T)에 접촉될 수 있다. 금형 캐비티(651)를 채우도록 몰딩되는 몰드층(500)은 보강 지그(400)의 관통 창 부분(도 3의 430)을 채우게 되며, 이에 따라 보강 지그(400)의 메쉬 부분(402)은 몰드층(500)에 함침될 수 있다.
몰드층(500)에 함침된 보강 지그(400) 부분, 예컨대, 메쉬 부분(402)은 몰드층(500)과 함께 반도체 칩(100)을 보호하는 보호층(501)을 구성할 수 있다. 이에 따라, 보강 지그(400)의 일부 부분 또는 메쉬 부분(402)이 보호층의 일부로 패키지 구조에 잔류할 수 있으므로, 패키지 전체에서 차지하는 몰드층(500)의 부피 분율은 감소될 수 있다.
메쉬 부분(402) 또는 보강 지그(400) 전체는 몰드층(500)을 이루는 인캡슐런트 물질 보다 열팽창율이 상대적으로 낮은 물질로 이루어질 수 있다. 예컨대, 보강 지그(400)는 스테인리스 스틸 또는 금속 합금 이나 유리질로 이루어질 수 있어, 수지 성분을 포함하는 EMC 보다 상대적으로 낮은 열팽창 계수를 가질 수 있다. 열팽창 계수가 상대적으로 높은 몰드층(500)의 분율을 낮출 수 있으므로, 전체 보호층(500, 400)이 열적으로 과도하게 팽창하거나 수축하는 것을 감소시킬 수 있다. 또한, 보강 지그(400) 또는 메쉬 부분(402)은 몰드층(500)을 이루는 인캡슐런트 물질 보다 단단한 물질인 스테인리스 스틸이나 금속 합금이나 유리질로 이루어질 수 있어, 보호층(400, 500)의 바디 강도(body strength)를 강화시키는 역할을 할 수 있다.
이에 따라, 반도체 칩(100)들을 함침한 몰드층(500)의 열적 팽창 또는 수축에 의해서 몰딩한 결과물에 워피지(warpage)가 발생되는 것을 유효하게 억제할 수 있다. 반도체 칩(100) 및 몰드층(500)을 포함하는 몰딩 결과물에 워피지가 유발될 경우, 몰딩 결과물을 패키지 공정 장비에 장착하기 어려워 후속 공정을 수행하기가 어려워질 수 있다. 본 출원에서는 몰딩 결과물에 워피지(warpage)가 발생되는 것을 유효하게 억제할 수 있어, 워피지에 수반되는 공정 결함들이 발생되는 것을 유효하게 억제하거나 방지할 수 있다.
몰드층(500)을 진행하는 과정에서 EMC와 같은 몰딩 물질이 보강 지그(400)의 내측 공간(도 3의 430)으로 유입되는 압력 및 유동 흐름은 반도체 칩(100)들에 외력을 인가할 수 있다. 반도체 칩(100)이 제1접착층(250)에 의해서만 캐리어(200)에 고정된 상태에서는, 이러한 외력이 제1접착층(250)에 의해서 제공되는 접착력 보다 커서 반도체 칩(100)이 미리 정해진 부착 위치를 유지하지 못하고 이동되는 현상이 유발될 수 있다. 몰딩 압력에 의해서 반도체 칩(100)들 개개가 서로 달리 움직이거나 이동될 수 있다. 서로 다른 반도체 칩(100)들의 움직임에 의해서, 반도체 칩(100)들 사이의 이격 간격이 애초에 의도한 간격으로 유지되지 못하고 임의적으로 달라질 수 있다. 반도체 칩(100)의 위치가 변동되고, 이와 함께 반도체 칩(100)들 사이의 이격 거리가 달라질 경우, 후속되는 트레이스 패턴(trace pattern)을 패터닝하는 리소그래피(lithography) 과정에서 세밀한 패턴을 형성하기 어려워질 수 있다.
예컨대, 이러한 반도체 칩(100)의 부착 위치 이동 현상은 후속되는 리소그래피 공정 과정에서 정렬 문제(alignment issue)를 유발할 수 있다. 칩 이동 현상에 의해 반도체 칩(100)의 위치가 변화될 경우, 반도체 칩(100)의 위치를 정확하게 센싱(sensing)하기 어려워, 리소그래피 과정 중 노광 공정에서의 노광 정렬 불량 또는 패터닝 불량, 트레이스 패턴(trace pattern)의 연결 불량 등과 같은 패키지 불량들이 유발될 수 있다.
반도체 칩(100)은 제1접착층(250)에 의해서 캐리어(200)에 고정되면서, 또한 제2접착층(300)에 의해서 보강 지그(400)에 고정되고 있어, 제1접착층(250)에 의해서 제공되는 제1접착력과 함께 제2접착층(300)에 의해서 제공되는 제1접착력이 함께 몰딩 시 수반되는 압력 및 몰딩 물질의 유동에 따른 외력에 대해 저항할 수 있다. 또한, 모든 반도체 칩(100)들이 제2접착층(300)에 의해서 보강 지그(400)의 메쉬 부분(402)들에 고정되고 있어, 반도체 칩(100)들의 상대적 간격이 변화되는 것을 억제할 수 있다. 반도체 칩(100)들의 상대적 간격이 일정한 간격으로 유지될 수 있어, 후속되는 트레이스 패턴을 패터닝하는 과정에서 세밀한 크기로 트레이스 패턴을 패터닝할 수 있다. 보강 지그(400)에 의해 반도체 칩(100)을 이동시키려고 하는 외력인 몰딩 압력에 대해 저항하는 저항력이 더 보강되어 커지므로, 반도체 칩(100)이 이동되는 현상이 유효하게 억제되거나 방지될 수 있다. 이에 따라, 반도체 칩(100)이 이동되는 현상에 수반되는 공정 불량들이 유효하게 극복될 수 있다.
도 6은 반도체 칩(100)에 전기적으로 연결되는 트레이스 패턴(730)을 형성한 패키지 구조를 보여주는 단면도이다.
도 6을 참조하면, 몰딩된 결과물을 금형 시스템(도 5의 600)으로부터 분리한 후, 몰딩 결과물일 수 있는 재구성 웨이퍼(reconfiguration wafer: 500R)로부터 캐리어(200)를 분리할 수 있다. 캐리어(200)와 제1반도체 칩(100)을 본딩하고 있는 제1접착층(250)에 자외선을 조사하여 제1접착층(250)의 접착력을 상실하도록 하는 박리 과정을 수행할 수 있다. 제1접착층(250)의 박리에 의해서 캐리어(200)를 반도체 칩(100)으로부터 분리하여, 반도체 칩(100) 및 몰드층(500), 보강 지그(400: 401, 420)를 포함하는 재구성 웨이퍼(500R)을 얻을 수 있다.
반도체 칩(100)들의 제1표면(103)들과 이웃하는 몰드층(500)의 제3표면(505)은 실질적으로 평탄한 제4표면(506)을 이룰 수 있다. 재구성 웨이퍼(500R)의 제4표면(506)에 반대되는 제5표면(503)에 몰드층(500)의 표면과 보강 지그(400)의 메쉬 부분(402) 및 테두리부(401)의 표면이 함께 노출될 수 있다. 재구성 웨이퍼(500R)의 제4표면(506) 상에 반도체 칩(100)을 외부 기기와 전기적으로 연결시키는 연결 배선 구조층(700)을 형성할 수 있다.
재구성 웨이퍼(500R)의 제4표면(506)에 칩 접속 단자(130) 부분을 열어 노출하는 제1유전층(710)을 형성할 수 있다. 제1유전층(710)에 의해 노출된 칩 접속 단자(130)에 직접적으로 접촉하는 트레이스 패턴(730)들을 형성할 수 있다. 트레이스 패턴(730)들의 일부 부분은 반도체 칩(100)이 위치하는 영역으로부터 벗어나도록 연장되고, 반도체 칩(100)이 함침된 몰드층(500)의 제3표면(505) 상으로 연장되도록 형성될 수 있다. 트레이스 패턴(730)은 구리(Cu) 또는 구리 합금을 포함하는 도전층을 포함할 수 있다. 트레이스 패턴(730)의 일부 부분들을 열어 노출하는 제2유전층(750)을 형성할 수 있다. 제2유전층(750)에 의해 노출된 트레이스 패턴(730) 부분에 접속되는 외측 접속 단자(780)를 부착할 수 있다. 외측 접속 단자(780)는 솔더 볼(solder ball)이나 범프(bump)일 수 있다.
트레이스 패턴(730)의 일부 부분이 반도체 칩(100)이 위치하는 영역으로부터 벗어나 몰드층(500)의 제3표면(505) 상으로 연장될 수 있으므로, 외측 접속 단자(780)의 일부는 몰드층(500)이 위치하는 영역(150)에 위치할 수 있다. 외측 접속 단자(780)의 일부가 몰드층(500)이 위치하는 영역(150)에 위치할 수 있으므로, 팬 아웃 패키지 구조의 웨이퍼 레벨 패키지(800)가 구현될 수 있다.
웨이퍼 레벨 패키지(800) 구조는 연결 배선 구조층(700) 상에 상호 간에 이격되어 배치된 반도체 칩(100)들과, 반도체 칩(100)들에 부착된 메쉬 부분(402)들을 포함하는 보강 지그(400), 및 몰드층(500)을 포함할 수 있다. 메쉬 부분(402)은 도 3에 제시된 것과 같이, 바 부분(404)들과 바 부분(404)들이 교차 연결되어 이루어지는 교차 리브(403) 부분을 포함할 수 있다. 도 3에서 교차 리브(403)가 이룬 형태를 제시하고 있지만, 경우에 따라 바 부분(404)들이 나란히 연장된 형태를 포함하도록 보강 지그(400)가 구비될 수도 있다. 반도체 칩(100)과 메쉬 부분(402)를 접착하는 제2접착층(300)은 모든 반도체 칩(100)에 각각 형성될 수 있다. 이에 따라, 모든 반도체 칩(100)들 각각이 보강 지그(400)의 메쉬 부분(402)에 접착되어 고정될 수 있다.
재구성 웨이퍼(500R)에 연결 배선 구조(700)를 형성한 후, 정해진 절단 라인(801)들을 따라 절단 분리하는 과정을 수행하여 개별 팬 아웃 웨이퍼 레벨 패키지(800P)들을 얻는 싱귤레이션(singulation) 과정을 수행할 수 있다.
도 7은 싱귤레이션에 의해서 얻어진 개별 패키지(800P)를 보여주는 사시도이다.
도 7을 참조하면, 재구성 웨이퍼(도 6의 500R)로부터 분리된 개별 패키지(800P)는 연결 배선 구조층(700) 상에 배치된 반도체 칩(100)과, 반도체 칩(100)의 표면에 부착된 바(bar) 형태의 보강 지그(400) 및 반도체 칩을 덮고 상기 보강 지그(400)를 함침한 몰드층(500)을 포함하는 구조를 가질 수 있다. 개별 패키지(800P)는, 몰딩층(500)의 절단된 측면(504)에 보강 지그(400)의 일부, 예컨대, 메쉬 부분(402)의 측면(402S)이 노출된 형상을 가질 수 있다. 개별 패키지(800P)는 몰딩층(500)의 상면일 수 있는 제5표면(503)에 보강 지그(400)의 일부, 예컨대, 메쉬 부분(402)이 함침된 형상을 가질 수 있다. 개별 패키지(800P)에 잔류하는 보강 지그(400)의 일부인 메쉬 부분(402)은 몰드층(500)의 강도를 보강하여 패키지 바디 강도를 증가시키는 역할을 할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 반도체 칩,
200: 캐리어,
250, 300: 접착층,
400: 보강 지그,
500: 몰드층.

Claims (33)

  1. 캐리어(carrier)에 반도체 칩들의 제1표면들을 부착시키는 단계;
    상기 반도체 칩들의 제2표면들에 보강 지그(zig)를 부착시키는 단계; 및
    상기 반도체 칩들을 덮는 몰드층(mold layer)을 형성하는 단계;를 포함하는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  2. 제1항에 있어서,
    상기 보강 지그는
    상기 반도체 칩들 각각에 부착되는 바(bar) 부분들; 및
    상기 바 부분들이 연결되는 테두리부를 포함하는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  3. 제2항에 있어서,
    상기 보강 지그는
    상기 바 부분들이 상호 간에 교차 연결되어 이루어지는 메쉬 부분들을 포함하고,
    상기 반도체 칩들은 상기 메쉬 부분들과 상기 테두리부에 의해 설정되는 내측 공간에 삽입되는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  4. 제2항에 있어서,
    상기 보강 지그의 상기 테두리부는
    상기 캐리어의 가장자리 부분에 정렬되는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  5. 제2항에 있어서,
    상기 보강 지그의 상기 테두리부는
    상기 캐리어의 측면의 외주 형상을 따르는 외주 형상을 가지는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  6. 제2항에 있어서,
    상기 보강 지그의 상기 테두리부의 바닥면은
    상기 캐리어에 부착되는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  7. 제3항에 있어서,
    상기 보강 지그의 상기 메쉬 부분들은
    상기 내측 공간을 노출하는 관통 창들을 제공하도록 형성되는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  8. 제7항에 있어서,
    상기 몰드층을 형성하는 과정에서
    상기 몰드층을 이루는 몰딩 물질(molding material)은 상기 관통 창들을 통해 상기 내측 공간에 유입되어 상기 반도체 칩을 덮는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  9. 제1항에 있어서,
    상기 보강 지그는
    스테인리스 스틸(stainless steel), 합금 또는 유리질의 재질로 형성되는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  10. 제1항에 있어서,
    상기 보강 지그는
    상기 몰드층을 이루는 몰딩 물질 보다 낮은 열팽창 계수를 가지는 물질로 형성되는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  11. 제1항에 있어서,
    상기 보강 지그는
    상기 몰드층을 보다 더 단단한 물질로 형성되는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  12. 제1항에 있어서,
    상기 몰드층(mold layer)을 형성하는 단계는
    압축 몰딩(compression molding) 과정으로 수행되는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  13. 제1항에 있어서,
    상기 캐리어(carrier)와 상기 반도체 칩들의 제1표면들을 임시 접착시키는 제1접착층을 형성하는 단계를 더 포함하는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  14. 제13항에 있어서,
    상기 반도체 칩의 제2표면에 상기 보강 지그의 메쉬 부분을 영구적으로 접착하기 위한 제2접착층을 상기 제1접착층과 다른 접작체로 형성하는 단계를 더 포함하는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  15. 제1항에 있어서,
    상기 캐리어를 분리하는 단계;
    상기 캐리어가 분리되며 노출되는 상기 반도체 칩의 제1표면 상에 상기 반도체 칩을 외부 기기와 전기적으로 연결시키기 위한 트레이스 패턴(trace pattern)을 형성하는 단계; 및
    상기 트레이스 패턴의 일부 부분에 외측 접속 단자를 접속하는 단계;를 더 포함하는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  16. 제15항에 있어서,
    상기 외측 접속 단자가
    상기 몰드층이 위치하는 영역에 위치하도록 상기 트레이스 패턴은 상기 몰드층 상으로 연장되도록 형성되는 웨이퍼 레벨 패키지(WLP) 제조 방법.
  17. 연결 배선 구조층 상에 상호 간에 이격되어 배치된 반도체 칩들;
    상기 반도체 칩들에 부착된 보강 지그(zig); 및
    상기 반도체 칩들을 덮고 상기 보강 지그를 함침한 몰드층을 포함하는 웨이퍼 레벨 패키지(WLP).
  18. 제17항에 있어서,
    상기 보강 지그는
    상기 반도체 칩들 각각에 부착되는 바(bar) 부분들; 및
    상기 바 부분들이 연결되는 테두리부를 더 포함하는 웨이퍼 레벨 패키지(WLP).
  19. 제18항에 있어서,
    상기 보강 지그는
    상기 바 부분들이 상호 간에 교차 연결되어 이루어지는 메쉬(mesh) 부분들을 포함하고,
    상기 반도체 칩들은 상기 메쉬 부분들과 상기 테두리부에 의해 설정되는 내측 공간에 삽입되도록 배치된 웨이퍼 레벨 패키지(WLP).
  20. 제18항에 있어서,
    상기 보강 지그의 상기 테두리부는
    상기 몰딩층의 가장자리 측면을 덮도록 연장된 웨이퍼 레벨 패키지(WLP).
  21. 제17항에 있어서,
    상기 보강 지그는
    스테인리스 스틸(stainless steel), 합금 또는 유리질의 재질로 형성된 웨이퍼 레벨 패키지(WLP).
  22. 제17항에 있어서,
    상기 보강 지그는
    상기 몰드층을 이루는 몰딩 물질 보다 낮은 열팽창 계수를 가지는 물질로 형성된 웨이퍼 레벨 패키지(WLP).
  23. 제17항에 있어서,
    상기 보강 지그는
    상기 몰드층을 보다 더 단단한 물질로 형성된 웨이퍼 레벨 패키지(WLP).
  24. 제17항에 있어서,
    상기 반도체 칩과 상기 보강 지그의 바 부분을 영구적으로 접착하기 위한 접착층을 더 포함하는 웨이퍼 레벨 패키지(WLP).
  25. 제24항에 있어서,
    상기 접착층은 상기 반도체 칩들 각각에 배치된 웨이퍼 레벨 패키지(WLP).
  26. 제17항에 있어서,
    상기 연결 배선 구조층은
    상기 반도체 칩들을 외부 기기와 전기적으로 연결시키기 위한 트레이스 패턴(trace pattern)들을 포함하고,
    상기 트레이스 패턴들 중 일부 부분은 상기 몰드층이 위치하는 영역에 위치하도록 연장되도록 형성된 웨이퍼 레벨 패키지(WLP).
  27. 연결 배선 구조층 상에 배치된 반도체 칩;
    상기 반도체 칩의 표면에 부착된 바(bar) 형태의 보강 지그(zig); 및
    상기 반도체 칩을 덮고 상기 보강 지그를 함침한 몰드층을 포함하는 웨이퍼 레벨 패키지(WLP).
  28. 제27항에 있어서,
    상기 보강 지그는
    상기 바 형태들이 교차 연결되어 이루어지는 메쉬(mesh) 부분들을 포함하는 웨이퍼 레벨 패키지(WLP).
  29. 제27항에 있어서,
    상기 보강 지그는
    스테인리스 스틸(stainless steel), 합금 또는 유리질의 재질로 형성된 웨이퍼 레벨 패키지(WLP).
  30. 제27항에 있어서,
    상기 보강 지그는
    상기 몰드층을 이루는 몰딩 물질 보다 낮은 열팽창 계수를 가지는 물질로 형성된 웨이퍼 레벨 패키지(WLP).
  31. 제27항에 있어서,
    상기 보강 지그는
    상기 몰드층을 보다 더 단단한 물질로 형성된 웨이퍼 레벨 패키지(WLP).
  32. 제27항에 있어서,
    상기 반도체 칩과 상기 보강 지그를 영구적으로 접착하기 위한 접착층을 더 포함하는 웨이퍼 레벨 패키지(WLP).
  33. 제27항에 있어서,
    상기 연결 배선 구조층은
    상기 반도체 칩들을 외부 기기와 전기적으로 연결시키기 위한 트레이스 패턴(trace pattern)들을 포함하고,
    상기 트레이스 패턴들 중 일부 부분은 상기 몰드층이 위치하는 영역에 위치하도록 연장되도록 형성된 웨이퍼 레벨 패키지(WLP).
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