CN108683409A - 一种功率混频器电路 - Google Patents

Abstract

本发明公开了一种功率混频器电路，该电路将吉尔伯特混频器电路和功率放大器电路结合在一起，该功率混频器包括依次电连接的跨导级电路、增益自举电路、开关级电路和负载电路；跨导级电路用来输入基带信号；增益自举电路用来稳定跨导级电路的输出电压；开关级电路用来根据本振信号控制开关级电路的开关管，使开关管起到开关的作用；负载电路是用来连接负载。相对于现有技术，本发明具有功耗低、成本低、线性度高的优点。

Description

一种功率混频器电路

技术领域

本发明涉及一种无线通信技术领域，尤其涉及一种多模多频功率混频器电路。

背景技术

传统的直接上变频多模多频混频器与功率放大器的电路如图1所示：IQ两路信号通过LPF(低通滤波器)后，与相差90度的本振信号LOI和LOQ信号进行直接上变频，相加后再送入功率放大器(PA)。不同模式或频段下的发射机前端是完全分开的，如图1中频段(1)和频段(2)。

如图2所示，传统的混频器采用吉尔伯特结构，功率放大器采用Class-AB(AB类功率放大器)模式，单频段情况下需要两个电感；多频段情况下，由于完全分开，需要更多的电感，占用大量芯片，成本高。同时传统的混频器加功率放大器的架构适用于较大输出功率的情况，在几个dBm输出功率的条件下该架构功耗较大，而且多模多频的情况下需要加大量开关，开关会有损耗，导致效率低。除此之外，通常在大信号工作条件下，MOS管的漏极会有较大的电压波动，大的电压波动会导致输出阻抗有大的变化，这就会引起非线性，使最终的发射机输出频谱中含有较大的带内分量，无法达到高线性度。因此，现阶段的功率混频器成本高、功耗较大、线性度低。

发明内容

为解决上述技术问题，本发明实施例提供了一种低功耗低成本高线性度的功率混频器电路。

本发明解决其技术问题所采用的技术方案是：本发明将吉尔伯特混频器电路和功率放大器电路结合在一起，所述功率混频器包括依次电连接的跨导级电路、增益自举电路、开关级电路和负载电路；所述跨导级电路用来输入基带信号；

所述增益自举电路用来稳定跨导级电路的输出电压；

所述开关级电路用来根据本振信号控制开关级电路的开关管，使开关管起到开关的作用；所述负载电路是用来连接负载。

进一步地，所述功率混频器还包括可重构LC谐振电路，电连接于所述开关级与所述负载级之间，所述可重构LC谐振电路采用一个电感的面积同时覆盖低中高三个频段，使可重构LC谐振电路谐振在三个不同频段上。

进一步地，所述功率混频器分为I核和Q核两路信号。

进一步地，所述I核跨导级电路包括第一晶体管M1和第二晶体管M2，所述第一晶体管M1的栅极与基带信号BBIP连接，源级接地，漏极与I核增益自举电路连接；所述第二晶体管M2的栅极与基带信号BBIN连接，源级接地，漏极与I核增益自举电路连接；

所述Q核跨导级电路包括第十七晶体管M9、第十八晶体管M10；所述第十七晶体管M9的栅极与基带信号BBQP连接，源级接地，漏极与Q核增益自举电路连接；所述第十八晶体管M10的栅极与基带信号BBQN连接，源级接地，漏极与Q核增益自举电路连接。

进一步地，所述I核增益自举电路包括第三晶体管M19、第四晶体管M20、第一运算放大器Opamp1和第二运算放大器Opamp2；所述第一运算放大器Opamp1的输入正极端与直流偏置电压Vgb连接，输入负极端与所述第三晶体管M19的源级连接，所述第三晶体管M19的源级与所述第一晶体管M1的漏极连接，所述第三晶体管M19的栅极与第一运算放大器Opamp1的输出端连接，所述第三晶体管M19的漏极与I核开关级连接；

所述第二运算放大器Opamp2的输入正极端与直流偏置电压Vgb连接，输入负极端与所述第四晶体管M20的源级连接，所述第四晶体管M20的源级与所述第二晶体管M2的漏极连接，所述第四晶体管M20的栅极与第二运算放大器Opamp2的输出端连接，所述第四晶体管M20的漏极与I核开关级连接；

所述Q核增益自举电路包括第十九晶体管M21、第二十晶体管M22、第三运算放大器Opamp3和第四运算放大器Opamp4；所述第三运算放大器Opamp3的输入正极端与直流偏置电压Vgb连接，输入负极端与所述第十九晶体管M21的源级连接，所述第十九晶体管M21的源级与所述第十七晶体管M9的漏极连接，所述第十九晶体管M21的栅极与第三运算放大器Opamp3的输出端连接，所述第十九晶体管M21的漏极与Q核开关级连接；

所述第四运算放大器Opamp4的输入正极端与直流偏置电压Vgb连接，输入负极端与所述第二十晶体管M22的源级连接，所述第二十晶体管M22的源级与所述第十八晶体管M10的漏极连接，所述第二十晶体管M22的栅极与第四运算放大器Opamp4的输出端连接，所述第二十晶体管M22的漏极与Q核开关级连接。

进一步地，I核开关级电路包括第五晶体管M3_L、第七晶体管M3_H、第十二晶体管M4_L、第十晶体管M4_H、第六晶体管M5_L、第八晶体管M5_H、第十一晶体管M6_L、第九晶体管M6_H；所述第五晶体管M3_L的栅极与I核本振N低频端LOIN_L连接，源级与所述第三晶体管M19的漏极连接，漏极与可重构LC谐振电路连接；所述第六晶体管M5_L的栅极与I核本振P低频端LOIP_L连接，源级与所述第三晶体管M19的漏极连接，漏极与可重构LC谐振电路连接；所述第七晶体管M3_H的栅极与I核本振N高频端LOIN_H连接，源级与所述第三晶体管M19的漏极连接，漏极与可重构LC谐振电路连接；所述第八晶体管M5_H的栅极与I核本振P高频端LOIP_H连接，源级与所述第三晶体管M19的漏极连接，漏极与可重构LC谐振电路连接；所述第九晶体管M6_H的栅极与I核本振P高频端LOIP_H连接，源级与所述第四晶体管M20的漏极连接，漏极与可重构LC谐振电路连接；所述第十晶体管M4_H的栅极与I核本振N高频端LOIN_H连接，源级与所述第四晶体管M20的漏极连接，漏极与可重构LC谐振电路连接；所述第十一晶体管M6_L的栅极与I核本振P低频端LOIP_L连接，源级与所述第四晶体管M20的漏极连接，漏极与可重构LC谐振电路连接；所述第十二晶体管M4_L的栅极与I核本振N低频端LOIN L连接，源级与所述第四晶体管M20的漏极连接，漏极与可重构LC谐振电路连接；

Q核开关级电路包括第二十一晶体管M11_L、第二十三晶体管M11_H、第二十八晶体管M12_L、第二十六晶体管M12_H、第二十二晶体管M13_L、第二十四晶体管M13_H、第二十七晶体管M14_L、第二十五晶体管M14_H；所述第二十一晶体管M11_L的栅极与Q核本振N低频端LOQN_L连接，源级与所述第十九晶体管M21的漏极连接，漏极与可重构LC谐振电路连接；所述第二十二晶体管M13_L的栅极与Q核本振P低频端LOQP_L连接，源级与所述第十九晶体管M21的漏极连接，漏极与可重构LC谐振电路连接；所述第二十三晶体管M11_H的栅极与Q核本振N高频端LOQN_H连接，源级与所述第十九晶体管M21的漏极连接，漏极与可重构LC谐振电路连接；所述第二十四晶体管M13H的栅极与Q核本振P高频端LOQP_H连接，源级与所述第十九晶体管M21的漏极连接，漏极与可重构LC谐振电路连接；所述第二十五晶体管M14_H的栅极与Q核本振P高频端LOQP_H连接，源级与所述第二十晶体管M22的漏极连接，漏极与可重构LC谐振电路连接；所述第二十六晶体管M12_H的栅极与Q核本振N高频端LOQN_H连接，源级与所述第二十晶体管M22的漏极连接，漏极与可重构LC谐振电路连接；所述第二十七晶体管M14_L的栅极与Q核本振P低频端LOQP_L连接，源级与所述第二十晶体管M22的漏极连接，漏极与可重构LC谐振电路连接；所述第二十八晶体管M12_L的栅极与Q核本振N低频端LOQN_L连接，源级与所述第二十晶体管M22的漏极连接，漏极与可重构LC谐振电路连接。

进一步地，所述可重构LC谐振电路包括第十三晶体管M7_L、第十四晶体管M7_H、第十六晶体管M8_L、第十五晶体管M8_H、第二十九晶体管M15_L、第三十晶体管M15H、第三十二晶体管M16_L、第三十一晶体管M16_H、第一电容C1、第二电容C2、第一电感L1、第二电感L2、第三电感L3、第四电感L4、第五电感L5、第六电感L6、第一开关SW5、第二开关SW6、第三开关SW7、第四开关SW8；

所述第十三晶体管M7_L的栅极与低直流偏置电压Vcas_L连接，源级与所述第五晶体管M3_L的漏极连接，还与所述第十一晶体管M6_L的漏极连接；所述第十四晶体管M7_H的栅极与高直流偏置电压Vcas_H连接，源级与所述第七晶体管M3_H的漏极连接，还与所述第九晶体管M6_H的漏极连接；所述第十五晶体管M8_H的栅极与高直流偏置电压Vcas_H连接，源级与所述第八晶体管M5_H的漏极连接，还与所述第十晶体管M4_H的漏极连接；所述第十六晶体管M8_L的栅极与低直流偏置电压Vcas_L连接，源级与所述第六晶体管M5_L的漏极连接，还与所述第十二晶体管M4_L的漏极连接；所述第二十九晶体管M15_L的栅极与低直流偏置电压Vcas_L连接，源级与所述第二十一晶体管M11L的漏极连接，还与所述第二十七晶体管M14_L的漏极连接，漏极与所述第十三晶体管M7_L的漏极连接；所述第三十晶体管M15_H的栅极与高直流偏置电压Vcas_H连接，源级与所述第二十三晶体管M11_H的漏极连接，还与所述第二十五晶体管M14_H的漏极连接，漏极与所述第十四晶体管M7_H的漏极连接；所述第三十一晶体管M16_H的栅极与高直流偏置电压Vcas_H连接，源级与所述第二十四晶体管M13_H的漏极连接，还与所述第二十六晶体管M12_H的漏极连接，漏极与所述第十五晶体管M8_H的漏极连接；所述第三十二晶体管M16_L的栅极与低直流偏置电压Vcas_L连接，源级与所述第二十二晶体管M13_L的漏极连接，还与所述第二十八晶体管M12_L的漏极连接，漏极与所述第十六晶体管M8_L的漏极连接；所述第一电感L1的一端与所述第十三晶体管M7_L的漏极连接，另一端与第二电感L2的一端连接，第二电感L2的另一端与第三电感L3的一端连接，第三电感L3的另一端与第四电感L4的一端连接，第四电感L4的另一端与所述第十六晶体管M8_L的漏极连接；第二电感L2和第三电感L3的连接点与电源电压连接；第一电容C1的一端与所述第十三晶体管M7_L的漏极连接，另一端与第一开关SW5的一端连接，第一开关SW5的另一端所述第十六晶体管M8_L的漏极连接；第二电容C2的一端与所述第十四晶体管M7_H的漏极连接，还与第一电感L1、第二电感L2的连接点连接，第二电容C2的另一端与第二开关SW6的一端连接，第二开关SW6的另一端所述第十五晶体管M8H的漏极连接，还与第三电感L3、第四电感L4的连接点连接；所述第五电感L5的一端与负载连接，另一端与第六电感L6连接，第六电感L6的另一端与第四开关SW8的一端连接，第四开关SW8的另一端与负载连接并接地；开关第三SW7的一端与第五电感L5、第六电感L6的连接点连接，另一端接地。

进一步地，所述负载包括第一电阻R1，第一电阻R1的一端与第五电感L5连接，另一端接地。

进一步地，所述第一电感L1、第二电感L2、第三电感L3、第四电感L4、第五电感L5、第六电感L6构成了八端口变压器。

进一步地，所述第一晶体管M1、第二晶体管M2、第十七晶体管M9、第十八晶体管M10、第三晶体管M19、第四晶体管M20、第十九晶体管M21、第二十晶体管M22、第五晶体管M3_L、第七晶体管M3_H、第十二晶体管M4_L、第十晶体管M4_H、晶体管M5_L、第八晶体管M5_H、第十一晶体管M6_L、第九晶体管M6_H、第二十一晶体管M11L、晶体管M11_第六H、第二十八晶体管M12_L、第二十六晶体管M12_H、第二十二晶体管M13_L、第二十四晶体管M13_H、第二十七晶体管M14_L、第二十五晶体管M14_H、第十三晶体管M7_L、第十四晶体管M7_H、第十六晶体管M8_L、第十五晶体管M8_H、第二十九晶体管M15_L、第三十晶体管M15_H、第三十二晶体管M16_L、第三十一晶体管M16_H均为NMOS管。

本发明的有益效果是：本发明将混频器和功率放大器结合起来，并设计了增益自举电路部分，构成了一种功率混频器电路；其作用是可以直接在混频器上提高输出功率而不需要单独做功率放大器，从而减小面积和功耗。通常情况下，功率放大器会输出十几或者二十dBm的大功率，而本发明应用的场景只是几个dBm的输出功率，因此无需做一个大功率的功率放大器。功率混频器相比于传统的方式可以减小一个电感的面积，也会由于减少了一级电路而在多模多频情况下可以降低一些功耗。增益自举电路部分可以用来稳定输入管漏极电压，提高线性度。。

进一步地，本发明利用一种可重构LC谐振回路技术，其作用是可仅仅使用一个电感的面积就同时覆盖低中高三个频段，并且通过开关使整个回路谐振在三个不同频段上。这样大大降低了多模多频所需要使用的电感数目，降低了芯片面积，从而降低成本。这三种技术结合起来形成了低功耗低成本高线性度的功率混频器电路。

附图说明

图1为现有技术提供的一种传统直接上变频的混频器与功率放大器的结构示意图；

图2为现有技术提供的一种传统直接上变频的混频器与功率放大器的电路原理图；

图3为本发明实施例提供的简易功率混频器的电路原理图；

图4为本发明实施例提供的加入增益自举的简易功率混频器的电路原理图；

图5为本发明实施例提供的可重构LC谐振回路的结构示意图；

图6为本发明实施例提供的八端口器件变压器版图的示意图；

图7为本发明实施例提供的功率混频器电路原理图；(

图8为本发明实施例提供的功率混频器电路低频工作时电路的原理图；

图9为本发明实施例提供的功率混频器电路高频工作时电路的原理图；

图10为本发明实施例提供的功率混频器电路输出匹配仿真结果图；

图11为本发明实施例提供的功率混频器电路输出频谱仿真结果图。

具体实施方式

下面结合附图和实施例对本发明实施例进一步说明。

如图3所示，功率混频器由两个核(图中I核和Q核)和一个由谐振网络构成的负载组成。在I核里面，晶体管M1、晶体管M2为两个MOS管构成的伪差分对作为输入管，将输入的基带电压信号(BBIP、BBIN、BBQP、BBQN)转换成基带电流信号，为了提高效率晶体管M1、晶体管M2工作在Class-AB(AB类功率放大器)状态；晶体管M3、M5和晶体管M4、M6分别构成两组差分对，通过在栅端施加差分的本振信号(LOIP、LOIN、LOQP、LOQN)，如果本振信号的摆幅足够大(大于差分对的过驱动电压)，该差分对就是一个电流开关，输出的电流就含有基带信号调制过的高频信号，之所以用差分对是可以降低本振(LOIN、LOIP；LOQN、LOQP)端口到基带(BBIN、BBIP；BBQN、BBQP)端口的泄露，同时两组差分对的输出交叉相连，这样可以降低LO到RF(图中晶体管M7、M8源极)和RF到LO端口的泄露；晶体管M7、M8是两个2.5V的高压晶体管(可以承受2.5V的电压)，可以耐受输出端较高的电压摆幅，其栅端接到直流偏置电压Vcas。Q核的构成与I核相同，Q核中的晶体管M9、M10、M11、M12、M13、M14、M15、M16与I核中晶体管M1、M2、M3、M4、M5、M6、M7、M8的功能相对应。I、Q两核的调制过的高频电流经过晶体管M7、M8和晶体管M15、M16管后相加，这样在输出频谱中可以消除掉镜像分量。相加后的高频电流经过一个由变压器和电容C构成的谐振网络，通过合适的变压器比例进行阻抗变换，可以输出大功率(几个dBm)给片外的50欧姆负载，同时谐振网络还具备频带选择的功能。因为w＝1/√(LC)，改变电容C值可以改变频段w；图3、图4都只是一个单频段的功率混频器电路；图7的电路可以工作在四个模式(NB-IoT、802.11ah、BLE、ZigBee通信协议)，这四个模式涵盖了0.7～0.9G(低)、1.7～1.9G(中)、2.4～2.5G(高)三个频段。

与图2相比，图3将图2中的混频器和功率放大器两级电路结合在同一级电路上。图3中的晶体管M1、M2、M3、M4、M5、M6、晶体管M9、M10、M11、M12、M13、M14作用分别与图2的晶体管M1、M2、M3、M4、M5、M6、晶体管M9、M10、M11、M12、M13、M14相同，不同点在于图3功率混频器的输出功率要求比图2的混频器要高，所以晶体管M1、M2、晶体管M9、M10工作在Class-AB状态来提高效率，同时图3的晶体管M1、M2、M3、M4、M5、M6、晶体管M9、M10、M11、M12、M13、M14尺寸也大于图2的来满足大功率的要求。图3中的晶体管M7、M8、晶体管M15、M16管作用相当于图2中晶体管M17、M18。图3中谐振网络的结构与图2中功率放大器的谐振网络相同。这样结合起来就减少了图2中混频器的谐振网络减少了一个电感的面积，可以降低芯片面积，降低成本。

如图4所示，功率混频器中加入了增益自举电路，在I核中即在输入晶体管M1、M2漏极叠加晶体管M19、M20，漏极同时输入到一个运算放大器(图中运算放大器Opamp1、运算放大器Opamp2)的负输入端，运算放大器的输出端输入到M19、M20管的栅端，形成一个负反馈回路，可以使晶体管M1、M2漏极的电压稳定在运算放大器的正输入端所给的参考电压(图中Vgb)上。Q核的构成与I核相同，Q核中的晶体管M21、M22、运算放大器Opamp3、运算放大器Opamp4分别与I核中M19、M20管、运算放大器Opamp1、运算放大器Opamp2的功能相对应。

图3和图4是单频段的功率混频器，图5是用来替换图3、图4功率混频器中的谐振网络部分用以实现多频段的功能。如图5所示，在低频段(0.7-0.9GHz)时，开关SW1、开关SW2、开关SW5、开关SW8闭合，其它开关断开，这样变压器的初级形成一个较大的电感，次级也形成一个较大的电感，电容C1用来谐振；反之在中高频段(1.7-1.9GHz和2.4-2.5GHz)的时候，开关SW3、开关SW4、开关SW6、开关SW7闭合，其它开关断开，变压器的初级形成一个比低频段时小的电感，次级也形成一个小电感，电容C2同样用来谐振，通过调整C2大小可以在中高两个频段之间进行切换。图5电路中显示的所有电感实际上只是由一个变压器抽象出来的电路模型，这个变压器是一个八端口器件，其版图示例如图6所示，其中变压器形状、变比、面积大小、线宽、线距和圈数等参数不限于图中所示，同时端口引出的位置也不限于图中所示，但是要注意保持对称。

如图7所示，整体架构采用了加入增益自举的功率混频器，其中谐振网络替换成可重构的LC谐振回路来实现多频段的功能。本发明将吉尔伯特混频器电路和功率放大器电路结合在一起，所述功率混频器包括依次电连接的跨导级电路、增益自举电路、开关级电路和负载电路；所述跨导级电路用来输入基带信号；

所述增益自举电路用来稳定跨导级电路的输出电压；

所述开关级电路用来根据本振信号控制开关级电路的开关管，使开关管起到开关的作用；所述负载电路是用来连接负载。

所述功率混频器还包括可重构LC谐振电路，电连接于所述开关级与所述负载级之间，所述可重构LC谐振电路采用一个电感的面积同时覆盖低中高三个频段，使可重构LC谐振电路谐振在三个不同频段上。

所述功率混频器分为I核和Q核两路信号。

所述I核跨导级电路包括第一晶体管M1和第二晶体管M2，所述第一晶体管M1的栅极与基带信号BBIP连接，源级接地，漏极与I核增益自举电路连接；所述第二晶体管M2的栅极与基带信号BBIN连接，源级接地，漏极与I核增益自举电路连接；

所述Q核跨导级电路包括第十七晶体管M9、第十八晶体管M10；所述第十七晶体管M9的栅极与基带信号BBQP连接，源级接地，漏极与Q核增益自举电路连接；所述第十八晶体管M10的栅极与基带信号BBQN连接，源级接地，漏极与Q核增益自举电路连接。

所述I核增益自举电路包括第三晶体管M19、第四晶体管M20、第一运算放大器Opamp1和第二运算放大器Opamp2；所述第一运算放大器Opamp1的输入正极端与直流偏置电压Vgb连接，输入负极端与所述第三晶体管M19的源级连接，所述第三晶体管M19的源级与所述第一晶体管M1的漏极连接，所述第三晶体管M19的栅极与第一运算放大器Opamp1的输出端连接，所述第三晶体管M19的漏极与I核开关级连接；

所述第二运算放大器Opamp2的输入正极端与直流偏置电压Vgb连接，输入负极端与所述第四晶体管M20的源级连接，所述第四晶体管M20的源级与所述第二晶体管M2的漏极连接，所述第四晶体管M20的栅极与第二运算放大器Opamp2的输出端连接，所述第四晶体管M20的漏极与I核开关级连接；

所述Q核增益自举电路包括第十九晶体管M21、第二十晶体管M22、第三运算放大器Opamp3和第四运算放大器Opamp4；所述第三运算放大器Opamp3的输入正极端与直流偏置电压Vgb连接，输入负极端与所述第十九晶体管M21的源级连接，所述第十九晶体管M21的源级与所述第十七晶体管M9的漏极连接，所述第十九晶体管M21的栅极与第三运算放大器Opamp3的输出端连接，所述第十九晶体管M21的漏极与Q核开关级连接；

所述第四运算放大器Opamp4的输入正极端与直流偏置电压Vgb连接，输入负极端与所述第二十晶体管M22的源级连接，所述第二十晶体管M22的源级与所述第十八晶体管M10的漏极连接，所述第二十晶体管M22的栅极与第四运算放大器Opamp4的输出端连接，所述第二十晶体管M22的漏极与Q核开关级连接。

I核开关级电路包括第五晶体管M3_L、第七晶体管M3_H、第十二晶体管M4_L、第十晶体管M4_H、第六晶体管M5_L、第八晶体管M5_H、第十一晶体管M6_L、第九晶体管M6_H；所述第五晶体管M3_L的栅极与I核本振N低频端LOIN_L连接，源级与所述第三晶体管M19的漏极连接，漏极与可重构LC谐振电路连接；所述第六晶体管M5_L的栅极与I核本振P低频端LOIP_L连接，源级与所述第三晶体管M19的漏极连接，漏极与可重构LC谐振电路连接；所述第七晶体管M3_H的栅极与I核本振N高频端LOIN_H连接，源级与所述第三晶体管M19的漏极连接，漏极与可重构LC谐振电路连接；所述第八晶体管M5_H的栅极与I核本振P高频端LOIP_H连接，源级与所述第三晶体管M19的漏极连接，漏极与可重构LC谐振电路连接；所述第九晶体管M6_H的栅极与I核本振P高频端LOIP_H连接，源级与所述第四晶体管M20的漏极连接，漏极与可重构LC谐振电路连接；所述第十晶体管M4_H的栅极与I核本振N高频端LOIN_H连接，源级与所述第四晶体管M20的漏极连接，漏极与可重构LC谐振电路连接；所述第十一晶体管M6_L的栅极与I核本振P低频端LOIP L连接，源级与所述第四晶体管M20的漏极连接，漏极与可重构LC谐振电路连接；所述第十二晶体管M4_L的栅极与I核本振N低频端LOIN L连接，源级与所述第四晶体管M20的漏极连接，漏极与可重构LC谐振电路连接；

Q核开关级电路包括第二十一晶体管M11_L、第二十三晶体管M11_H、第二十八晶体管M12_L、第二十六晶体管M12_H、第二十二晶体管M13_L、第二十四晶体管M13_H、第二十七晶体管M14_L、第二十五晶体管M14_H；所述第二十一晶体管M11_L的栅极与Q核本振N低频端LOQN_L连接，源级与所述第十九晶体管M21的漏极连接，漏极与可重构LC谐振电路连接；所述第二十二晶体管M13_L的栅极与Q核本振P低频端LOQP_L连接，源级与所述第十九晶体管M21的漏极连接，漏极与可重构LC谐振电路连接；所述第二十三晶体管M11_H的栅极与Q核本振N高频端LOQN_H连接，源级与所述第十九晶体管M21的漏极连接，漏极与可重构LC谐振电路连接；所述第二十四晶体管M13H的栅极与Q核本振P高频端LOQP_H连接，源级与所述第十九晶体管M21的漏极连接，漏极与可重构LC谐振电路连接；所述第二十五晶体管M14_H的栅极与Q核本振P高频端LOQP_H连接，源级与所述第二十晶体管M22的漏极连接，漏极与可重构LC谐振电路连接；所述第二十六晶体管M12_H的栅极与Q核本振N高频端LOQN_H连接，源级与所述第二十晶体管M22的漏极连接，漏极与可重构LC谐振电路连接；所述第二十七晶体管M14_L的栅极与Q核本振P低频端LOQP_L连接，源级与所述第二十晶体管M22的漏极连接，漏极与可重构LC谐振电路连接；所述第二十八晶体管M12_L的栅极与Q核本振N低频端LOQN_L连接，源级与所述第二十晶体管M22的漏极连接，漏极与可重构LC谐振电路连接。

所述可重构LC谐振电路包括第十三晶体管M7_L、第十四晶体管M7_H、第十六晶体管M8_L、第十五晶体管M8_H、第二十九晶体管M15_L、第三十晶体管M15_H、第三十二晶体管M16_L、第三十一晶体管M16_H、第一电容C1、第二电容C2、第一电感L1、第二电感L2、第三电感L3、第四电感L4、第五电感L5、第六电感L6、第一开关SW5、第二开关SW6、第三开关SW7、第四开关SW8；

所述第十三晶体管M7_L的栅极与低直流偏置电压Vcas_L连接，源级与所述第五晶体管M3_L的漏极连接，还与所述第十一晶体管M6_L的漏极连接；所述第十四晶体管M7_H的栅极与高直流偏置电压Vcas_H连接，源级与所述第七晶体管M3_H的漏极连接，还与所述第九晶体管M6H的漏极连接；所述第十五晶体管M8_H的栅极与高直流偏置电压Vcas_H连接，源级与所述第八晶体管M5_H的漏极连接，还与所述第十晶体管M4_H的漏极连接；所述第十六晶体管M8_L的栅极与低直流偏置电压Vcas_L连接，源级与所述第六晶体管M5_L的漏极连接，还与所述第十二晶体管M4_L的漏极连接；所述第二十九晶体管M15_L的栅极与低直流偏置电压Vcas_L连接，源级与所述第二十一晶体管M11L的漏极连接，还与所述第二十七晶体管M14_L的漏极连接，漏极与所述第十三晶体管M7_L的漏极连接；所述第三十晶体管M15_H的栅极与高直流偏置电压Vcas_H连接，源级与所述第二十三晶体管M11_H的漏极连接，还与所述第二十五晶体管M14_H的漏极连接，漏极与所述第十四晶体管M7_H的漏极连接；所述第三十一晶体管M16_H的栅极与高直流偏置电压Vcas_H连接，源级与所述第二十四晶体管M13_H的漏极连接，还与所述第二十六晶体管M12_H的漏极连接，漏极与所述第十五晶体管M8_H的漏极连接；所述第三十二晶体管M16_L的栅极与低直流偏置电压Vcas_L连接，源级与所述第二十二晶体管M13_L的漏极连接，还与所述第二十八晶体管M12_L的漏极连接，漏极与所述第十六晶体管M8_L的漏极连接；所述第一电感L1的一端与所述第十三晶体管M7_L的漏极连接，另一端与第二电感L2的一端连接，第二电感L2的另一端与第三电感L3的一端连接，第三电感L3的另一端与第四电感L4的一端连接，第四电感L4的另一端与所述第十六晶体管M8_L的漏极连接；第二电感L2和第三电感L3的连接点与电源电压连接；第一电容C1的一端与所述第十三晶体管M7_L的漏极连接，另一端与第一开关SW5的一端连接，第一开关SW5的另一端所述第十六晶体管M8_L的漏极连接；第二电容C2的一端与所述第十四晶体管M7_H的漏极连接，还与第一电感L1、第二电感L2的连接点连接，第二电容C2的另一端与第二开关SW6的一端连接，第二开关SW6的另一端所述第十五晶体管M8_H的漏极连接，还与第三电感L3、第四电感L4的连接点连接；所述第五电感L5的一端与负载连接，另一端与第六电感L6连接，第六电感L6的另一端与第四开关SW8的一端连接，第四开关SW8的另一端与负载连接并接地；第三开关SW7的一端与第五电感L5、第六电感L6的连接点连接，另一端接地。

所述负载包括第一电阻R1，第一电阻R1的一端与第五电感L5连接，另一端接地。所述第一电感L1、第二电感L2、第三电感L3、第四电感L4、第五电感L5、第六电感L6构成了八端口变压器。

所述第一晶体管M1、第二晶体管M2、第十七晶体管M9、第十八晶体管M10、第三晶体管M19、第四晶体管M20、第十九晶体管M21、第二十晶体管M22、第五晶体管M3_L、第七晶体管M3_H、第十二晶体管M4_L、第十晶体管M4_H、第六晶体管M5_L、第八晶体管M5_H、第十一晶体管M6_L、第九晶体管M6_H、第二十一晶体管M11_L、第二十三晶体管M11_H、第二十八晶体管M12_L、第二十六晶体管M12_H、第二十二晶体管M13_L、第二十四晶体管M13_H、第二十七晶体管M14_L、第二十五晶体管M14_H、第十三晶体管M7_L、第十四晶体管M7_H、第十六晶体管M8_L、第十五晶体管M8_H、第二十九晶体管M15_L、第三十晶体管M15_H、第三十二晶体管M16_L、第三十一晶体管M16_H均为NMOS管。

在I核中，由于输入管(图中第一晶体管M1、第二晶体管M2)以及增益自举电路(第三晶体管M19、第四晶体管M20和第一运算放大器Opamp1、第二运算放大器Opamp2)处理的是低频基带信号，所以这部分在不同模式不同频段下都是公用的。功率混频器的差分对在中高频段(第七晶体管M3_H、第十晶体管M4_H、第八晶体管M5_H、第九晶体管M6_H、第二十三晶体管M11_H、第二十六晶体管M12_H、第二十四晶体管M13_H、第二十五晶体管M14_H)和低频段(第五晶体管M3_L、第十二晶体管M4_L、第六晶体管M5_L、第十一晶体管M6_L、第二十一晶体管M11_L、第二十八晶体管M12_L、第二十二晶体管M13_L、第二十七晶体管M14_L)分为两部分，可以通过控制(LOIP_H、LOIN_H、LOQP_H、LOQN_H和LOIP_L、LOIN_L、LOQP_L、LOQN_L)栅电压使得同一时间只有其中一组工作，另一组处于关闭状态。中高频段和低频段又分别经过两组高压晶体管(第十四晶体管M7_H、第十五晶体管M8_H和第十三晶体管M7_L、第十六晶体管M8_L)，注意这四个高压管既是图3中的高压管，同时又相当于是图5中的四个开关(SW1～SW4)，具有双重作用，通过控制栅电压(Vcas_H和Vcas_L)来使得同一时间只有其中一组工作，另一组关闭。Q核的构成与I核相同，Q核中的第十七晶体管M9、第十八晶体管M10、第十九晶体管M21、第二晶体管M22、第三运算放大器Opamp3、第四运算放大器Opamp4、第二十一晶体管M11_L、第二十八晶体管M12_L、第二十二晶体管M13_L、第二十七晶体管M14_L、第二十三晶体管M11_H、第二十六晶体管M12_H、第二十四晶体管M13_H、第二十五晶体管M14_H、第二十九晶体管M15_L、第三十二晶体管M16_L、第三十晶体管M15_H、第三十一晶体管M16_H分别与I核中第一晶体管M1、第二晶体管M2、第三晶体管M19、第四晶体管M20、第一运算放大器Opamp1、第二运算放大器Opamp2、第五晶体管M3_L、第十二晶体管M4_L、第六晶体管M5_L、第十一晶体管M6_L、第七晶体管M3_H、第十晶体管M4_H、第八晶体管M5_H、第九晶体管M6_H、第十三晶体管M7_L、第十五晶体管M8_L、第十四晶体管M7_H、第十五晶体管M8_H的功能相对应。图3、图4简易混频器中I、Q核的M7、M8、M15、M16所实现的功能在图7中是重复利用可重构LC谐振回路里的SW1-4，SW1’-4’来实现的。I、Q两路调制后的高频信号在高压管后进行相加，接到可重构的LC谐振回路上，这样在中高频段和低频段之间就实现了可重构。中高频段之间的可重构可通过调整第二电容C2的值。图中第一电阻R1为50欧姆负载。第一电感L1、第二电感L2、第三电感L3、第四电感L4、第五电感L5、第六电感L6是由八端口变压器抽象出来的电感模型。

图7中第十三晶体管M7_L、第十四晶体管M7_H、第十五晶体管M8_H、第十六晶体管M8_L(图7中还用SW1、SW2、SW3、SW4表示)相对于图5中的开关SW1、SW2、SW3、SW4；第二十九晶体管M15_L、第三十晶体管M15_H、第三十一晶体管M16_H、第三十二晶体管M16_L(图7中还用SW1’、SW2’、SW3’、SW4’表示)也类似于图5中的开关SW1、SW2、SW3、SW4。I核(或Q核)采用四个开关对，是因为在中高频段时，由于第十三晶体管M7_L、第十六晶体管M8_L开关不理想，存在一定寄生电容，会导致第七晶体管M3_H、第十晶体管M4_H、第八晶体管M5_H、第九晶体管M6_H(或第二十三晶体管M11_H、第二十六晶体管M12_H、第二十四晶体管M13_H、第二十五晶体管M14_H)的漏极受到变压器端口1和4电压波动的影响大，对整体线性度有影响。

低频段工作的时候，如图8所示，可以看出低频段工作的时候与图4所示电路相近；同理中图9所示的高频段工作的时候也与图4相近。图10是对整体电路进行输出匹配的仿真结果，可以看到输出匹配S22在三个频段上都小于-8dB，同时三条曲线也显示出整体电路可以较好地谐振在三个频段上。图11是整体电路的输出频谱仿真，可以看出带内辐射在0.8G频段时<-55dBc；1.8G频段<-52dBc；2.4G频段<-45dBc,所以线性度较高。整体电路在0.8G频段时输出功率3.4dBm，功耗42mW；1.8G时输出功率3.5dBm，功耗43mW；2.4G时输出功率4dBm，功耗40mW，因此整个电路功耗较低。

本发明电路是将混频器和功率放大器结合起来的电路，其作用是可以直接在混频器上提高输出功率而不需要单独做功率放大器，从而减小面积和功耗。通常情况下，功率放大器会输出十几二十dBm的大功率，而本发明应用的场景只是几个dBm的输出功率，因此无需做一个大功率的功率放大器。功率混频器相比于传统的方式可以减小一个电感的面积，也会由于减少了一级电路而在多模多频情况下可以降低一些功耗。通常在大信号工作条件下，MOS管的漏极会有较大的电压波动，大的电压波动会导致输出阻抗有大的变化，这就会引起非线性，使最终的发射机输出频谱中含有较大的带内分量；本发明在功率混频器中加入了增益自举电路，其作用是用来稳定输入管漏极电压，提高线性度。本发明利用一种可重构LC谐振回路技术。其作用是可仅仅使用一个电感的面积就同时覆盖低中高三个频段，并且通过开关使整个回路谐振在三个不同频段上。这样大大降低了多模多频所需要使用的电感数目，降低了芯片面积，从而降低成本。这三种技术结合起来可形成低功耗低成本高线性度的功率混频器电路。

以上结合附图对本发明进行了详细说明，但本发明不仅仅局限于上述具体实施方式，本领域的普通技术人员根据所具备的知识，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (10)

1.一种功率混频器电路，其特征在于：该电路将吉尔伯特混频器电路和功率放大器电路结合在一起，所述功率混频器包括依次电连接的跨导级电路、增益自举电路、开关级电路和负载电路；

所述跨导级电路用来输入基带信号；

所述增益自举电路用来稳定跨导级电路的输出电压；

所述开关级电路用来根据本振信号控制开关级电路的开关管，使开关管起到开关的作用；

所述负载电路是用来连接负载。

2.根据权利要求1所述的功率混频器电路，其特征在于：所述功率混频器还包括可重构LC谐振电路，电连接于所述开关级与所述负载级之间，所述可重构LC谐振电路采用一个电感的面积同时覆盖低中高三个频段，使可重构LC谐振电路谐振在三个不同频段上。

3.根据权利要求2所述的功率混频器电路，其特征在于：所述功率混频器分为I核和Q核两路信号。

4.根据权利要求3所述的功率混频器电路，其特征在于：所述I核跨导级电路包括第一晶体管(M1)和第二晶体管(M2)，所述第一晶体管(M1)的栅极与基带信号(BBIP)连接，源级接地，漏极与I核增益自举电路连接；所述第二晶体管(M2)的栅极与基带信号(BBIN)连接，源级接地，漏极与I核增益自举电路连接；

所述Q核跨导级电路包括第十七晶体管(M9)、第十八晶体管(M10)；所述第十七晶体管(M9)的栅极与基带信号(BBQP)连接，源级接地，漏极与Q核增益自举电路连接；所述第十八晶体管(M10)的栅极与基带信号(BBQN)连接，源级接地，漏极与Q核增益自举电路连接。

5.根据权利要求4所述的功率混频器电路，其特征在于：所述I核增益自举电路包括第三晶体管(M19)、第四晶体管(M20)、第一运算放大器(Opamp1)和第二运算放大器(Opamp2)；所述第一运算放大器(Opamp1)的输入正极端与直流偏置电压(Vgb)连接，输入负极端与所述第三晶体管(M19)的源级连接，所述第三晶体管(M19)的源级与所述第一晶体管(M1)的漏极连接，所述第三晶体管(M19)的栅极与第一运算放大器(Opamp1)的输出端连接，所述第三晶体管(M19)的漏极与I核开关级连接；

所述第二运算放大器(Opamp2)的输入正极端与直流偏置电压(Vgb)连接，输入负极端与所述第四晶体管(M20)的源级连接，所述第四晶体管(M20)的源级与所述第二晶体管(M2)的漏极连接，所述第四晶体管(M20)的栅极与第二运算放大器(Opamp2)的输出端连接，所述第四晶体管(M20)的漏极与I核开关级连接；

所述Q核增益自举电路包括第十九晶体管(M21)、第二十晶体管(M22)、第三运算放大器(Opamp3)和第四运算放大器(Opamp4)；所述第三运算放大器(Opamp3)的输入正极端与直流偏置电压(Vgb)连接，输入负极端与所述第十九晶体管(M21)的源级连接，所述第十九晶体管(M21)的源级与所述第十七晶体管(M9)的漏极连接，所述第十九晶体管(M21)的栅极与第三运算放大器(Opamp3)的输出端连接，所述第十九晶体管(M21)的漏极与Q核开关级连接；

所述第四运算放大器(Opamp4)的输入正极端与直流偏置电压(Vgb)连接，输入负极端与所述第二十晶体管(M22)的源级连接，所述第二十晶体管(M22)的源级与所述第十八晶体管(M10)的漏极连接，所述第二十晶体管(M22)的栅极与第四运算放大器(Opamp4)的输出端连接，所述第二十晶体管(M22)的漏极与Q核开关级连接。

6.根据权利要求5所述的功率混频器电路，其特征在于：I核开关级电路包括第五晶体管(M3_L)、第七晶体管(M3_H)、第十二晶体管(M4_L)、第十晶体管(M4_H)、晶体管(M5_L)、第八晶体管(M5_H)、第十一晶体管(M6_L)、第九晶体管(M6_H)；

所述第五晶体管(M3_L)的栅极与I核本振N低频端(LOIN_L)连接，源级与所述第三晶体管(M19)的漏极连接，漏极与可重构LC谐振电路连接；

所述第六晶体管(M5_L)的栅极与I核本振P低频端(LOIP_L)连接，源级与所述第三晶体管(M19)的漏极连接，漏极与可重构LC谐振电路连接；

所述第七晶体管(M3_H)的栅极与I核本振N高频端(LOIN_H)连接，源级与所述第三晶体管(M19)的漏极连接，漏极与可重构LC谐振电路连接；

所述第八晶体管(M5_H)的栅极与I核本振P高频端(LOIP_H)连接，源级与所述第三晶体管(M19)的漏极连接，漏极与可重构LC谐振电路连接；

所述第九晶体管(M6_H)的栅极与I核本振P高频端(LOIP_H)连接，源级与所述第四晶体管(M20)的漏极连接，漏极与可重构LC谐振电路连接；

所述第十晶体管(M4_H)的栅极与I核本振N高频端(LOIN_H)连接，源级与所述第四晶体管(M20)的漏极连接，漏极与可重构LC谐振电路连接；

所述第十一晶体管(M6_L)的栅极与I核本振P低频端(LOIP_L)连接，源级与所述第四晶体管(M20)的漏极连接，漏极与可重构LC谐振电路连接；

所述第十二晶体管(M4_L)的栅极与I核本振N低频端(LOIN_L)连接，源级与所述第四晶体管(M20)的漏极连接，漏极与可重构LC谐振电路连接；

Q核开关级电路包括第二十一晶体管(M11_L)、第二十三晶体管(M11_H)、第二十八晶体管(M12_L)、第二十六晶体管(M12_H)、第二十二晶体管(M13_L)、第二十四晶体管(M13_H)、第二十七晶体管(M14_L)、第二十五晶体管(M14_H)；

所述第二十一晶体管(M11_L)的栅极与Q核本振N低频端(LOQN_L)连接，源级与所述第十九晶体管(M21)的漏极连接，漏极与可重构LC谐振电路连接；

所述第二十二晶体管(M13L)的栅极与Q核本振P低频端(LOQP_L)连接，源级与所述第十九晶体管(M21)的漏极连接，漏极与可重构LC谐振电路连接；

所述第二十三晶体管(M11_H)的栅极与Q核本振N高频端(LOQN_H)连接，源级与所述第十九晶体管(M21)的漏极连接，漏极与可重构LC谐振电路连接；

所述第二十四晶体管(M13_H)的栅极与Q核本振P高频端(LOQP_H)连接，源级与所述第十九晶体管(M21)的漏极连接，漏极与可重构LC谐振电路连接；

所述第二十五晶体管(M14_H)的栅极与Q核本振P高频端(LOQP_H)连接，源级与所述第二十晶体管(M22)的漏极连接，漏极与可重构LC谐振电路连接；

所述第二十六晶体管(M12_H)的栅极与Q核本振N高频端(LOQN_H)连接，源级与所述第二十晶体管(M22)的漏极连接，漏极与可重构LC谐振电路连接；

所述第二十七晶体管(M14_L)的栅极与Q核本振P低频端(LOQP_L)连接，源级与所述第二十晶体管(M22)的漏极连接，漏极与可重构LC谐振电路连接；

所述第二十八晶体管(M12_L)的栅极与Q核本振N低频端(LOQN_L)连接，源级与所述第二十晶体管(M22)的漏极连接，漏极与可重构LC谐振电路连接。

7.根据权利要求6所述的功率混频器电路，其特征在于：所述可重构LC谐振电路包括第十三晶体管(M7_L)、第十四晶体管(M7_H)、第十六晶体管(M8_L)、第十五晶体管(M8_H)、第二十九晶体管(M15_L)、第三十晶体管(M15_H)、第三十二晶体管(M16L)、第三十一晶体管(M16_H)、第一电容(C1)、第二电容(C2)、第一电感(L1)、第二电感(L2)、第三电感(L3)、第四电感(L4)、第五电感(L5)、第六电感(L6)、第一开关(SW5)、第二开关(SW6)、第三开关(SW7)、第四开关(SW8)；

所述第十三晶体管(M7_L)的栅极与低直流偏置电压(Vcas_L)连接，源级与所述第五晶体管M3_L的漏极连接，还与所述第十一晶体管M6_L的漏极连接；

所述第十四晶体管(M7_H)的栅极与高直流偏置电压(Vcas_H)连接，源级与所述第七晶体管(M3_H)的漏极连接，还与所述第九晶体管(M6_H)的漏极连接；

所述第十五晶体管(M8_H)的栅极与高直流偏置电压(Vcas_H)连接，源级与所述第八晶体管(M5_H)的漏极连接，还与所述第十晶体管(M4_H)的漏极连接；

所述第十六晶体管(M8_L)的栅极与低直流偏置电压(Vcas_L)连接，源级与所述第六晶体管(M5_L)的漏极连接，还与所述第十二晶体管(M4_L)的漏极连接；

所述第二十九晶体管(M15_L)的栅极与低直流偏置电压(Vcas_L)连接，源级与所述第二十一晶体管(M11_L)的漏极连接，还与所述第二十七晶体管(M14_L)的漏极连接，漏极与所述第十三晶体管(M7_L)的漏极连接；

所述第三十晶体管(M15_H)的栅极与高直流偏置电压(Vcas_H)连接，源级与所述第二十三晶体管(M11_H)的漏极连接，还与所述第二十五晶体管(M14_H)的漏极连接，漏极与所述第十四晶体管(M7_H)的漏极连接；

所述第三十一晶体管(M16_H)的栅极与高直流偏置电压(Vcas_H)连接，源级与所述第二十四晶体管(M13_H)的漏极连接，还与所述第二十六晶体管(M12_H)的漏极连接，漏极与所述第十五晶体管(M8_H)的漏极连接；

所述第三十二晶体管(M16_L)的栅极与低直流偏置电压(Vcas_L)连接，源级与所述第二十二晶体管(M13_L)的漏极连接，还与所述第二十八晶体管(M12_L)的漏极连接，漏极与所述第十六晶体管(M8_L)的漏极连接；

所述第一电感(L1)的一端与所述第十三晶体管(M7_L)的漏极连接，另一端与第二电感(L2)的一端连接，第二电感(L2)的另一端与第三电感(L3)的一端连接，第三电感(L3)的另一端与第四电感(L4)的一端连接，第四电感(L4)的另一端与所述第十六晶体管(M8_L)的漏极连接；第二电感(L2)和第三电感(L3)的连接点与电源电压连接；第一电容(C1)的一端与所述第十三晶体管(M7_L)的漏极连接，另一端与第一开关(SW5)的一端连接，第一开关(SW5)的另一端所述第十六晶体管(M8_L)的漏极连接；第二电容(C2)的一端与所述第十四晶体管(M7_H)的漏极连接，还与第一电感(L1)、第二电感(L2)的连接点连接，第二电容(C2)的另一端与第二开关(SW6)的一端连接，第二开关(SW6)的另一端所述第十五晶体管(M8_H)的漏极连接，还与第三电感(L3)、第四电感(L4)的连接点连接；所述第五电感(L5)的一端与负载连接，另一端与第六电感(L6)连接，第六电感(L6)的另一端与第四开关(SW8)的一端连接，第四开关(SW8)的另一端与负载连接并接地；第三开关(SW7)的一端与第五电感(L5)、第六电感(L6)的连接点连接，另一端接地。

8.根据权利要求7所述的功率混频器电路，其特征在于：所述负载包括第一电阻(R1)，第一电阻(R1)的一端与第五电感(L5)连接，另一端接地。

9.根据权利要求7或8所述的功率混频器电路，其特征在于：所述第一电感(L1)、第二电感(L2)、第三电感(L3)、第四电感(L4)、第五电感(L5)、第六电感(L6)构成了八端口变压器。

10.根据权利要求4-8所述的功率混频器电路，其特征在于：所述第一晶体管(M1)、第二晶体管(M2)、第十七晶体管(M9)、第十八晶体管(M10)、第三晶体管(M19)、第四晶体管(M20)、第十九晶体管(M21)、第二十晶体管(M22)、第五晶体管(M3_L)、第七晶体管(M3_H)、第十二晶体管(M4_L)、第十晶体管(M4_H)、第六晶体管(M5_L)、第八晶体管(M5_H)、第十一晶体管(M6_L)、第九晶体管(M6_H)、第二十一晶体管(M11L)、第二十三晶体管(M11_H)、第二十八晶体管(M12_L)、第二十六晶体管(M12_H)、第二十二晶体管(M13_L)、第二十四晶体管(M13_H)、第二十七晶体管(M14_L)、第二十五晶体管(M14_H)、第十三晶体管(M7_L)、第十四晶体管(M7_H)、第十六晶体管(M8_L)、第十五晶体管(M8_H)、第二十九晶体管(M15_L)、第三十晶体管(M15_H)、第三十二晶体管(M16_L)、第三十一晶体管(M16_H)均为NMOS管。