CN108630707A - 可编程逻辑元件及其操作方法 - Google Patents

Abstract

本发明涉及可编程逻辑元件及其操作方法，在这里所揭露的示例实施例中，可基于非易失性储存机制例如铁电晶体管元件设置逻辑元件，其中，基于阈值电压的偏移可调节或编程功能行为。为此，可并联连接P型晶体管元件与N型晶体管元件，同时可使用铁电材料以建立导致第一功能行为的第一极化状态以及导致不同的第二功能行为的第二极化状态。例如，该逻辑元件依据该极化状态能够在P型晶体管行为与N型晶体管行为之间切换。

Description

可编程逻辑元件及其操作方法

技术领域

本发明通常涉及可用于模拟(analog)或数字(digital)电路中的电路元件例如晶体管，其中，可以静态及/或动态方式调节或编程逻辑元件的至少其中一些或逻辑元件块的功能行为。

背景技术

在微电子领域中已作了大量努力来持续提升在信号处理方面的性能，同时降低总体尺寸及功耗(power consumption)。目前，可基于先进CMOS技术形成强大的逻辑装置例如微处理器等，其中，P型晶体管元件及N型晶体管元件代表高性能低功率半导体装置的支柱。由于晶体管元件的尺寸不断缩小，可在单个半导体芯片中实施越来越多的功能，从而进一步提供在单个芯片上生产完整系统的能力。另一方面，例如通过降低先进晶体管元件的操作电压可持续降低复杂逻辑电路的功耗，而不显著地负面影响这些装置的开关速度，从而甚至在低功率应用中(可能结合额外资源，例如传感器元件、模拟-数字转换器等)可实施较大的计算能力。以此方式，可进一步为基于互补晶体管元件所制造的低成本系统提供高度复杂的信号处理能力。

尽管近年来已开发高度复杂的中央处理单元来为许多应用类型提供实施几乎任意所需计算能力的可能性，但仍持续趋向于减少总体计算时间，同时也降低功耗。对于给定的技术节点，可能不会同时优化这两方面，因为减少晶体管的开关时间(因此增加操作速度)通常可伴随静态及动态损失增加，从而增加功耗。

例如，如果针对专门定义的计算要求先进的计算能力以及降低的总体功耗，可设计专用集成电路以提供专门适应手头任务的经适当配置的硬件。尽管提供专门设计的集成电路可解决高性能与低功耗之间的冲突，但不可避免地显著降低与此类专门设计的集成电路相关的灵活性，因为该专门设计可能基本不允许在以后阶段重新修改专门设计的电路硬件。为了避免针对特定应用可被优化的专门设计的硬件配置的灵活性降低的问题，近十年来已开发其它概念，以在需要适应改变后的情况时允许重构电路硬件。此类传统可重构计算逻辑电路包括现场可编程门阵列(field programmable gate arrays；FPGA)，其通过将各基本逻辑块彼此适当连接来符合特定应用，从而基本上在配置相应硬件配置方面提供较高的灵活性。尤其，在研发领域，通过使用现场可编程门阵列制造较低数目的特定原型或产品，可实现成本的显著降低。一般来说，与例如专用集成电路相比，现场可编程门阵列的市场份额明显较少，因为尽管现场可编程门阵列的灵活性增强，但功率效率及计算资源密度降低与可编程门阵列相关，因为当前所建立的相应配置必须被储存并实施于相应存储区域中，对于非易失性(non-volatile)应用，这可能需要在可编程门阵列的电路中实施相应的非易失性储存装置。

目前，正在非常努力地组合可重构硬件结合传统逻辑电路及非易失性存储器的优点，以提供允许专门调整硬件区域(例如特定逻辑块)的优良半导体装置，使其针对特定的逻辑操作优化，而不需要为了在重新启动特定装置时能够建立所需硬件配置而在任意非易失性存储器中预编程所需硬件配置方面的大量开销。

在一些已提出的方法中，可使用非易失性储存元件例如铁电晶体管、基于电荷载流子(carrier)注入栅极电极的储存晶体管等建立非易失性储存装置，基于该装置可实施相应硬件重构。尽管此类方法很有希望增强相应非易失性储存装置的性能，从而也增强相应系统(包括可重构的逻辑区域)的总体性能，但看起来可能需要进一步增强相应半导体装置的可重构部分的灵活性及/或逻辑密度，以提高这些装置的经济重要性。

鉴于上述情形，本发明涉及用以提供可重构或可编程的逻辑装置的技术，同时避免或至少减轻上述问题的其中一个或多个的影响。

发明内容

下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。

一般来说，本发明是基于以下概念：在基本逻辑元件的层级本身提供非易失性功能以改进可重构或可编程逻辑装置领域中的逻辑密度及/或功耗及/或灵活性。为此，可提供基本具有晶体管元件的功能行为的逻辑元件，以允许调节或偏移装置特性，从而为有利地以非易失性方式编程单个逻辑元件的信号响应或逻辑响应提供可能性，以此获得显著较高程度的“粒度(granularity)”来调整逻辑元件的相应组合块的总体逻辑行为。在示例实施例中，相应的可编程或可调节逻辑元件可基于铁电晶体管概念建立，以在单独逻辑元件中实施该非易失性性质。通过利用相应晶体管的铁电性质，可在较短时间间隔内建立相应单独逻辑元件的重构或编程，从而提供动态调整逻辑块的基本硬件配置的可能性，同时可基于相应晶体管元件的非易失性铁电状态保持该编程的“静态”性质，该非易失性铁电状态在正常晶体管操作期间基本不受影响。因此，通过在单个逻辑元件基础上提供可编程或可调节的装置特性可获得高度灵活性，同时也可实现较高的逻辑密度。

依据本发明的一个示例实施例，一种可编程逻辑元件包括具有栅极端子以及第一沟道端子及第二沟道端子的P型铁电晶体管元件。该可编程逻辑元件还包括具有栅极端子以及第一沟道端子及第二沟道端子的N型铁电晶体管元件，该P型铁电晶体管的该栅极端子、该第一沟道端子及该第二沟道端子分别与该N型铁电晶体管元件的该栅极端子、该第一沟道端子及该第二沟道端子并联电性连接。

依据本发明的另一个示例实施例，提供一种位于半导体装置中的晶体管型电路元件。该晶体管型电路元件包括沟道区，在其一端连接第一沟道端子且在其第二端连接第二沟道端子。而且，该晶体管型电路元件包括经形成以能够控制穿过该沟道区的电流流动的控制电极。此外，该晶体管型电路元件经配置以具有可偏移至导致该沟道区中的电流流动行为基本为P型特性的第一值且也可偏移至导致该电流流动行为基本为N型特性的第二值的阈值电压。

依据本发明的又一个示例实施例，提供一种操作逻辑元件的方法。该方法包括并联连接P型晶体管元件与N型晶体管元件。而且，该方法包括基于共同控制信号操作该并联连接的P型晶体管元件与N型晶体管元件。此外，该方法包括通过共同偏移该P型晶体管元件的第一阈值电压及该N型晶体管元件的第二阈值电压来调节该并联连接的P型晶体管元件与N型晶体管元件的电流特性。

附图说明

参照下面结合附图所作的说明可理解本发明，该些附图中类似的附图标记表示类似的元件，且其中：

图1A示意显示处于特定极化状态例如呈N型配置的铁电晶体管元件的剖视图；

图1B示意显示处于相反极化状态的该晶体管元件的剖视图；

图1C示意显示以基本理想化的方式处于各极化状态的图1A及图1B的晶体管元件的典型功能行为；

图1D示意显示在基于约30纳米的栅极长度的成熟制造技术基础上所形成的典型铁电晶体管元件的功能行为图，其中显示针对两个不同的极化状态的漏极电流；

图2A是例如基于铁电材料的具有可编程或可调节的功能行为的逻辑元件的示意符号表示，其中，依据示例实施例，该逻辑元件可呈现类晶体管特性；

图2B示意显示处于基本非极化状态的图2A的逻辑元件的功能行为，从而依据示例实施例组合P型功能行为与N型功能行为；

图2C示意显示基于第一极化状态调节的功能行为，从而依据示例实施例基本获得该逻辑元件的P型功能行为；

图2D示意显示与该第一极化状态相反的第二极化状态，从而依据示例实施例获得该逻辑元件的基本N型功能行为；

图3A示意显示逻辑元件的顶视图，依据示例实施例，该逻辑元件包括P型晶体管结构及N型晶体管结构，它们经电性连接以建立具有可编程或可调节的基本类晶体管功能行为的单个逻辑元件；以及

图3B至图3D示意显示依据另外的示例实施例与各部分IIIB、IIIC及IIID对应的图3A的逻辑元件的相应剖视图。

尽管本文中所揭露的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例方式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。

具体实施方式

下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本发明所执行的常规程序。

现在将参照附图来说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。

本发明是基于以下概念：为获得在配置半导体装置的硬件部分方面的较好灵活性，可提供可编程或可调节的逻辑元件，接着可将其与合适的块组合以提供所需功能行为。在此背景下，应当了解，本文中所使用的逻辑元件将被理解为基本主动电路元件，具有基本类似晶体管的功能行为，当以基本开关操作模式操作时，其可因此代表基本上具有两个不同逻辑状态的二进制逻辑元件。另一方面，当该逻辑元件例如在电路的模拟部分中以非开关操作模式操作时，此元件仍可被称作逻辑元件(例如相较操作于线性范围的场效应晶体管)，其中，特定的功能例如模拟计算等也可被视为由本发明的逻辑元件执行的逻辑操作。

无论该逻辑元件的操作模式(也就是开关操作模式或模拟操作模式)，都可基于本发明的概念以非易失性方式编程或调节该逻辑元件的功能行为，也就是，甚至是在以后阶段关闭该逻辑元件并重新启动该逻辑元件以后，经编程或调节的功能行为可保持基本不变。而且，将在场效应晶体管的背景下理解“类晶体管(transistor-like)”功能行为，场效应晶体管通常具有沟道区，该沟道区的导电行为可被至少一个控制端子(通常被称为栅极电极)显著影响，其中，各端子或电极区(通常被称为源漏区)接触相应沟道区，在该源漏区中常常使用基本对称的晶体管配置。因此，术语“漏极(drain)”及“源极(source)”仅可通过相应功能行为或与特定参考电压的连接定义。基于此定义，本发明的逻辑元件将被理解为具有由相应端子终止的沟道区的逻辑元件，如合适的话，相应端子可例如被称为相应沟道端子或源漏区。在本文中所揭露的示例实施例中，该逻辑元件的功能行为可经编程以基于非易失性机制偏移该类晶体管的行为，例如，在一些实施例中，可以非易失性方式改变相应材料的极化，以最终获得所需操作行为。例如，在一些示例实施例中，该逻辑元件可经编程或调整以在一个非易失性装置状态呈现P型功能行为且可于被编程或调节为另一个非易失性装置状态时呈现N型功能行为。例如，在一些示例实施例中，可利用相应材料的极化状态来调节该相应非易失性装置状态。

因此，当选择执行特定任务(例如执行响应特定输入所需的逻辑功能)所需的硬件配置时，可将本发明的可编程逻辑元件的其中一个或多个编程为相应状态(也就是相应功能行为)，以实现所需响应，例如提供特定的数字或模拟输出信号。可以基本动态的方式(也就是在整个电子装置的操作期间编程或重新编程逻辑元件时)实现逻辑元件的编程或调节，其中，在建立所需硬件配置时可实现相对适度的动态响应时间，因为编程或重新编程逻辑元件的时间周期通常为毫秒且显著较小。另一方面，由于逻辑元件的非易失性性质，可实现硬件部分的静态配置，从而与许多传统方法相反，在重新启动相应电子装置(包括可编程逻辑元件)以后即可用所需硬件配置。

在一些示例实施例中，可基于P型及N型铁电晶体管的组合实施逻辑元件的所需可编程或可调节功能行为，其中，通过诱发该些铁电晶体管的特定极化状态，可以非易失性方式调节这些装置的阈值电压。在示例实施例中，可在主动半导体材料内或上方以及在相应金属化系统的一个或多个层级中实施这些铁电晶体管的组合，从而避免提供额外接触方案的必要性。以此方式，基于与例如基于CMOS技术所形成的两个单独晶体管元件的面积消耗相当的面积消耗可获得基于具有铁电特性的两个晶体管元件的接触元件，从而与传统方法相比提供增强的逻辑密度。

图1A显示具有N型功能行为的场效应晶体管元件150(下文中简单称作晶体管元件)的示意剖视图。也就是说，晶体管元件150可包括沟道区152，主要具有负电荷载流子157N，可分别在相应沟道端子156、155之间形成导电沟道。出于方便目的以及如上所述，该相应沟道端子156、155也可被称为源/漏区，其中，作为源极或漏极的相应功能可依赖于其中可使用晶体管元件150的总体配置。沟道区152(通常设于适当掺杂或未掺杂的半导体材料151内)的导电状态可由控制电极160(通常被称为栅极电极)控制。栅极电极160可通过栅极端子161与合适的控制电压连接。为实现栅极电极160的所需控制功能，该栅极电极通常可包括导电材料161(本文中也被称为电极材料)，该导电材料可以高掺杂半导体材料、含金属材料或其任意组合的形式设置，取决于总体装置配置。而且，可设置介电材料163以将电极材料161与沟道区152电性隔离，其中，可使用具有合适厚度的常用介电材料，例如二氧化硅、氮化硅、氮氧化硅等，以结合电极材料161提供所需功能行为。在先进应用中，常结合或替代成熟介电材料使用高k介电材料，其中，高k介电材料将被理解为具有10或更高的介电常数的材料。经常地，标准介电材料例如二氧化硅、氮化硅以及氮氧化硅可结合高k介电材料使用，以形成适于将漏电流保持于低水平的介电材料的物理厚度，同时仍在电极材料161与沟道区152之间提供较好的电容耦合。例如，基于氧化铪的高k介电材料是用以实施高电容结构或增强的晶体管操作的许多合适候选材料之一。

不过，可设置具有合适厚度及位置(例如，直接位于介电材料163上方或作为介电材料163的一部分)的可极化材料162，其中，可极化材料162具有合适的晶格结构，该晶格结构具有至少两种不同配置，以针对不同取向的外部电场作出不同的响应。例如，许多铁电材料可形成具有基本单元(cell)的晶体，单元中的一个或多个原子具有两个可选位置，从而依据相应晶格位置呈现不同的极化状态。也就是说，当施加具有足够强度的外部电场时，基本上所有的相应基本单元都可转换为该两个可选状态的其中一个，从而总体导致相应极化。另一方面，当反转外部电场时，基本上所有的相应基本单元都可占据另一个晶格配置，从而表示反向极化状态。例如，在介电材料163处或内通常可将基于氧化铪的材料用作可极化材料。接着，通过向栅极电极结构160及源漏区153、154的其中一者或两者以及/或者基材151施加足够高的电压可实现所需极化状态的编程。

在图1A中，假定可极化材料162已被暴露于具有足够强度的外部电场，从而沿对应方向基本上极化任意基本单元并相对该外部场对齐具有类似极化的基本上所有微观领域，从而形成极化状态164A，其导致吸引沟道区152内的负电荷载流子157N。因此，对于N型晶体管例如晶体管150，与例如因基本相等数目的基本单元分别处于一个极化状态及反向极化状态而基本无极化存在的状态相比，对于施加于栅极电极160的适度低的电压，极化状态164A可导致沟道区152的较好导电性。沟道区152的导电性的相应偏移通常可通过相应阈值电压的偏移来表示。该阈值电压通常为相应栅极/漏极电压，在该电压，导电性可构建于沟道区152中，从而当连接合适的电压例如晶体管150的操作电压时导致源极/漏极电流增加。应当了解，在正常操作期间(也就是在操作阶段期间)，其中，相应电压可靠地低于使该极化状态变化的所需电平(level)，可基本保持极化状态164A，从而也保持相关阈值电压，即使在任意以后阶段关闭供应电压并以正常操作电压重新启动相应装置。

图1B示意显示晶体管元件150的剖视图，其中，在任意合适的时间点可建立反向极化状态164B。如上所述，为此，可向可极化材料162施加外部电场，这通常基于显著高于正常操作电压的电压实现，如上所述。反向极化状态164B可导致排斥负电荷载流子157N(图1A)，而针对给定的栅极电压，可移动的正电荷载流子及/或静止正电荷载流子157P可使沟道区152具有降低的导电性。也就是说，在图1B中所示的配置中，与材料162的基本未极化状态相比或与反向极化状态164A相比，较大源极/漏极电流的引入可发生于较高的栅极电压。因此，针对图1B的配置的相应阈值电压可显著较高，从而在操作于正常供应电压时获得晶体管元件150的明显不同的操作行为。

图1C示意显示晶体管元件150的理想化功能行为，其中，曲线A表示当增加栅极电压时装置150的漏极电流的响应。如上所述，当栅极电压达到相应阈值电压值时，对应极化状态164A的阈值电压可导致漏极电流增加。进一步增加栅极电压可导致漏极电流的进一步显著增加，其中，最后达到基本饱和的漏极电流。另一方面，当考虑极化状态164B时，相应阈值电压会显著较高，从而当施加栅极电压时，在增加的阈值电压处将观察到漏极电流的显著增加，当增加栅极电压时，漏极电路进一步增加，从而最终获得饱和的漏极电流值。可有利地使用阈值电压的差异以及由此导致的晶体管元件150的功能行为的不同而在晶体管元件150中储存信息位(bit of information)。也就是说，当基于正常操作电压操作晶体管150并使用可位于由对应极化状态164A的阈值电压与关联极化状态164B的阈值电压之间的间隔的栅极电压时，晶体管150可针对相应栅极电压的开关作出不同的响应。例如，当处于由曲线B标示的高阈值电压时，栅极电压的逻辑“1”(也就是在两个不同阈值电压之间的栅极电压)可导致基本无漏极电流，而当处于由曲线A标示的极化状态164A时，晶体管元件150将以适度高的漏极电流响应。

因此，当施加编程电场时，阈值电压可在分别与极化状态164A及164B相关的两个值之间转换，其中，这些阈值电压的差异可因此定义装置特性(也被称为“存储窗口”(memory window；MW))，其允许非易失性储存一位信息。在本文中被标示为158的存储窗口可因此表示装置150的品质因数，也可表示可靠性评估标准，因为装置特性的任意波动可通过存储窗口158的合适宽度吸收。也就是说，晶体管元件150的阈值电压可由总体晶体管特性(例如晶体管尺寸、掺杂物浓度，尤其可极化材料162的特性)确定。通过选择目标设计来获得较宽的存储窗口158，在任意这些晶体管特性方面的相应波动可能不会负面影响装置150的操作，因为对于较宽的存储窗口，仍可保证在低阈值状态与高阈值状态之间的可靠差别。

图1D示意显示基于目前可用的制造技术(例如通过在硅基材料中实施晶体管、应用SOI(硅或绝缘体上硅)架构或块体架构，利用约30纳米的栅极长度)所形成的铁电晶体管元件的功能行为图。另一方面，其它装置特征可基本类似非铁电CMOS晶体管元件的相应晶体管特征，其中，例如，在栅极电极内可使用基于氧化铪的材料(如先前在图1A的上下文中所讨论的那样)，以提供不同的极化状态。图1D的曲线A表示处于极化状态以获得低阈值电压的相应装置的以安培为单位的漏极电流，如上所述。另一方面，曲线B标示对应高阈值电压状态的极化状态的漏极电流，如上所述，其中，显然例如通过使用约1伏的供应电压作为正常操作电压，可获得该操作电压量级的存储窗口158。因此，成熟的CMOS制造技术可用于制造具有所需的宽存储窗口的铁电晶体管元件，以可靠地建立两个不同的晶体管状态，从而在其中储存信息位。

依据本发明，已意识到，非易失性储存晶体管元件例如铁电晶体管元件的基本操作行为可用以执行正常的晶体管操作并且如需要的话，在其中额外储存信息，其中，以非易失性方式实施信息储存。由于以可靠的方式依据所需存储状态基于可变阈值电压(也就是，分别在低阈值状态与高阈值状态之间的变化)可能难以实现正常的晶体管操作，依据本文中所揭露的示例实施例，可构建逻辑元件以组合N型行为与P型行为，同时例如基于不同的极化状态额外实施非易失性功能行为(如上所述)，从而支持基本功能行为的调节或编程，同时额外提供以非易失性方式储存相应配置的可能性。

图2A示意显示逻辑元件200的图形表示，该逻辑元件可表示包括沟道区252的类晶体管电路元件，在一些实施例中，该沟道区可由分别表示P型晶体管元件250P及N型晶体管元件250N的相应沟道区的两个不同沟道区252P、252N形成。而且，逻辑元件200可包括在沟道区252的一端与沟道区252连接的第一沟道端子255以及在沟道区252的另一端与沟道区252连接的第二沟道端子256。在一个示例实施例中，第一沟道端子255可表示与各P型晶体管元件250P及N型晶体管元件250N的源/漏区253P及源/漏区253N连接的端子。类似地，第二沟道端子256可表示与各P型晶体管元件250P及N型晶体管元件250N的相应源/漏区254P、254N连接的任意类型连接。

而且，装置200可包括经适当配置并设置以控制沟道区252中的电流流动的控制电极260。在一个示例实施例中，控制电极260可分别表示P型晶体管元件250P及N型晶体管元件250N的相应栅极电极260P、260N。而且，在一些示例实施例中，控制电极260可包括用以储存信息的机制，也就是，例如基于铁电材料262以非易失性方式改变并保持阈值电压的机制。而且，应当注意，例如采用两个栅极电极260P、260N形式的控制电极260还可包括为了在控制电极260施加相应电压时适当控制沟道区252中的电流流动所需的任意必要组成部分，例如介电材料、电极材料等。

因此，在一些示例实施例中，逻辑元件200可由P型晶体管元件250P及N型晶体管元件250N组成，例如通过并联连接各源/漏区253P、253N与其相应源/漏区254P、254N，使该些晶体管元件的相应沟道区252P、252N并联电性连接。而且，例如通过为晶体管元件250P、250N提供共同的基本栅极配置可并联连接栅极电极260P、260N。因此，元件200可以类晶体管方式响应分别施加于端子260、255、256的相应栅极电压及操作电压，其中，通过使用由材料262提供的机制可调节或编程功能行为。

图2B以示意并理想化的方式示意显示功能行为。也就是说，图2B中的垂直轴表示图2A的逻辑元件200的沟道区252中的相应漏极流。出于方便目的，也将相应电流标示为与图1C或图1D的表示类似的漏极电流。水平轴表示“栅极”电压(也就是，施加于控制端子260的电压)，从而共同作用于沟道区252上，即使该沟道区由两个沟道区252P、252N组成。

应当了解，栅极电压通常被视为施加于场效应晶体管的栅极电极与源极端子之间的电压。在本发明中，出于方便目的，沟道端子255、256的其中之一(例如端子255)可被视为逻辑元件200的“漏极”端子，而端子255、256的另一个(也就是端子256)可被视为元件200的“源极”端子。由于在图2A中所示的实施例中，逻辑元件200可包括P型晶体管元件250P及N型晶体管元件250N，它们的相应沟道端子相互电性连接，因此当N型晶体管元件250N的栅极电压作为正电压施加于端子256(也就是源区254N，其也可被视为参考电位)时，用正号表示该栅极电压可能是方便的。另一方面，当端子256的电位与控制电极260(也就是栅极电极260N、260P)的电位相比较高时，相应栅极电压可具有负号。类似地，随着电子自源区254N流向漏区253N，沟道区252中的电流的流动方向可被视为正向，当负电荷载流子的流动方向是从漏区253N朝向源区254N时，沟道区252中的电流的流动方向可被视为负向。沟道区252P中的电流流动方向也是如此。也就是说，负电荷载流子自“源”区254P向“漏”区253P的流动可用负号表示。

在图2B的图中，可假定可建立非易失性储存机制的基本“中性”状态。例如，当考虑可极化材料例如材料262时，相应极化状态可任意分布于任意空间方向，尤其沿垂直于相应沟道区的方向，例如，如由极化状态164A、164B在图1A、1B中所示的那样，极化状态164A、164B表示基本垂直于相应沟道区152取向的极化状态。而且，应当注意，逻辑元件200的其余特性例如P型晶体管元件250P及N型晶体管元件250N的尺寸、材料选择、掺杂物浓度可经选择以获得具有特定值的正常操作电压，以VDD表示。而且，处于此基本非极化状态的相应阈值电压可被假定为例如0.8x VDD。因此，当考虑图2B的右侧时，只要供应“栅极”电压低于N型晶体管元件250N的阈值电压，向控制电极260施加正电压可能基本上不会导致显著的漏极电流。另一方面，对于如上所述的P型晶体管元件250P，相应阈值电压可位于约0.8x VDD，不过由于如上所述的相应电压符号的惯例，其位于图2B的水平轴的负侧。而且，在此情况下，可假定P型晶体管元件250P及N型晶体管元件250N的相应阈值电压基本对称，也就是基本相等。因此，在进一步沿正方向增加“栅极”电压并最终达到N型晶体管元件250N的阈值电压时，可观察到漏极电流显著增加，这对于N型晶体管元件是典型的。另一方面，P型晶体管元件250P的沟道区可能对漏极电流贡献不大。

当例如通过反转供应至端子255、256的电位而将“栅极”电压反转入负号区时，逻辑元件200的N型部分(也就是，在所示实施例中，N型晶体管元件250N)可能基本上对总漏极电流贡献不大，而当达到元件200的P型部分的阈值电压时，可观察到沿如上所述的负方向的图2B中的漏极电流的相应显著增加，从而提供基本P型的功能行为。由于依据各“源极/漏极”电压的具体极性，在正常操作电压VDD的范围内可获得P型功能行为及N型功能行为，因此可观察到两个相应的导电性跳跃(jumps)，这在许多情况下可能是不想要的特性。因此，在一些示例实施例中，非易失性储存机制可有利地用以偏移各阈值电压，以在正常操作电压VDD的窗口内获得单个阈值电压值，从而提供获得P型功能行为或N型功能行为的可能性，取决于非易失性存储器机制，例如材料262的极化状态。也就是说，在将逻辑元件200的整体功能行为偏向图2B的左边时，可降低N型功能行为的阈值电压，而同时，P型功能行为的阈值电压可被偏移“出”有效供应电压窗口VDD。换句话说，P型晶体管元件250P的阈值电压可被偏移至低于负供应电压(该负供应电压可被称为地电位或者依据上述指定电压及其相应正或负符号在图2B中标示)，低于-VDD。类似地，可将整体功能行为向右偏移，以将N型晶体管元件250N的阈值电压偏移至高于VDD，从而也将P型晶体管250P的阈值电压偏移至零点附近，因此提供基本P型的行为。所以，通过适当偏移各阈值电压，在一些示例实施例中，仅相应VDD窗口内的一个阈值可有效，从而获得逻辑元件200的良好定义的操作行为。

图2C示意显示逻辑元件200的相应极化状态的示意视图，此时相应装置特性可大致被调整为下面的值。通过任意相应制程(例如离子注入或在相关晶体管区域中的任意其它类型的相应掺杂物设置)，可将存储窗口例如窗口258(图1C)调节至约1.0VDD。而且，该制程可经控制以针对N型铁电晶体管元件及P型铁电晶体管元件两者(例如晶体管元件250P、250N)获得约0.8VDD的阈值电压。0.8VDD的阈值电压可对应基本中性的极化状态(也就是基本未极化状态)，该阈值电压也可被称为相应晶体管元件的自然阈值电压。因此，从基本中性的极化状态以及约1.0VDD的存储窗口开始，在将相应可极化材料极化为极化状态时可沿任一方向实现约0.5VDD的相应偏移，其中，基本上所有的基本单元都沿一个方向被极化，如上所述。类似地，通过编程反向极化状态可实现沿另一个方向约0.5VDD的阈值电压偏移。

图2C显示逻辑元件200的极化状态，其中，在图2B中实现约0.5VDD的向右偏移，从而将N型晶体管元件250N的阈值电压偏移至高于操作电压VDD。因此，如图2C中所示，针对如图所示的极化状态(也被称为第一极化状态)的N型晶体管元件250N的最终所获得的阈值电压为约1.3VDD，而P型晶体管元件250P的阈值电压可被偏移至约-0.3VDD。相应的晶体管特性(也就是相对“栅极”电压的漏极电流)如图2C的右侧所示。显然，最终配置表示具有-0.3VDD的阈值电压的P型晶体管元件的晶体管行为，而N型晶体管元件250N的相应阈值电压高于VDD，也就是在图2C中的VDD窗口的正分支的右侧。

图2D示意显示处于与图2C中所示的极化状态相反的极化状态的逻辑元件200，其中，可将此反向极化状态称为第二极化状态。在此情况下，当参照图2B时，可将功能行为向左偏移，从而将阈值电压偏移至低于负供应电压。其中，应当了解，负供应电压可对应元件200的源漏区或沟道端子255、256的电压的反转，如上所述，而另一方面，N型晶体管元件250N的阈值电压可被偏移至约0.3VDD。在此情况下，在VDD窗口内可获得良好定义的晶体管行为，其对应N型晶体管的功能行为。

因此，可将逻辑元件200用作P型晶体管元件或N型晶体管元件，取决于材料262的极化状态(图2A)，其中，由于相应可极化材料262的特性，可以非易失性方式保持相应功能行为。因此，当配置当前需要P型晶体管元件的功能行为的逻辑块或任意其它电路块时，可在任意合适的时间选择逻辑元件200的极化状态，例如通过施加合适的编程电压来建立所需的极化状态。应当了解，相应编程电压通常可显著高于正常操作电压VDD，从而极化状态一经建立，即可基本不受晶体管元件的正常操作的影响。另一方面，当针对特定的数字或模拟电路块需要N型晶体管元件的功能行为时，可在施加具有反向极性的编程电压时建立相应的反向或第二极化状态，接着可在逻辑元件200的正常操作过程中保持该极化状态。

因此，当通过调节相应极化状态为特定的电路块建立特定硬件配置时，可实现所考虑的电路块的所需操作行为，而不需要如传统可编程硬件配置中常见的情况那样，在重新启动该电路块时重新建立此状态。所以，当使用可重构逻辑元件例如逻辑元件200并利用其非易失性储存特性时，能够显著降低控制开销量。

图3A示意显示逻辑元件300的典型硬件配置的顶视图，该逻辑元件可基本包括与上面参照图2A至图2D的上下文中所讨论的逻辑元件200所述相同的功能行为。如图所示，逻辑元件300可包括P型晶体管元件350P及N型晶体管元件350N，它们可通过合适的隔离结构301隔开，而形成逻辑元件300所需的任意电性连接可通过接触及金属化层级380的一部分建立。

图3B示意显示沿图3A的部分IIIB所作的剖视图，以显示N型晶体管元件350N的剖视图。如图所示，可设置衬底，其中，出于方便目的，可形成基础半导体材料351，以容置晶体管元件350N的相应功能区域。基材351可表示任意合适的半导体材料，例如硅、锗、硅/锗、第III-V族半导体或其任意组合。在基材351中，可设置具有合适掺杂物浓度及分布的合适半导体区，以形成相应类型的晶体管元件。例如，可设置半导体区351N(也被称为阱区)，以适于N型晶体管元件350N。

应当了解，晶体管元件350N的示图是高度示意性的，因为可使用许多不同的晶体管架构，取决于将要应用于相应半导体装置中的总体技术节点。例如，区域351N可表示依据块体架构所形成的晶体管的阱区，其中，相应PN结(未显示)自下方基材351界定区域351N。在其它情况下，可使用SOI架构，其中，通过埋置绝缘材料(未显示)可实现沿深度方向(也就是图3B中的垂直方向)界定区域351N。在更先进的情况下，可以所谓“全耗尽配置”形式设置相应SOI架构，其中，可将适度薄的半导体层设为区域351N，该区域可没有或基本没有掺杂，以在特定的操作条件下提供基本耗尽的沟道区352N。在此情况下，相应源漏区354N、353N可向下延伸至相应埋置绝缘材料，而沟道区352N也可基本向下延伸至埋置绝缘层。应当了解，此类全耗尽架构通常可用于先进应用中，在该先进应用中要求低功耗高性能。而且，在其它晶体管架构中，晶体管元件350N、350P所使用的基本平面配置可被“三维架构”替代，其中，可以由相应栅极结构控制的折叠几何设置两个或更多沟道区。例如，此类三维晶体管常常可被称为鳍式场效应晶体管。

而且，可设置栅极电极结构360，以允许有效控制沟道区352N，如先前所述。为此，栅极电极结构360可包括电极材料361N，其可表示任意合适的掺杂半导体材料及/或专门设计的含金属材料等。而且，介电层363N可将栅极电极结构360与下方沟道区352N隔开。介电材料363N的材料组成及几何厚度(可能结合可极化材料362，并结合材料361N的电子特性)可经适当选择以在向栅极电极结构360施加特定电压时获得沟道区352N的所需可控性。

例如，在先进应用中，介电层363N可经设计以呈现较高的电容，这通常可通过降低其厚度来实现，而在其它情况下，可保持所需最小厚度，以降低可能由具有充足能量进入介电材料363N或甚至穿过此材料的电荷载流子引起的漏电流。例如，在先进应用中可使用成熟的高k介电材料，可能结合薄的传统介电材料层。在其它情况下，可使用二氧化硅、氮化硅、氮氧化硅等，而基本不使用先进高k介电材料。类似地，可实施具有合适的材料组成及厚度的可极化材料362，以在调节材料362的所需极化状态时提供非易失性储存特性，如前所述。例如，基于氧化铪的材料常常可用于此目的，因为这些材料也可用于高k介电栅极层的背景下，因此，已建立多种制程技术来沉积及图案化相应材料层。

栅极电极结构360还可包括例如由符合总体装置要求的任意合适的介电材料所形成的侧间隙壁364。

晶体管元件350N还可包括接触层级作为总体金属化结构380的部分，其中，一种或多种介电材料385可基本包围并因此钝化形成于基材351中及上方的晶体管元件350N的任意组件。例如，二氧化硅、氮化硅等常常可被用于介电材料385。可设置含金属接触元件381、382，其可表示分别与源漏区354N、353N连接的相应源极及漏极端子或沟道端子。接触元件381、382可基于任意合适的含金属材料形成，以符合总体装置要求。此外，结构380可包括一个或多个额外金属化层，其中，在一些示例实施例中，第一金属化层可由合适的介电材料386表示，其可以低k介电材料或任意其它合适的介电材料形式设置，结合相应金属线383、384。金属线383、384可以高导电金属(例如铝、铜、铜合金等)的形式设置。

图3C示意显示依据图3A的部分IIIC的剖视图中的逻辑元件300。如图所示，栅极电极结构360可形成于隔离结构301上并因此可充当晶体管元件350N与350P的栅极电极结构之间的连接基材，如图3A中所示。而且，接触元件387可形成于介电材料385内并可与栅极电极结构360连接。

图3D示意显示沿图3A中的部分IIID的P型晶体管元件350P的剖视图。基本上，P型晶体管元件350P可具有与晶体管元件350N类似的配置，不过，其中，与晶体管元件350N的相应掺杂区域相比，其掺杂类型通常反转。而且，针对该两种类型的晶体管元件，沿晶体管宽度方向(也就是沿图3A中的水平方向)的总体横向尺寸可不同。因此，晶体管元件350P可包括形成于基材351上的相应半导体区351P，以在掺杂物浓度及掺杂物分布方面呈现所需特性，如上关于区域351N所述的那样。而且，可设置源漏区354P、353P，以横向包围沟道区352P，可基于栅极电极结构360控制该沟道区，该栅极电极结构可基本上具有与晶体管元件350N的栅极电极结构360相同的配置，除了一些组成部分以外，例如在先进应用中的电极材料361P及栅极介电层363P。例如，材料361P可为高掺杂半导体材料，其中，掺杂物类型可不同于晶体管元件350N的栅极电极结构360N中的掺杂物类型。类似地，如考虑先进高k介电材料，则介电层363P的材料组成可不同于晶体管元件350N的介电层363N的材料组成。

而且，可设置介电层385以包围并钝化任意其它晶体管组件，其中，源漏区354P、353P分别可由相应接触元件389、388接触。而且，金属线383、384可设于介电材料386中，以分别与相应接触元件389、388连接。

从图3A至图3D明显看出，可将栅极电极结构360设为基本连续的结构，其中，对于晶体管元件350P、350N，至少一些部分的组成不同，以针对相应沟道区352N、352P提供共同控制机制。类似地，一方面，区域354N及354P，另一方面，区域353N与353P，相互电性连接，从而并联电性连接相应沟道区352N、352P。也就是说，通过金属线383，可将相应电压或电位施加于相应“源”区354N、354P，从而可将金属线383视为装置300的沟道端子。类似地，“漏”区353N、353P可通过金属线384接收共同电压或电位，因此可将金属线384视为元件300的另一个沟道端子。因此，通过向接触元件387(图3C)施加控制电压并通过在金属线383与384之间供应正常的供应电压，逻辑元件300可以如上参照图2A至图2D所述的方式操作。

应当了解，可能必须以适当方式将半导体区351N、351P与相应参考电位(例如地电位)连接，取决于总体晶体管架构。在栅极电极结构360与源漏区及/或相应半导体区351N、351P之间施加编程电压期间，可针对N型晶体管元件350N及P型晶体管元件350P共同调节材料362的极化状态。

如图3A至图3D中所示的逻辑元件300可基于下面的制程形成。基材351可以任意合适的衬底材料形式设置并可依据成熟的制程技术形成，例如外延生长技术等。例如通过执行离子注入制程序列等可在任意合适的制造阶段形成半导体区351N、351P，如需要的话。而且，在设置半导体区351N、351P之前或之后可形成浅沟槽隔离形式的隔离结构301。为此，可应用成熟的制程技术，例如形成沟槽、用合适的介电材料填充该沟槽，以及移除任意多余的材料。接着，可基于成熟的光刻及图案化技术形成栅极电极结构360，以依据总体装置要求获得结构360的所需横向尺寸。依据栅极电极结构360的复杂性，可能需要相应制程序列，以形成介电层363N、363P的一种或多种材料，接着沉积并处理材料362。随后，可沉积任意合适的电极材料，并相较区域351N，在区域351P上方作不同处理。

在图案化所形成的层堆叠以后，可应用相应的注入制程及/或外延生长制程结合其它制程例如蚀刻制程，以形成具有合适的横向及垂直掺杂物分布的相应源漏区。应当了解，在形成半导体区351N、351P的制程期间及/或在设置相应源漏区的所需横向及垂直掺杂物分布期间，通常也可调节阈值电压特性。也就是说，结合总体装置尺寸，可基于相应的掺杂物分布调节晶体管特性，至少其中一些可基于注入制程定义，且可适当应用以定义基本功能行为，例如，晶体管元件350N、350P的相应阈值电压以及可用操作电压的相应范围。类似地，在分别形成材料362以及下方介电层363N、363P时，可基于特定制程例如沉积、退火技术等调节材料362的不同极化状态的存储窗口。为此，可使用任意成熟的制程技术，这些技术也用于相应CMOS制造技术中。

接着，为形成结构380，可例如沉积一种或多种介电材料385并对其图案化以形成针对相应接触元件381、382、387、388、389的开口，随后可用任意合适的导电材料填充该开口。为此，可用成熟的沉积、图案化及平坦化技术。接着，可形成介电材料386并对其图案化以形成对应金属线383、384的相应沟槽，可用任意合适的材料例如铜及类似物填充该沟槽，这可基于成熟的沉积技术例如电化学沉积等实施。

因此，本发明提供逻辑元件，其可呈现可以非易失性方式调节或编程的类晶体管功能行为。在本文中所揭露的示例实施例中，该逻辑元件可基于P型铁电晶体管元件及N型铁电晶体管元件形成，该P型铁电晶体管元件与该N型铁电晶体管元件可并联连接以提供共同的控制栅极及电性并联的沟道区，该沟道区可由相应沟道端子接触。可基于该P型及N型晶体管元件的栅极电极结构中所设置的铁电材料共同调节该沟道区的功能行为，其中，基本特性例如这些晶体管元件的相应阈值电压可基于“掩膜”可编程技术调节，例如基于相应注入掩膜的掺杂物种类注入，以依据总体制程要求调节例如单独元件或整体功能块的相应阈值电压。

另一方面，通过施加合适的编程电压来调节逻辑元件的相应极化状态，可实现阈值电压的相应偏移，其中，可以非易失性方式保持已建立的阈值电压偏移。应当了解，可通过基本上完全极化相应可极化材料来实现阈值电压的“动态”偏移，而在其它情况下，可通过仅极化该可极化材料的特定部分来调节中间功能行为，从而支持相应阈值电压的基本连续的偏移。例如，当参照图2B时，相应逻辑元件例如元件200、300的完全极化可导致阈值电压的相应偏移，以使仅一个阈值电压位于有效VDD范围内，从而诱发P型行为或N型行为。在其它情况下，部分极化可导致阈值电压的相应偏移，其中，阈值电压的其中之一可位于第一期望目标值，而另一个阈值电压可位于第二目标值，例如接近操作电压VDD，从而提供显著不同的类晶体管操作行为，如认为其适于特定的数字或模拟操作的话。

因此，逻辑元件的功能行为的相应调节或编程允许依据特定要求配置逻辑元件块，其中，可以动态或静态方式实现相应重构。尤其，可基于逻辑元件本身以非易失性方式储存相应硬件配置，而无需传统方法通常所需的任意额外存储容量。

由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所揭露的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如随附的权利要求所述。因此，显然，可对上面所揭露的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用以说明本说明书以及所附权利要求中的各种制程或结构的例如“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，本发明请求保护的范围如随附的权利要求所述。

Claims (20)

1.一种可编程逻辑元件，包括：

P型铁电晶体管元件，具有栅极端子以及第一沟道端子及第二沟道端子；以及

N型铁电晶体管元件，具有栅极端子以及第一沟道端子及第二沟道端子，该P型铁电晶体管的该栅极端子、该第一沟道端子及该第二沟道端子分别与该N型铁电晶体管元件的该栅极端子、该第一沟道端子及该第二沟道端子并联电性连接。

2.如权利要求1所述的可编程逻辑元件，其中，当该P型晶体管元件及该N型晶体管元件处于第一极化状态时，该逻辑元件具有P型功能行为。

3.如权利要求2所述的可编程逻辑元件，其中，当该P型晶体管元件及该N型晶体管元件处于与该第一极化状态相反的第二极化状态时，该逻辑元件具有N型功能行为。

4.如权利要求3所述的可编程逻辑元件，其中，当该P型铁电晶体管元件被极化成该第二极化状态时，非极化状态下的该P型铁电晶体管元件的阈值电压经调整而可偏移至低于负供应电压的电平。

5.如权利要求4所述的可编程逻辑元件，其中，当该P型铁电晶体管元件被极化成该第一极化状态时，该非极化状态下的该P型铁电晶体管元件的该阈值电压经进一步调整而可偏移至所需的P型操作阈值电压。

6.如权利要求3所述的可编程逻辑元件，其中，当该N型铁电晶体管元件被极化成该第二极化状态时，该非极化状态下的该N型铁电晶体管元件的阈值电压经调整而可偏移至所需的N型阈值电压。

7.如权利要求6所述的可编程逻辑元件，其中，当该N型铁电晶体管元件被极化成该第一极化状态时，该非极化状态下的该N型铁电晶体管元件的该阈值电压经进一步调整而可偏移至高于正供应电压。

8.如权利要求7所述的可编程逻辑元件，其中，该P型铁电晶体管元件的该阈值电压与该N型铁电晶体管元件的该阈值电压在该非极化状态下基本相互对称。

9.如权利要求1所述的逻辑元件，其中，该P型铁电晶体管元件与该N型铁电晶体管元件设于通过隔离结构彼此横向隔开的半导体装置的半导体层中。

10.一种位于半导体装置中的晶体管型电路元件，包括：

沟道区，在其一端连接第一沟道端子且在其第二端连接第二沟道端子；以及

控制电极，经形成以能够控制穿过该沟道区的电流流动，其中，该晶体管型电路元件经配置以具有经调整而可偏移至以下值的阈值电压：

偏移至第一值，其中，该晶体管型电路元件在该沟道区中基本呈现P型特性电流流动行为；以及

偏移至第二值，其中，该晶体管型电路元件基本呈现N型特性电流流动行为。

11.如权利要求10所述的晶体管型电路元件，其中，通过在该控制电极中分别建立第一极化状态及第二极化状态，该晶体管型电路元件经进一步调整而能够使该阈值电压偏移至该第一值及第二值。

12.如权利要求11所述的晶体管型电路元件，还包括P型铁电晶体管元件及N型铁电晶体管元件。

13.如权利要求12所述的晶体管型电路元件，其中，该P型铁电晶体管元件的第一沟道区与该N型铁电晶体管元件的第二沟道区并联连接，以形成该沟道区。

14.如权利要求13所述的晶体管型电路元件，其中，该P型铁电晶体管元件的第一沟道端子及第二沟道端子与该N型铁电晶体管元件的第一沟道端子及第二沟道端子并联连接，以形成该电路元件的该第一沟道端子及第二沟道端子。

15.如权利要求12所述的晶体管型电路元件，其中，该P型铁电晶体管元件与该N型铁电晶体管元件经调整而分别具有第一阈值电压及第二阈值电压，它们分别可偏移超出负操作电压及正操作电压。

16.一种操作逻辑元件的方法，该方法包括：

并联连接P型晶体管元件与N型晶体管元件；

基于共同控制信号操作该并联连接的P型晶体管元件与N型晶体管元件；以及

通过共同偏移该P型晶体管元件的第一阈值电压及该N型晶体管元件的第二阈值电压，调节该并联连接的P型晶体管元件与该N型晶体管元件的电流特性。

17.如权利要求16所述的方法，其中，以非易失性方式调节该电流特性。

18.如权利要求17所述的方法，其中，调节该电流特性包括在该P型晶体管元件及该N型晶体管元件中建立可重构极化状态。

19.如权利要求16所述的方法，还包括通过分别调节该P型晶体管元件及该N型晶体管元件的掺杂物分布来调节该第一阈值电压及第二阈值电压的基值。

20.如权利要求19所述的方法，其中，将该基值的差异调节至正常操作的目标操作电压的约80％。