CN1086259C - 单片d类放大器 - Google Patents

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Abstract

单片集成电路(1.75)安装在扬声器箱(1.71)内用来驱动扬声器(1.70)的音圈(1.74)。单片集成电路可以是一个D类放大器(1.10)，至少是一个半桥或全桥功率MOS器件。本发明提出了桥驱动电路的MOS开关器件(2.20)的结构和工艺过程，还揭示了桥式电路的QVDMOS晶体管(4.43)的N+隐埋层(4.14)的相应情况。

Description

单片D类放大器
                         引言音频放大器
传统的推挽(AB类)线性放大器(见图1A)通过连续改变其调整元件在大部分(如果不是全部的话)导通期间的导通情况来调整负载功率。Q1在正半周期间导通，而Q2在负半周期间导通。无论在那个半周，导通的晶体管工作在它的线性区。晶体管必需向负载提供所需的电流，从而使电源与负载之间的电压下降。晶体管所消耗的功率(VBUS-VLOAD)×ILOAD以热的形式浪费掉了。Q1和Q2都备有大散热片，以防输出级过热。
AB类放大器应用泄放电路来减小在输入信号过零期间没有一个晶体管导通(由于此时输入信号低于每个晶体管的VBE)而引起的交越失真，如图1B所示。泄放电路将这两个晶体管偏置成在信号过零期间导通的状态，但是这电路需要吸收电流，从而又降低了放大器的效率。
AB类放大器中的稳流电阻用来防止晶体管的热失控。双极型晶体管由于其VBE具有负温度系数，因此就会有这种危险。通常，将二极管和晶体管安装在同一块散热板上，以保证对VBE的跟踪。共用散热板有利于大大减小各种温度条件下的交越失真。
其他传统的A、B和C类放大器也使用在音频输入信号每一周的大部分时间线性导通的开关元件。在典型的AB类放大器中，这种线性工作方式使效率降低为60％左右，因此需要用大的散热板来散发那40％的功率。
另一方面，D类放大器的开关元件在大多数时间都是处在截止或饱和状态，因此效率可以很高。高效率降低了热吸收，从而使得放大器体积小、重量轻。此外，D类放大器在音频带宽内不会有交越失真。
D类开关型放大器的想法已经提出了五十来年。早期用真空管来实现开关型放大器的种种研究由于真空管压降大、电流容量小而没有推广，真空管的这两个特点限制了这种放大器的效率和输出功率。在60年代早期，双极型晶体管成为替代真空管的可行选择，从而可以在低频实现效率相当高的开关型放大器。
然而，音频开关型放大器需要在通常至少为20KHz音频频谱带宽的四倍或五倍那样高的频率工作，这样才能使设计在音频信号驱动扬声器前滤除载频分量的滤波器比较容易。双极型晶体管在所要求的80KHz或更高频率上使用会有过大的开关损耗，这就抵消了D类放大器效率高的优点。
在80年代，MOSFET(金属氧化物半导体场效应晶体管)成为能满足高效率实现D类放大器的开关速度和导通损耗这两个要求的可用产品。第一种用MOSFET的开关型放大器为了可以用N沟道的器件加有电隔离驱动器。N沟道MOSFET的效率更高一些，其导通损耗仅为P沟道型的三分之一左右。然而，隔离驱动电路比较复杂，限制了开关型放大器的使用。
D类放大器将音频信号变换成一系列按照音频输入信号通断输出的高频脉冲。有些D类放大器采用脉宽调制器，产生一系列宽度随音频信号振幅改变的调整脉冲。这些变宽脉冲以固定不变的频率通断功率输出晶体管。另一种D类放大器采用脉冲密度调制器。还有一些D类放大器采用其他类型的脉冲调制器。就例示而言，下面仅参照脉宽调制器类型的进行说明，但熟悉本技术领域的人员自然清楚，D类放大器可以采用其他类型的调制器。D类放大器的输出送至一个低通滤波器，由这个低通滤波器将这些脉冲变换回经放大的音频信号，驱动扬声器。以这种方式设计出来的放大器效率高于90％，结构要比线性放大器的复杂。
这种放大器需要配置积分器、占空因数调制器、开关预驱动电路和输出滤波器。采用恒定频率、占空因数调制的半桥型D类放大器(图1C)将开关功率管的方波输出与音频输入相加，提供负反馈。不能采用在低通滤波器后的反馈，除非有一个复发的补偿网络处理滤波器所引起的相移。例如，一个双极点滤波器会引起起180°的相移，这将使电路发生振荡。
方波输出是与音频输入同步的，但必需滤除载波。积分器将这两个信号相加，并模拟输出滤波器的作用。电路将所得出的误差信号送至由一个比较器和一个三角波产生器组成的占空因数调制器(图1D和1E)。通过将三角波与误差信号相比较，产生已调输出。
已调输出是一个占空因数与输入信号成正比的方波。在这个半桥电路中，这输出以相位相反的方式驱动上、下功率开关，总是在驱使一个开关饱和导通的同时使另一个开关截止。方波使开关可以尽快地改变状态，如果具备了用来实现这种开关的技术的话。快速的状态转换限制了这些开关逗留在线性工作区的时间，从而提高了效率，降低了热耗。转换情况和导通损耗决定了放大器效率的上限。
电路对功率开关所产生的高频方波进行滤波，只留下经放大的音频信号，驱动一端接地的扬声器负载。
使高电压和逻辑电路可以集成在一个模片上的工艺过程使得D类放大器的集成MOSFET预驱动器能首先商品化。例如，Harris公司的HIP4080提供了单片隔离，通过利用一个自带电路和一个集成电荷泵可以使用高侧N沟道MOSFET。这种芯片集成了一个用于调制的PWM比较器。这种半桥驱动器能够以1MHz以上的频率控制开关MOSFET的通断，从而减小了磁性元件的尺寸，简化了滤波器的结构。
然而，即使在电路设计和集成电路制造工艺上取得了种种进步，仍然还存在着需要将D类开关放大器、功率MOSFET驱动器和功率MOSFET本身集成为单个集成电路的问题。现有技术尚不能提供合适的工艺可以可靠和经济地集成这些电路。在集成过程中所遇到的一人障碍是不同的电路要求不同的功率、电压和电流。某些电路，例如D类放大器，工作在低电压和低电流，如3-5伏和小于1安培。其他一些器件，例如功率MOSFET，工作在80伏以上的电压，通过10安培以上的电流。用于形成处理低电压和低电流的器件工艺过程不能提供处理高电压和高电流的器件。现有技术的能形成处理高电压和高电流的大功率工艺过程通常需要将器件分得比较开，而这间距对于在一个共同的衬底上集成放大器或驱动器来说又太大。因此，要求工艺和设备能将D类音频放大器、功率驱动器和功率器件完全或部分集成在一起仍存在着尚未解决的问题。放大器的起动
D类放大器在接通电源时通常会发出很大的砰的一声。有时这起动暂态现象足以使过流保护电路动作。一些要求中等或高度保真设备的用户觉得这样的起动暂态是不能接受的。
图1J示出了开关型音频放大器的原理图。起动时存在的问题与积分器A1有关。在放大器起动时，锁存器U1-开始就输出一个禁止信号，禁止桥路通断，直至有了充分的偏压。经过由R1和C1确定的延迟后，锁存器U1翻转，放大器允许工作。U1的禁止/允许输出与另一个检测加到放大器的音频输入是否存在的信号由二极管相或。为了节电，在无输入加到放大器时，“无输入”信号通过桥驱动器HIP4080A(由Harris公司生产销售的集成电路)阻断加到桥路的栅极驱动信号。起动后，如果没有检测到过流，U1的锁定输出就用来禁止放大器输出。阻断加到输出桥路的栅极驱动信号的问题是不再有任何反馈加到积分器A1上。在这些情况下，积分器饱和，达到正或负电源电压，这取决于输入信号和初始条件。在放大器再允许工作时就会发出砰的一声。桥路开始通断，误差电压驱动扬声器电压立即达到满程。从扬声器来的反馈使积分器输出获得校正，从饱和输出全部摆回，以跟随输入。这种加到积分器和扬声器输出的大电压摆动使扬声器发出突然的砰的一声。这种砰然声是希望要加以消除的。MOS驱动器
用于诸如开关型电源和小型马达或执行装置的驱动器之类功率控制的MOS集成电路对MOS开关的面积效率提出了一些高要求。由于有这些要求，要使一个MOS工艺过程在价格上有竞争力，低电阻功率MOS开关的设计就是关键性的。
增大一个MOS晶体管阵列的比沟道宽度密度会导致器件效率的改善。可以希望通过调整阵列的配置来利用在晶体管的源极-漏极区中电阻低的优点，大大增大它的比沟道宽度密度。本发明获得了这个所希望的结果。QVDMOS
本发明与准垂直DMOS(QVDMOS)器件有关，具体地说，与一种新的QVDMOS)器件和一种将制造QVDMOS器件和QVDMOS阵列归入制造其他MOS和双极型晶体管的方法。
集成电路的发明使得将许多晶体管置于单个衬底上从而将一些复杂的电路做成单个器件成为可能。集成电路已经具体应用于在普通的低电压下工作、流过的电流很小的逻辑器件和其他控制电路。然而，半导体技术在提供处理很高的电压和很大的电流的分立器件上也是很有效的。分立器件通常有一条垂直的电流通路，使得电流从衬底表面通过衬底本体流到处于衬底背面的接触点。这种垂直的电流通路大大阻碍了功率器件与其他器件的集成。由于使用了衬底的背面，在衬底上的各器件之间必需有一个公共的接触部分。因此，衬底上的各晶体管不能有效地相互隔离。相反，许多集成电路不利用衬底的背面来形成电流通路，而是在衬底上生长一个外延层。衬底具有一个建立横向接触的隐埋层。通过从表面向下穿过外延层直到隐埋层的扩散建立通路。
因此，长期以来一直有着将具有外延层的集成电路和功率晶体管合并在一起的要求。在部分实现这个要求中，已经开发了一种特殊类型的功率器件，称为QVDMOS器件。这种QVDMOS器件不使用背面接触点，而使用一个外延层、一个在衬底内的隐埋层和一个扩散到隐埋层的高导电沟道(sinker)，来建立通过这QVDMOS的电流通路。
然而，现有的QVDMOS技术有许多缺点，妨碍了这种QVD-MOS器件广泛地与低电压、小电流CMOS逻辑器件的集成。例如，在典型的QVDMOS阵列中，源和本体联系(body tie)必需具有比较大的面积，以满足金属接触的需要。除非金属紧密与占有源区和本体联系区的大部分表面的源和本体联系两者接触，否则QVDMOS将出现过热点，从而不能载送电流和承受比较高(60伏)的击穿电压，而这正与通常希望这种QVDMOS器件所要达到的相反。为了可以紧密接触，现有的QVDMOS器件具有比CMOS器件中所采用的大的源、本体联系和本体扩散区。因此，通常需要以不同的浓度、不同的离子植入能量才能进行的比较大的QVDMOS扩散使得将QVDMOS器件与CMOS器件和双极型器件一起纳入既可生产这种明智的功率器件又可生产控制逻辑器件和功率控制器件的同一工艺过程是不现实的。
因此，长期以来就有着开发一种能与CMOS和双极型器件工艺过程兼容的高效QVDMOS晶体管及其制造方法的要求，以使QVDMOS晶体管和QVDMOS晶体管阵列可与CMOS和双极型器件同时制成。QVDMOS隐埋层
集成电路的发明使得将许多晶体管置于单个衬底上从而将一些复杂的电路做成单个器件成为可能。集成电路已经具体应用于在普通的低电压下工作、流过的电流很小的逻辑器件和其他控制电路。然而，半导体技术在提供处理很高的电压和很大的电流的分立器件上也是很有效的。分立器件通常有一条垂直的电流通路，使得电流从衬底表面通过衬底本体流到处于衬底背面的接触点。这种垂直的电流通路大大阻碍了功率器件与其他器件的集成。由于使用了衬底的背面，在衬底上的各器件之间必需有一个公共的接触部分。因此，衬底上的各晶体管不能有效地相互隔离。相反，许多集成电路不利用衬底的背面来形成电流通路，而是在衬底上生成一个外延层。衬底具有一个建立横向接触的隐埋层。通过从表面向下穿过外延层直到隐埋层的扩散建立通路。
因此，长期以来一直有着将具有外延层的集成电路和功率晶体管合并在一起的要求。在部分实现这个要求中，已经开发了一种特殊类型的功率器件，称为QVDMOS器件。这种QVDMOS器件不使用背面接触点，而使用一个外延层、一个在衬底内的隐埋层和一个扩散到隐埋层的高导电沟道，来建立通过这QVDMOS的电流通路。
然而，现有的QVDMOS技术有许多缺点，妨碍了这种QVD-MOS器件广泛地与低电压、小电流CMOS逻辑器件的集成。例如，在典型的QVDMOS阵列中，源和本体联系必需具有比较大的面积，以满足金属接触的需要。除非金属紧密与占有源区和本体联系区的大部分表面的源和本体联系两者接触，否则QVDMOS将出现过热点，从而不能载送电流和承受比较高(60伏)的击穿电压，而这正与通常希望这种QVDMOS器件所要达到的相反。为了可以紧密接触，现有的QVDMOS器件具有比CMOS器件中所采用的大的源、本体联系和本体扩散区。因此，通常需要以不同的浓度、不同的离子植入能量才能进行的比较大的QVDMOS扩散使得将QVDMOS器件与CMOS器件和双极型器件一起纳入既可生产这种明智的功率器件又可生产控制逻辑器件和功率控制器件的同一工艺过程是不现实的。
因此，长期以来就有着开发一种能与CMOS和双极型器件工艺过程兼容的高效QVDMOS晶体管及其制造方法的要求，以使QVDMOS晶体管和QVDMOS晶体管阵列可与CMOS和双极型器件同时制成。QVDMOS领示(pilot)晶体管
集成的功率器件具有一些完全隔离的功率DMOS器件，通常是呈阵列形式。这种阵列包括一系列各有一个配置在一对横向的漏极扩散区的公共栅极的一些源极单元。在这些源极单元下是一个与漏极扩散区接触的隐埋层。因此，电流从源极单元流入隐埋层，再横向流向隔开的两个漏区，垂直向上流向漏区表面。
就使用功率器件而言，通常希望能有一个示出与大功率器件阵列基本相同只是比例缩小的工作特性的晶体管。这样，如果一个阵列有100个源单元，那么通常就用单个与这个阵列中的这些晶体管一致的晶体管作为领示晶体管。这个晶体管的规模是阵列的1/100，工作特性(包括功率特性)与阵列的成正比。
解决这个问题的一种方法是用源单元中的一个作为源领示。这种方法颇为简单，只要在DMOS器件的源阵列中选择一个最合适的源单元即可。然而，通常希望领示单元要与源阵列隔离，以便源阵列中的功率可由其他诸如CMOS控制逻辑那样的低压器件有效地进行监测。这样，较低电压和低功率的CMOS电路就可以利用一个领示晶体管来监测QVDMOS器件的高功率。于是，控制逻辑和领示晶体管可以做在同一个电路上而保持相互分开。采用这种安排，控制逻辑可以监测QVDMOS功率器件中的功率，防止它进行不安全的操作。
然而，传统的形成隔离领示晶体管的那种按比例缩小的方法对于具有分布性质的诸如QVDMOS源阵列那样的功率器件并不奏效。由于阵列具有分布性质，单是按比例缩小形成一个单独的领示管将不能模拟一个大的功率器件的情况。
这样，就有必要开发一种能与QVDMOS功率器件性能特性精确匹配的领示晶体管。
                       本发明概述音频放大器
本发明提供了一种将低电压音频信号变换成驱动扬声器的功率信号的单片音频放大器。本发明所提供的集成在一个半导体材料衬底上的单片集成电路包括：一个产生一系列D类放大器调整脉冲的调整电路，一个接至调整电路输出端的桥驱动电路，以及一个接至桥驱动电路输出端的桥式电路。调整电路接收音频输入信号，将之变换成一系列D类放大器调整脉冲。对于带有脉宽调制器的D类放大器来说，这些调整脉冲是一系列脉冲宽度正比于脉冲产生时刻的音频信号幅度的脉宽调制的信号。当然，也可以采用其他类型的调整脉冲，包括(但并不限于)脉冲密度调制的信号和熟悉本技术领域的人员所知的适合本发明的其他脉冲调制的信号。调整脉冲通过电平移动器送至桥或栅极驱动电路。桥驱动电路具有多个MOS开关晶体管，用来驱动一个或多个构成桥电路的各功率MOSFET晶体管的栅极。MOS开关晶体管工作在充分大于D类放大器输出的输出电压。例如，如果D类放大器提供3至5伏范围内的输出信号，桥驱动电路就提供在12伏左右的输出栅极驱动信号。来自栅极驱动电路的信号加到桥式电路中的功率MOSFET的栅极上。桥式电路可以是半桥的或是全桥的。半桥电路在地(基准)电位和高电压之间驱动扬声器，而全桥电路从中心(中性地)位置到高基准电压或低基准双向驱动扬声器。功率MOSFET要求12伏左右的栅极驱动信号，以保证功率MOSFET通断。这些功率MOSFET本身接在高电压电源之间，可以提供60至100伏之间大至20安培或更大电流来驱动扬声器。
由于采用了这里所说明的经改进的器件结构和生产工艺，这种单片集成电路的音频放大器含有都集成在单个衬底上的逻辑和功率器件，既能处理3至5伏范围内的信号，又能为扬声器提供在60至80伏范围内20安培或更大电流的功率。这里还说明的作为MOS开关的改进工艺和结构用来形成这种单片集成音频放大器的栅极驱动器。用QVDMOS晶体管来形成单片集成音频放大器的功率MOSFET。这种功率MOSFET具有一个低阻的隐埋层，这也将在下面加以说明。最后，还配置了QVDMOS领示晶体管。这些领示晶体管通常用来监测功率MOSFET的输出电压和电流。因此，这些领示晶体管可以用来配合单片音频放大器中的其他控制逻辑电路控制功率MOSFET。
这种单片音频放大器具有监测桥式电路的温度、电压、电流和工作情况的控制电路。配置了专用的逻辑电路来监测输出电流，以便在输出电流超过预定极限时断开QVDMOS桥。类似，另一个逻辑电路监测功率QVDMOS器件的工作电压，如果电压不足，就禁止这些器件工作。温度控制电路监测QVDMOS功率器件的温度，防止它们在温度超过预定极限时工作。在调整电路和栅极驱动器之间配置了一个寂静时间逻辑控制电路，用来监测QVDMOS桥的各晶体管的状态，保证桥的同一分支中的两个晶体管不会同时导通，否则这两个晶体管就会跨过负载而短路，迅速损坏。寂静时间控制电路保证从桥的一个分支中的一个QVDMOS晶体管要断开的时刻到桥的这个分支中的另一个QVDMOS晶体管接通的时刻之间只有相当短的时间。
本发明还考虑了包括调整电路和桥驱动电路的集成电路的分组集成电路。放大器的驱动器集成电路与另一个含有QVDMOS桥的晶体管的集成电路分开，可以加以连接。本发明考虑了另一种分组集成电路。例如，栅极驱动电路和功率QVDMOS晶体管可以集成在一起成为一个器件。然后，可以将一个含有D类放大器调整电路的独立集成电路接到集成的桥驱动器/桥式电路上。最后，本发明还考虑了分开形成的单片音频放大器的各主要部件的集成电路。这样，就可以提供各自分开的调整电路、桥驱动器和QVDMOS桥的相应集成电路。
本发明考虑了为音频系统提供一种有源扬声器。这种有源扬声器至少附有一个QVDMOS桥式电路，根据桥驱动信号驱动扬声器。有源扬声器可以有自己的电源，也可以利用桥驱动信号进行供电。无论是哪种情况，桥都可以设计成适合扬声器的容量，从而可以较精确地使桥与扬声器匹配。在现有的技术设计中，桥通常过大，设计成能驱动一组或多组不同扬声器。采用本发明，扬声器由各自的桥放大驱动，不会导致由于桥式电路对于扬声器来说过大而浪费功率的情况。同样，即使是很大的扬声器也可用较小的放大器进行驱动，因为扬声器自带各自的驱动器。音频放大器无声起动
本发明说明了两个解决起动砰声问题的实施例。第一个实施例是根据控制环路积分器进行动作来纠正这个问题的，而第二实施例是根据比较器进行动作来纠正这个问题的。这两个实施例示于图1J和1K，无论采用哪个实施方式都足以消除这起动暂态响应。MOS驱动器
按照本发明，一个功率MOS开关包括由一些交错的漏区列和源区列组成的MOS器件阵列。每个漏区列包括多个相互隔开但又离得很近的漏区，而每个源区列包括一个连续延伸了列的长度的狭长源分布区。有多个窄的源分布分支区与这个狭长源分布区连接、分别从这个狭长源分布区至少部分横向延伸入与这个源区相邻的每个漏区列中的各隔开的漏区之间。一个栅区将每个漏区列中的各漏区与相邻的源分布区隔开。
此外，按照本发明，栅区包括掺杂硅，最好是一个自对准的金属硅化物层。值得推荐的金属硅化物是铂硅化物。
本发明的功率MOS开关还包括每个漏区有一个的漏区接触点和每个狭长源分布区与横向窄分支区相交区域有一个的源区接触点。这种配置用来使单元面积最小而使比沟道宽度最大。QVDMOS
本发明提供了一种可单独制成也可与诸如PMOS晶体管、NMOS晶体管和双极型晶体管之类其他晶体管一起制成的准垂直DMOS(QVDMOS)晶体管和制造方法。这种QVDMOS晶体管是以具有第一种导电性，通常是P型材料的衬底为基础构成的。衬底具有一个具有第二或N型导电性的高掺杂隐埋层。在这个隐埋层上面是一个具有第二或N型导电性的轻掺杂外延层。一个具有第二或N型导电性的重掺杂漏极沟道区从外延层表面延伸到隐埋层。在离开漏极的外延层表面内形成一个具有第一或P型导电性的本体区。在本体区内形成一个源区，最好是环形源区。源区通过浅植入具有第二或N型导电性杂质形成，具有比较浅的深度。在源区的口内形成一个具有第一或P型导电性的本体联系。本体联系的深度稍大于源区的深度。本体联系在源区下延伸，但不超出源区，从而减小了N外延层与N型本体之间的夹紧效应。在本体区的源区上配置了一个栅极，以有选择地建立从漏极至源极的电流通路。栅极配有侧壁衬垫，用来限定本体联系扩散区的位置，使得本体联系扩散区的外缘小于源区的外缘。源和本体联系区是硅化的，因此大大减小了源和本体联系所需的扩散区的大小，也减小了接触源和本体联系所需的窗口大小。同样，通常用多晶硅制成的栅极也是硅化的。
可以预料，这种新颖的QVDMOS器件可以与包括NMOS晶体管、PMOS晶体管和双极型晶体管在内的其他晶体管同时制备。这种将功率DMOS器件与低功率的逻辑和控制晶体管一起制备正是极需要的。它使用户能使用与处理大电流的功率器件集成在同一个衬底上的电路控制和逻辑。在这种称为智能功率电路的集成功率和逻辑电路中，这种新颖的QVDMOS可以很容易纳入CMOS和双极型晶体管的普通工艺流程而不需要其他独自的工艺步骤。具体地说，在形成NMOS的P阱期间，可以同时形成QVDMOS器件源-漏P阱终端。同样，QVDMOS漏极的典型N+沟道也可以与双极型晶体管的表面集电极接触点一起形成。以后，在工艺中，用来形成QVDMOS本体的P型植入也可以同时形成PMOS晶体管的轻掺杂漏区部分，还能用来提供双极型晶体管的基区。形成QVDMOS晶体管源区的浅N+植入可以同时形成PMOS晶体管的浅N+本体联系以及NMOS晶体管的浅源区和漏区。这个浅N+植入还可以形成双极型晶体管的发射区。最后用来形成QVDMOS本体的浅P+本体联系的工艺也可以用来形成PMOS器体的源区和漏区以及NMOS器件的本体联系。
因此，熟悉本技术领域的人员通过本发明概述再结合附图和下面的详细说明可以对本发明有更深的理解。QVDMOS隐埋层
本发明提供了一种具有在配置在隐埋层上的外延层内形成的集成电路的单晶半导体衬底。隐埋层包括大小与半导体材料的原子相近的离子。隐埋层的薄膜电阻小于每平方15欧姆，最好是每平方6.5欧姆左右。在隐埋层上的外延层中有一系列器件，包括从由双极型晶体管、准垂直DMOS晶体管和结垒肖特基二极管构成的组中选出的各种器件。
本发明提供了一种在含有一个低阻隐埋层的半导体衬底上形成集成电路的方法。半导体衬底选择具有单晶晶格结构的，最好是具有硅单晶结构。大小与半导体原子相近的离子以高剂量、低能量方式植入。在一个优选实施例中，如果这种半导体是硅，就选砷作为植入离子。然后将经植入的器件加热，以退去对半导体晶格的损伤和使植入的离子扩散入衬底。退火后，掩蔽衬底，再进行不同类型的第二次植入。例如，如果第一次植入的是N型离子，第二次就植入P型离子，以形成一个P型的隐埋层。典型的P型植入物是硼。衬底加热退去对半导体衬底晶格的损伤后，用适当的酸洗除去受损区。在生长外延层期间，衬底放入除去自由杂质离子的外延室内，在适合抑制自由离子可能进入外延层的温度下生长外延层。采用本发明，隐埋层的薄膜电阻可以低到每平方6.5欧姆，而生长的外延层可以没有缺陷。
通过本发明的概述，再结合附图阅读详细说明可以对本发明有更深入的理解。QVDMOS领示晶体管
本发明提供了一种QVDMOS功率器件的领示晶体管。QVD-MOS功率器件具有一个配置在相对漏极处的相对漏终端区之间的源单元阵列。领示晶体管包括一个源区，它具有一个基本上与QVDMOS器件的源阵列中的源完全相同的源。这个源被一个具有与包围功率DMOS器件中的源单元的栅极部分类似的特性的栅极终端区包围。这个源具有一个基本上与QVDMOS器件的P阱区完全相同的本体或P阱区。这个P阱区下方是一个薄膜电阻基本上与QVDMOS器件隐埋层的完全相同的隐埋层。一个表面漏区与隐埋层接触。这个漏区在掺杂上可以与QVDMOS器件漏区完全相同。此外，业已发现，必需加一个附加电阻与漏区串联，以补偿电流散流。领示晶体管中出现电流散流是因为单个源单元没有约束电流从源区流向隐埋层的相邻源单元。这样，领示单元在源区和隐埋层之间实际上具有比功率DMOS器件各源的要小一些的电阻。这种电阻的减小通过加一个附加电阻与领示漏区串联或通过修改领示漏区的电阻以考虑漏区电阻和要加的补偿电阻进行补偿，也可以利用源阵列的对称性终接领示栅和确定领示漏区形状来进行补偿。
                   附图简要说明开关型音频放大器
图1A为原有技术的推挽放大器的电路图；
图1B为原有技术的输入输出信号的波形图；
图1C为原有技术的D类放大器的电路图；
图1D为原有技术的占空因数调制器/比较器的部分电路图；
图1E为D类放大器的输入信号和输出信号的波形图；
图1F为带有桥驱动电路和功率MOSFET半桥的单片D类放大器的电路图；
图1G为接收脉宽调制的输入信号、具有合并的单片桥驱动器和半桥电路的音频集成电路的电路图；
图1H为与图1G类似的、具有全桥电路的音频集成电路的电路图；
图1I为具有左、右声道输入、输出的单片音频集成电路D类放大器；
图1J为无声起动D类放大器第一实施例的电路图；
图1K为无声起动D类放大器第二实施例的电路图；
图1L(i)-1L(iv)为图1K的电路的电压信号的波形图；
图1M为图1K所示电路的详细电路图；
图1N为示出图1M的电路的工作特性的波形图；
图1P为有源扬声器的示意图。MOS器件
图2A为原有技术的直线栅极MOS晶体管阵列的示意图；
图2B为原有技术的“棋盘”晶体管阵列的示意图；
图2C为本发明的功率MOS开关的示意图。QVDMOS
图3A为QVDMOS阵列的局部平面图；
图3B为QVDMOS阵列的终端部分的剖视图；
图3C为QVDMOS阵列的源单元的放大剖视图；
图3D为部分源阵列的放大平面图；
图3E为示出CMOS和QVDMOS器件中P阱形成情况的局部剖视图；
图3F为与图3E类似的示出同时形成PMOS轻掺杂漏区和DMOS本体的情况的局部剖视图；
图3G为与图3F类似的示出同时形成QVDMOS源区、NMOS源区和漏区、PMOS本体联系区的情况的局部剖视图；
图3H为与图3G类似的示出利用浅P+植入同时形成NMOS本体联系区、PMOS源区和漏区、QVDMOS本体联系区的情况的局部剖视图。隐埋层
图4A示出了植入步骤；
图4B示出了退火步骤；
图4C示出了在衬府上生长氧化物的步骤；
图4D示出了带含有一个包括不同器件的集成电路的外延层的衬底。领示晶体管
图5A为具有一个源窗口阵列的功率DMOS器件的局部平面图；
图5B为图5A的阵列的局部剖视图；
图5C为图5A的DMOS器件的领示晶体管的平面图；
图5D为图5C所示领示晶体管的剖视图。
                 详细说明开关型音频放大器
图1F-1I在虚线框内示出了集成电路1.12.0-1.12.3。虚线框内的元件表示集成电路元件的一种灵活的组合。其他元件也可以加入这个集成电路，这些元件包括(但并不限于)虚线框外的外电路元件，如电阻、电容、二极管等。这只是设计选择问题，为熟悉集成电路设计技术者所周知。
如图1F所示，音频系统1.10包括一个由虚线1.12所标示的单片音频D类放大器。放大器1.12具有包括积分器1.19的调整电路、三角波振荡器1.20和脉宽调制器1.24。桥驱动电路包括分别敏感温度、欠压、过流和寂静期的控制逻辑电路1.28、1.30、1.32和1.36。桥驱动电路还包括调整器138、140，电平移动电路1.42、1.44，以及栅极驱动器1.46、1.48。桥式电路是一个半桥，包括功率MOSFET1.50、1.52。
放大器1.12与扬声器1.56连接。音频输入1.14接在输入缓冲器1.16的一个输入端上。缓冲器1.16的输出反馈到它的另一个输入端，因此音频信号经符号颠倒后送至积分器1.19的输入端1.18。音频输入1.14由缓冲器1.16接收。缓冲器1.16的输出端与它的负输入端1.15连接。缓冲器1.16的负输入端的引出头通过一个外电阻接到积分器1.19的输入端1.18上。反馈放大器1.26输出的反馈信号也送至积分器1.19。反馈环路包括放大器1.26，有效地消除来自扬声器1.56的任何DC电压。
三角波振荡器1.20的输出送至脉宽调制器/比较器1.24。脉宽调制器/比较器1.24的另一个输入由三角波振荡器1.19提供。振荡器1.20是一个片上振荡器，有一个输出，用于其他振荡器和时钟信号的外同步。集成电路1.12有一个静音引出头，接收到适当的静音信号就终止向扬声器1.56输出。反馈放大器1.26接收来自输出电容器1.54的反馈信号，以便控制积分放大器1.19。脉宽调制器/比较器的输出送至AND门1.34。送至AND门1.34的其他输入包括静音信号或来自过温度控制电路1.28、欠压控制电路1.30和过流控制电路1.32的信号。后三个电路是在MOSFET桥驱动电路中常见的控制电路。AND门1.34与寂静时间逻辑控制电路1.36连接。寂静时间逻辑控制电路1.36保证电桥的一个臂上的两个晶体管不会同时导通。功率MOSFET 1.50、1.52形成单片集成电路1.12内的一个半桥。如果晶体管1.50、1.52同时导通，负载或扬声器1.56就会被短路，而这两个晶体管本身接在高压电源Vdd2与低压电源VEE之间。为了防止使处在高、低压电源之间的功率MOSFET 1.50、1.52短路，寂静时间控制逻辑电路1.36保证在晶本管1.50、1.52中的一个晶体管截上前另一个晶体管不会导通。寂静时间控制逻辑电路1.36与电平移动器1.42、1.44连接。电平移动器1.42、1.44将电压电平从D类放大器所要求的较低电平(3-5伏)移动到栅极驱动器1.46、1.48所要求的较高电平(12伏左右)。栅极驱动器1.46、1.48各自包括一个或多个按照下面将要进行的说明制造的MOS开关晶体管。这些MOS开关晶体管足以可靠地接收逻辑电平输入信号和提供足以驱动功率MOSFET晶体管1.50、1.52的栅极的输出栅极驱动信号。
单片集成电路1.12具有一对QVDMOS功率MOSFET驱动晶体管1.50、1.52。驱动晶体管50、52分别由MOS开关栅极驱动器1.46、1.48进行驱动。由QVDMOS晶体管1.50、1.52组成的半桥通常工作在30伏左右的范围内，流过的电流为1安培左右，总额定功率为30瓦左右。然而，熟悉本技术的人员可以理解，能将QVD-MOS晶体管1.50、1.52规模扩大到处理高达60-100伏的电压和大至10-20安培的电流。QVDMOS晶体管1.50、1.52的输出通过由电感1.53和电容1.54组成的滤波器接至扬声器1.56。电感1.53和电容1054组成的是一个低通滤波器，用来滤除由脉宽调制器/比较器1.24引入的脉冲调制频率分量。
如前面所述，这种单片音频放大器包括D类放大器调整电路，由积分器1.19、振荡器1.20和脉宽调制器/比较器1.24组成。电路的桥驱动部分典型地包括了逻辑控制电路1.28、1.30、1.32、1.36，电平移动器1.42、1.44，以及栅极驱动器1.46、1.48。桥式驱动器电路包括功率MOSFET 1.50、1.52。在本发明的另一些实施例中，上述电路各都可以独立集成。同样，各个电路也可以分组组合。例如，D类放大器调整电路可以与桥驱动器组合成一个集成电路，而桥式电路可以组成一个单独的集成电路。或者，桥式电路和桥驱动器可以组成一个集成电路，而D类放大器调整电路可以组成另一个集成电路。
下面一个实例示于图1G。虚线框1.12.1所围的音频集成电路接收来自诸如数字信号处理器之类的D类调整电路的输入1.15，也就是模拟的脉宽调制的信号。输入信号由第一电平移动器1.42接收后送至寂静时间控制电路1.36。接至寂静时间控制电路1.36的还有过温度控制电路1.28、欠压检测电路1.30和过流检测器1.32。电平移动器1.44与寂静时间控制电路1.36连接。音频集成电路1.12.1具有栅极驱动器1.46、1.48，分别接至半桥输出功率QVD-MOS晶体管1.50、1.52。晶体管1.50、1.52的输出通过由电感1.53和电容1.54组成的滤波器接至所声器1.56。
音频集成电路1.12.1的一个优点是能够直接接到扬声器1.56上，从而构成一个有源扬声器。通过将桥驱动电路和桥式电路直接安装到扬声器1.56上，不必再要使扬声器1.56的功率要求符合产生DSP或PWM信号1.15的音频系统。这样，由于有源扬声器1.56是与音频信号产生系统独立的，单独供电，因此不需要系统来满足它的功率要求。
图1H示出了一个与放大器1.12.1类似的音频集成电路1.12.2。电路1.12.2有一个全桥功率MOSFET部，它包括在桥一个臂上的QVDMOS晶体管1.60、1.62，以及在桥的另一个臂上的QVD-MOS晶体管1.64、1.66。正如熟悉本技术领域的人员所知，一个全波桥将在两个方向上驱动扬声器。这样，这个全桥不仅在正方向而且在反方向驱动扬声器音圈。因此，全桥能以不同方向将电流送入负载1.56。全桥电路还有电平移动器1.42、1.44。音频放大器1.12.2的全桥电路包括四个栅极驱动器。两个栅极驱动器1.46.1、1.48.1驱动桥的一半，而另两个栅极驱动器1.46.2、1.48.2驱动桥的另一半。同样，音频放大器1.12.2也可以直接接到扬声器1.56上，构成一个有源扬声器。音频放大器1.12.2接收来自数字信号处理器或D类放大器调整电路的两个信号1.15.1、1.15.2。这两个信号由解码器1.37解码后送至寂静时间控制逻辑电路1.36。电路1.12.2的其余工作情况与电路1.12.0、1.12.1类似。
图1I示出了配合音频系统左、右两个声道的D类放大器调整电路的集成电路1.12.3。集成电路1.12.3是一个模拟的前端信号调整电路，为D类开关型音频放大器系统中的左、右两个声道产生开关脉冲宽度调制器控制信号。电路1.12.3是为高效率音频放大设计的。如果电路1.12.3与驱动输出级或功率MOSFET驱动器件配合使用，就可以构成一个满足所要求的功率电平的最佳系统。
这样，左声道信号由积分放大器1.19.1接收，而右声道信号由积分放大器1.19.2接收。左声道的脉宽调制器/比较器1.24.1接收积分放大器1.19.1的输出和振荡器1.20的输出。同样，右声道的脉宽调制器/比较器1.24.2接收右声道的积分放大器1.19.2的输出和振荡器1.20的输出。
门1.34.1、1.34.2分别将左声道脉宽调制的信号送至一个引出头和将右声道脉宽调制的信号送至另一个引出头。左、右声道的输出可以接至集成音频电路1.12.1或1.12.2，以驱动相应的左、右声道的扬声器。有源扬声器
图1P示出了一个具有前壁1.72上开了一个圆形口1.80的音箱1.71的有源扬声器1.70。膜盆1.73安装在前壁1.72上，用来在箭头1.81所示方向上产生输出的声音。膜盆1.73由音圈1.74或任何适当的其他膜驱动装置驱动。音圈1.74从集成电路1.75得到它的功率。集成电路1.75包括至少一个由功率MOSFET器件组成的半桥或全桥，使音圈动作。集成电路1.75还可以包括一个桥驱动电路。或者，这个集成电路可以包括如前面图1F所示那样的整个D类放大器。
在一个实施例中，由外电源通过电源输入插座1.76向扬声器供电。可以想像，电源(未示出)是普通的110伏交流电源。集成电路1.75还可以包括一个交流/直流变换器，以将市电变换成适合集成电路1.75和音圈1.74工作所需的直流电压和电流。或者，在集成电路1.75和电源输入插座1.76之间可以配置一个独立的交流/直流变换器。音频信息通过数据输入连接引线1.79输入集成电路。音频信息是通过无线电天线1.78或通过如虚线1.85所示普通扬声器线从集成电路1.75和音频输入插座1.77接收到的数据。无线传输可以在任何合适的频率上进行，最好采用红外频率。音频信息也可以叠加在电源上，而集成电路1.75中的相应电路或另一个滤波电路(未示出)可以将音频信息与电源电压分开。将信息信号加到住宅电源上在这个技术领域是众所周知。音频放大器无声起动
本发明在D类放大器中设置了一个无声起动电路。D类放大器有一个输入放大器，它的第一输入端接音频输入信号，而第二输入端通过反馈通路接到桥驱动电路的输出端上。这个输入放大器具有一个开关，当它处在第一位置时，将输入放大器配置成一个积分放大器，而处在第二位置时，将输入放大器配置成一个将音频输入与反馈信号相加的相加放大器。实际上，输入放大器在它的输出和它的音频输入之间有两条反馈通路。一条反馈通路包括一个相加电阻，而另一条反馈通路包括一个积分电容。开关选择这两条反馈通路中的一条。输入放大器开关与相加电阻串联连接，根据允许信号有选择地打开和闭合通过求和电阻的反馈通路。这种带有无声起动电路的D类放大器还可以包括一个桥驱动电路和一个桥式电路。桥驱动电路包括多个接收来自桥驱动电路的输出功率驱动脉冲的功率MOS-FET和将功率驱动脉冲加到各功率MOSFET的栅极上的装置，以按功率电压电平产生输出功率电压脉冲。
本发明的另一个实施例用了一个比较器来提供无声起动功能。在这第二实施例中，比较器具有第一和第二输入，第一输入来自积分放大器，而第二输入是一个基准振荡器电压信号。比较器产生的输出是一系列脉宽调制的脉冲，每个脉冲具有基准电压信号的幅度和与音频信号的采样值成正比的宽度，而这个脉冲列的频率充分大于所述音频频率。有一个开关接在第一比较器输入端，根据禁止信号动作，将比较器的第一输入端接至静音基准电压源，以产生一个具有50％占空因数的比较器输出，使积分放大器饱和。通常，基准电压为振荡器电压信号最大电压电平的二分之一。接收到允许信号后，开关逐渐将积分放大器的输出接至第一比较器输入，逐渐使积分放大器退出饱和。这个开关装置包括一个或多个可变电阻，用来在开关装置处于允许位置时逐渐增大静音基准源与第一比较器输入之间的电阻。以及逐渐减小积分器输出与比较器输入之间的电阻。无声起动放大器开关与一个电流源连接。接收到允许信号后，开关闭合，将电容接至第一比较器输入；在接收到禁止信号时，开关打开，将电流源接至电容，使电容充电充到与振荡器信号的最大电压相应的电压。
实施例1：
本发明的第一实施例示于图1J。模拟开关S1已加到积分电路A1。开关S1由禁止信号控制。在禁止输出电桥工作时，开关S1闭合，A1成为一个相加放大器而不是一个积分器。由于电桥这时并不工作，扬声器两端的电压降为零，而A2的输出为+6V。在这种配置中，A1是一个倒相放大器，输出为-R/R2乘以输入。这里，R3选择成使A1在起动前不饱和。这样，在允许放大器工作时，电桥开始通断，开关S1打开。A1的误差电压输出继续像开关S1打开前那样跟随输入改变，从而消除了起动时的砰然声。
实施例2
本发明的第二实施例示于图1K以及图1L和1M。本实施例涉及音频IC PWM控制器，而积分放大器A1在这个IC外。
参见图1K，在禁止IC U3工作时，输出的通断停止。S3将静音信号接地，控制开关S2使得PWM比较器的+输入端接至+6V。在禁止信号撤去时，开关S3使电流源可以向接在静音节点上的电容充电，从而使加在开关S2上的控制电压缓慢移动。在控制电压成为低电压时，输出开始通断，因为允许这部分工作。PWM比较器无视误差信号如何总是规定方波占空因数为50％，因为比较器的+输入端处于+6V，正是比较器-输入端上的三角波的中点。H电桥的占空因数为50％的输出经滤波后使负载两端的电压为零。随着控制电压的上升，加到比较器+输入端的从+6V基准电压转为输入信号。有一个暂态过渡期，PWM的+输入端通过可变电阻接至E/A输入和+6V。从+6V过渡到E/A的转换是通过缓慢增大PMW+和-6V之间的电阻同时减小PMW+和E/A之间的电阻来实现的。这个转换过滤是有意安排成交叠的，以实现50％与空因数的输出到正常工作条件之间的逐渐过渡。这允许积分器退出饱和而电桥输出仍主要受+6V基准电压控制，从而消除了起动暂态。
起动程序的模拟结果示于图1L(i)-1L(iv)。最上面的图1L(i)示出的是软起动电压，表示在静音引出头上的缓慢上升的控制电压。图1L(iii)示出了饱和成负电源干线OV的图1K中的积分器A1的输出。图1L(iv)示出了输入信号。随着软起动电压的上升，积分器退出饱和，跟随输入。图1L(iii)所示的突然上升的正尖峰是模拟不正常情况，这在图1L(ii)中没有出现。图1L(ii)表示+比较器端上的情况。图1L(ii)示出分在比较器的+输入端上从+6V基准电压到输入信号的平滑过渡。
在工作中，当禁止信号为高电平时，禁止输出，开关S3接地，PWM比较器的+输入端接至+6V。三角波在+4V到+8V之间变化，于是PWM具有50％的占空因数。当禁止信号撤消时，开关S3通过接在静音引出头上的一个外部电容接至电流源I1。电流源I1逐渐将接在静音引出头上的电容充到+12V。同时，开关S2逐渐将PWM比较器的+输入端接至积分器A1的输出端而将这个+输入端与+6V断开。这种逐渐连接是由可变电阻(未示出)实现的，这些可变电阻逐渐增大+6V电源和+输入端之间的电阻而减小A1的输出端和PWM比较器的+输入端之间的电阻。这使A1逐渐退出饱和，跟随在+6V直流电平上交变的音频输入。
图1M示出了实现图1K中的开关S2的详细原理图。这个电路包括两个传输门，对静音引出头电流源的通/断控制门，以及用于控制传输门的附加电流镜。标为UVN的引出头将接至芯片电平禁止信号，而SS接至外部的静音引出头。在禁止信号为高电平/UVN为低电平时，由M42选通的电流源断开，而SS/静音引出头由外部装置接至VSS。由于SS/静音处于VSS。M10将克服反映入M27的10μA电流，将门控制线A拉高。M28也将导通，其电流受电阻R29限制。这电流将由M6反映入M2，将门控制线B拉低。由于门控制线处于A高B低的状态，M8和M22截止而M24和M25导通。这将VREF输入接至PWM+输出。VREF会接至+6V，而PWM+会接至PWM比较器的+输入，如上所述，在允许芯片工作时，UVN将趋于高电平，使得加在P10A上的电流源可以对SS/静音引出头充电。当SS/静音引出头进入VDD的PMOS门限时，M10和M28开始截止。随着SS/静音继续充电，电压升高到VDD，固定电流源M27和M32使门控制线上的电压翻转。门控制电压A和B如图1N所示。由于在稳态SS＝VDD，A为低电平，B为高电平，因此M8和M22导通而M23和M33截止。这就将表示误差放大器或积分器的输出的E/A输入接至PWM+引出头，这个引出头接至处在集成电路最高电平的PWM比较器的小输入端。MOS开关
功率MOS开关通常结构成标准直线栅极MOS晶体管配置的大阵列。图2A为单个晶体管2.10的示意图。晶体管2.10有一个漏区2.101和一个源区2.102，由一个具有一个触点2.104的栅区2.103分开。漏区和源区分别有触点2.105。
图2A中还示出了一个由直线栅极MOS晶体管组成的阵列2.20。在这种开关设计中，晶体管的有效宽度W按比较增大到满足所要求的导电性能。比沟道宽度(W/总器件面积)由工艺所能达到的最小漏-源节距确定。通常这受到栅极长度L、触点大小和触点与栅极多晶硅之间的必需空隙制约。在这种阵列中，对源极和漏极的金属布线通常是与栅极多晶硅平行的，如图2A中的粗箭头2.105所示。这使得触点的空隙可以非常小，从而对于器件来说源极或漏极的分布电阻可以忽略。对于这种直线结构的最佳器件情况，金属布线节距等于源-漏节距，这是很重要的，金属布线的格局对可能达到的大面积MOS开关的电导性和成品率具有很大的影响。
对功率MOS晶体管的标准直线栅极版图的一种常用的改进方案是采用如图2B示意的“棋盘”形配置2.30，各源区和漏区，及其相应的触点2.201和2.202，在阵列的行和列中都相互交错排列，也由栅区2.203隔开。根据沟道长度、触点大小和触点与多晶硅间空隙这些有关值来看，这种方案可以有效地增大版图的比沟道宽度。在这种格局中，所需的金属布线是沿着一系列箭头2.204所示的对角线连接各漏极窗和源极窗的。假设尺寸限制与图2A的直线栅极阵列相同，金属布线节距就为源-漏节距乘以0.707(2的平方根的倒数)。因此，采用“棋盘”式图案虽然可以改善比沟道宽度，但是会加重金属布线限制。
在有些情况下，对漏极-多晶硅和源极-多晶硅的接触点有不同的空隙要求，从而使图2B的“棋盘”形版图更为复杂。这通常是扩展漏极型晶体管的情况，“棋盘”方格的尺寸由较大的漏极间隔确定，使得源极窗过大的而浪费了面积。这种情况可能完全抵消了所预期的“棋盘”形图案会带来的好处。
本发明所提出的如图2C配置的功率MOS开关2.40的特征是与原有技术的相比大大增大了比沟道宽度。按照本发明，每个漏极或源极触点周围的栅极多晶硅所围的区域的大小由这个触点与多晶硅的空隙决定，即使是在源极与漏极的大小要求不等的情况下。如图2C所示，在漏极列中各单元的形状基本上是正方形，然而由于诸如金属节距要求之类的工艺原因，也可以是长方形的。在一列中各有一个接触点2.301的漏区2.300分别与相邻列中的相应漏区之间隔着一个狭长的源分布区2.302而相互靠得很近。在同一个列中，相邻的漏区相互也靠得很近，中间至少部分隔着狭长的源分布区2.302的横向分支。每个漏区由环形栅区2.303与相邻的源分布区隔开。各源极触点2.303分别配置在狭长的源分布区中延伸出横向分支处。这种布置用来大大减小单元的面积，增大比沟道宽度，并且简化了如箭头2.305所示的金属布线安排。
源分布区引起一个可观的与沟道电导串联的电阻分量，这是在触点和有效栅极边缘之间的源区的分布电阻造成的。因此，希望使这个源极电阻与沟道电导相比尽量低。这个目的可以通过为栅极、漏极和源极这些区加上一个硅化物层来达到。硅化物最好由硅与铂的作用来形成，然而也可用诸如钛、钴和钨之类金属。
按照本发明，开关的各源分布区可以全都互连。然而这会使包围每个漏区的栅极多晶硅隔离，从而需要逐个连接各栅极环2.303。为了能不需要连接这些栅极环2.303，在这些环之间提供了一些很小的连接多晶硅桥2.306，如图2C所示。
这种开关的结构有一些实质性的好处。这种版图所允许的金属布线节距大于在同样尽寸限制下的“棋盘”形布置情况。此外，所有的漏区几乎由一个有效栅极完全限定，而没有栅极宽度终端区。因此，本发明的这种开关结构提供了较大的比沟道宽度(W/面积)、较宽的金属布线通道和凹状漏极设计，这可以导致成品率很高的优点。
本发明已经具体结合了一些优选实施例作了详细说明，但可以理解，在本发明的精神和范围内能加以变更和修改。QVDMOS晶体管
图3A示出了一个QVDMOS阵列3.10的一部分。QVDMOS阵列3.10是一个没有示出的、还包括NMOS器件、PMOS器件和双极型器件的集成电路的一部分。阵列3.10具有一系列相互完全相同的呈六边形的源极单元3.30。金属的栅极馈线3.12布在阵列3.10的中心，与包括处在一层很薄的栅极氧化物3.32上的栅极金属3.29的栅极3.24接触。栅极馈线3.12下是具有八字试块(dog-boae)形的延伸源极3.39。这些处在栅极馈线3.12下的源极3.39都是细长的，以保证源极3.30与栅极3.29之间的总体对称。阵列3.10的两端有漏极3.20。漏极3.20由漏极终端区3.16与源极3.30隔开。栅极3.29配置在相邻源极之间。栅极3.29由加到栅极馈线3.12上的电压控制。栅极馈线312具有一些沿它的长度布置的触点3.28，用来接收控制电压信号。
图3B示出了一个与终端区3.16相邻的典型源极3.30。源单元3.30制在轻掺杂的P-型衬底3.11上。在衬底3.11的表面以在本技术领域所周知的方式形成一层重掺杂的N+隐埋层。此外，这个N+隐埋层的具体形成方式可参见1995年6月7日提交的转让给Harris公司的相关未决申请No.08/472,859(代理人案号No.SE-1059/H-6148/19910/650)/重掺杂的N+阱扩散3.11提供了与隐埋层3.26的表面漏极接触。N+沟道扩散区3.14是在生长在P型衬底3.11上的轻掺杂N外延层3.13中以众所图知的方式形成的，也可参见上面所列的相关未决申请。在N外延层3.13中形成一个轻P掺杂的DMOS本体区3.24。漏极终端区3.16也是轻P掺杂的，与DMOS本体扩散3.34同时形成。在DMOS本体3.34内有一个浅的重掺杂N型源区3.35。N型源区3.35具有圆的或六边形的环形形状。在图3C中更清楚地示出在环形区3.35内有一个也是重掺杂的P型本体联系区3.36，它一直延伸到N型源区3.35下。
栅极氧化物层3.32覆盖在环形源区3.35的表面上。覆盖在栅极氧化物层上的是包括一个重掺杂的多晶硅层的栅极金属层3.29。隔离氧化物层3.23将源极3.30与漏极3.20隔开。进一步的隔离由包括布置在栅极3.29和LOCOS氧化物区3.25之间的轻掺杂P型区3.27的漏极终端元提供。LOCOS氧化物3.25的顶上是场电极3.24。漏极金属层3.21接触N+漏极扩散沟道3.14。源金属层3.31接触这个源单元3.30的本体联系3.36和源区3.35。
图3C示出了源单元3.30的另一些特点。可以看到，栅极3.29具有侧壁氧化物衬垫3.40。此外，氧化物衬垫3.40之间的源区3.30的表面有一层硅化物3.42。也可以按需要使栅极多晶硅3.32也有一个硅化物层3.43。
图30示出了栅极多晶硅3.32包围浅N+源极区3.35的情况。本体联系区3.36被浅N+区3.35的表面包围。源极金属3.31通过开在介质层3.23上的接触窗3.58与硅化物层3.42(未示出)接触。
在工作中，当有一个正电压加到栅极上时，电流将从漏极流至源极。电流流动路径示于图3B。电流从漏极金属3.21通过扩散沟道3.14、隐埋层3.26，穿过栅极氧化物层3.32下的外延层3.13进入源区3.35，再通过硅化物层3.42到达源极金属3.31。电流通过的N外延层3.13称为漂移区3.18。这样，当这个QVDMOS器件导通时，它的电阻由沟道3.14、隐埋层3.26、N外延层3.13、本体区3.34和源区3.35各部分的电阻决定。
本发明的特点之一是在源区3.35和本体联系3.36区上有一层硅化物3.42。将硅化物加到本体联系3.36和源极3.35上增大了QVDMOS阵列3.10的效率。由于有了硅化物3.42，就不再要将接触窗开得与环形源区3.35一样大，如图3D中所示。这样，接触窗3.58可以大大小于源区3.35。由于用硅化物3.42与本体联系区接触，有效地使本体联系3.36的布置与源极金属3.31的位置解耦。在现有的技术中，器件本体联系触点与本体联系相比做得比较大，以便提供充分的面积，保证与源区和本体联系可靠的金属接触。大的触点要求较大的源单元，从而减小了源阵列3.10的总效率。也就是说，需要较大的区域来提供与本体联系和源区的恰当接触，这些过大的区域占用了集成电路的可贵面积，而并不增强器件的性能。然而，通过利用硅化物3.42来接触源区3.35和本体联系3.36，可以有效地将本体联系3.36置于源区3.35的中心，因而本体联系3.36可以比较小。
由于利用了硅化物层3.42，源金属触点3.31不必接触构成QVDMOS源极的浅N+层3.35。相反，源极金属与硅化物导电层3.42接触，而硅化物导电层3.42横向与浅N+3.35连接。这样，这种QVDMOS源极3.30可以利用一个小接触窗口使金属3.31与源极接触。对触点只有一个要求，要求它落在源极窗内某处。如果没有硅化物层3.42，源极金属3.31就必需以充分的面接触明确地与浅N+层和浅P区3.36连接，以使接触电阻小。如果不利用硅化物，区域3.35和3.36就必需明显的大。有了硅化物层3.42，浅N+层3.35的从栅极多晶硅3.29的边缘至在中心的开口的尺寸，就最小化了。这对于减小源极中的诸如击穿、快反向和dv/dt触发之类的寄生双极型动作非常重要。侧壁衬垫氧化物3.40防止了硅化物与栅极多晶硅3.29形成短路。
这种QVDMOS源极单元的另一个特点是源区3.35和本体联系3.36的自对准。栅极金属3.29和栅极氧化物层3.32都置在外延层3.13的表面3.15上。然后再进行轻P型扩散或植入，在外延层3.13中形成本体区；以限定QVDMOS源极单元3.30的本体3.34。栅极端部之间的开口再用本体联系掩横加以掩蔽，而暴露区通过浅N型掺杂进行植入，形成源区3.35。于是，源区3.35被驱入和扩散，稍延伸到栅极氧化物层3.32下。接着，通过对栅极多晶硅3.29的边缘进行氧化物沉积或热氧化物生长形成侧壁衬垫3.40。侧壁衬垫3.40使以后的浅P型植入偏离源扩散区3.35的边缘。在源极窗口内进行浅P型植入。在区域3.35中，p型离子被N+离子中和。在其余区域中，在源极3.35的中央形成浅P+扩散3.36。P+型扩散3.36延伸到源极3.35的下面，但不超过区域3.35的外边缘。
所有的MOS晶体管，无论是横向的还是垂直的，都需要有一个本体联系来抑制在击穿或高dv/dt暂态期间从源极至漏极的寄生NPN双极型动作。如果出现了寄生双极型动作，QVDMOS器件就能转换到一种不希望的导通状态而损坏或使负载损坏。在本发明中，浅P+区3.36本体联系还在相应同时形成CMOS器件中提供NMOS器件中的本体联系和PMOS器件的源极和漏极。因此，浅P+植入区3.32在浅N+植入区3.35下。这样，浅N+植入区3.35下的QVDMOS本体电阻从没有浅P+植入区3.36的每平方1000欧减小到有浅P+植入区3.36的每平方320至200欧之间。
此外，浅P+植入区通过设成比扩散的DMOS本体3.34更陡的垂直掺杂外廓，可用来确定QVDMOS击穿电压。侧壁衬垫3.40从多晶硅栅极3.29延伸了300纳米左右。这些衬垫在以后的形成硅化物层的操作期间屏蔽了多晶硅材料3.29的边缘。衬垫3.40有效地将浅P+横向外廓移动到浅N+扩散区3.35外缘内300纳米，而垂直外廓参照相同的表面。由于垂直外廓确定击穿电压，而浅P+区3.36又限制成不到环形源扩散区3.35的外缘，因此击穿点将离开栅极氧化物层3.33。
浅P+本体联系3.36也有利于防止快反向。浅N+区3.35下的P+层3.36起着象一个高质量的结的作用。实际上，浅P+区3.35减小了浅N+源区3.35和N型外延区3.13对DMOS本体3.34所施加的夹紧效应。这两个N型区的夹紧影响P型DMOS本体3.34的有效电阻，使这个电阻增大。浅N+层3.35下的这个浅P+层3.36减小了这个电阻。然而，重要的是P+层3.36没有将N+扩散层3.35全部包住，否则器件的门限将大大增大。这是通过氧化物侧壁衬垫3.40使P+区3.36不致扩展到超过N+区3.35的边界来保证的。
本发明的一另一个特点是增大了漏极终端击穿电压。已经看到，用来形成NMOS本体的P阱3.34是一个用作结扩展的理想扩散区，增大了QVDMOS源阵列与P终端3.16之间的横向击穿电压。在源阵列3.10中，通过在P型本体区3.16和LOCOS氧化物区3.25之间配置一个P阱区3.27使漏终端击穿电压从50V增大到80V左右。由于横向击穿电压高于本征源值，QVDMOS性能可以与横向击穿无关地加以最佳化。例如，如果不使用P阱区3.27，QVDMOS性能(即在QVDMOS导通时)就要有所牺牲，以获得高的横向击穿电压。
与在典型的分立功率器件工艺中所用的延伸相比，P阱接合延伸3.27、3.18的另一个优点是，接合3.27、3.18可以在标准的形成QVDMOS源阵列3.30的工艺过程中实现，而不需要任何额外的掩蔽工序。这样，狭窄的P阱3.27、3.18跨在LOCOS氧化物3.25的边缘。以这种方式，阻止了P阱3.27、3.18与深N+阱3.14接触，否则会使横向击穿电压大大下降。此外，P阱3.27可以延伸在有效区(非LOCOS区)下，这导致结构上稍小于常用的接合延伸与LO-COS自对准的情况。
下面参照图3E至3H说明同时形成QVDMOS、CMOS和双极型器件的情况。如图3E所示，首先加工P型衬底3.11，使之具有一个或多个N+隐埋层3.26。典型的N+隐埋层通过将1.25×106原子数/cm2的砷(As75)以40Kev植入能量植入P型衬底的表面来形成。这种隐埋的N+扩散层3.26的形成工艺可参照1995年6月7日提交的转让给本申请同一受让方的相关未决专利申请No.08/472,859(代理人案号No.SE-1059/H6148/19910/650)，该申请列作本申请的参考。N+各隐埋层3.26由隐埋的P+区3.44隔开。P+隐埋区3.44用1.3×1015原子数/cm2的硼(B11)以30Kev的植入能量的离子植入工艺形成。再在P型衬底3.11上生长一层N外延层3.13，情况如在列作本申请参考的我们在1995年6月7日提出的相关未决申请No.08/472,859(代理人案号No.SE-1059/H6148/19910/650)中所述。外延层3.13的表面3.15经适当掩蔽后进行深N+区扩散，在表面3.15上形成深达N+隐埋层3.26的区域3.14和3.75。此后，除去沟道扩散掩模，在表面3.15上加上P阱氧化物掩模3.38。在掩蔽的氧化物层3.38上开出适合形成NOMS器件的P阱3.37和QVDMOS器件源漏终端的P阱3.27的窗口。进行适当的植入，通常是100Kev能量的1.0×1013原子数/cm2的硼(B11)植入，植入杂质驱入后形成P阱3.37、3.27。因此，就一个步骤同时形成了CMOS器件和QVDMOS源漏终端的相应P阱。沟道还形成了NPN晶体管的集电极扩散。
然后，开出适合以后要用LOCOS氧化物3.25覆盖的P+隔离区3.47的窗口。隔离区3.47通过掩蔽衬底而露出隐埋的P+区3.44上的所选隔离区形成。所选区用能量为50Kev的剂量为1.0×1016原子数/cm2的硼(B11)植入。接着对表面3.15进行处理，提供QVDMOS和CMOS器件的栅极氧化物层3.32(未示出)和栅极3.24、3.45、3.46。因此，所有的MOS器件的栅极氧化物层是在一个步骤中形成的，而所有的MOS器件的栅极金属层也是在一个步骤中形成的。栅极3.24、3.25、3.46形成后，表面用诸如硼这样的轻掺杂P型植入物进行植入。这个P型植入提供了DMOS器件的本体区3.34以及终端漏区延伸3.16。这植入用剂量为5.6×1013原子数/cm2、植入能量为100Kev的硼(B11)进行。同样的轻P植入用来形成PMOS器件中漏区的轻掺杂部3.54。因此，DMOS本体和PMOS器件的轻掺杂漏区在一个步骤中同时形成。熟悉本技术领域的人员可以理解，表面3.15用适当厚度的光阻材料进行适当掩蔽，以提供一个防止P型离子进入衬底3.11的表面3.15的不希望它进入的部分的阻挡层。
下面一个步骤是通过浅N+植入形成NMOS的源漏区3.55、PMOS本体联系3.56以及QVDMOS源区3.35和QVDMOS的对漏沟道3.14的漏接触点3.60。这一步骤示于图3G。植入物是砷(As75)，剂量为7.0×1015原子数/cm2、植入能量为150Kev。同样，这浅N+植入也用来形成NPN晶体管的发射区3.75。
然后，如图3H所示，用浅P型掺杂物如硼形成QVDMOS的本体联系3.36，从而与QVDMOS本体电阻3.34并联，以抑制快反向。这种浅P植入物是硼(B11)，剂量为3.0×1015原子数/cm2、植入能量为60Kev。同时，这P型掺杂形成PMOS器件的源、漏区3.66和NMOS器件的本体联系3.67。因此，就这浅P+植入同时形成了本体联系、漏区延伸部、PMOS的源区和漏区，以及BICMOS器件的NMOS本体联系。
熟悉本技术领域的人员可以理解，还需要一些步骤来完成包括QVDMOS阵列、CMOS器件和双极型器件的BICMOS器件的制造。这些步骤包括：硅化源、漏和多晶硅栅区，以及发射和基区接触点；提供一层或多层交错的金属、介质隔离的适当层；以及提供一层或多层金属层，以接触不同器件的各终端，包括源极、漏极、栅极、基极、发射极和集电极各触点。这些步骤有的如上所述，有的是在本技术领域中众所周知的。QVDMOS的低薄膜电阻隐埋层
图4A示出了一个由半导体材料，最好是硅，构成的P型本体的衬底4.10。阻光层4.16或其他适当的掩蔽层涂在P型材料4.12的表面4.13上。离子4.15通过阻光层4.16的窗口4.17植入表面4.13。植入的离子在衬底4.12中形成了一层重掺杂的N+隐埋层4.14。
离子用高剂量、低能量的砷植入工艺植入。砷值入的剂量在0.5-2×1016原子数/cm2范围内，最好是1.25×1016原子数/cm2，植入能量在25-50Kev范围内，最好是40Kev。砷植入使表面4.13变成非晶体的，使得以后的退火可以提供固相外延生长而不是砷扩散。砷选为植入物是因为砷原子大小与硅原子差不多。这样，以低能量将砷植入硅大大减小了可能对硅单晶晶格的损害。此外，砷在硅内的扩散系数小，使得砷植入的横向扩散受到限制。其他普通的N型植入物，如磷和锑，不适合这个工艺过程。这两种的离子都比较大，而磷的扩散系数还比较大。这种砷植入的另一个所希望的特点是砷原子不会深深地透入砷衬底4.12。这个特点在以后退火工序期间是一个优点，如下面将要说明的那样。
参见图4B，植入后，除去光阻层4.16，将衬底4.10退火，植入区4.14进一步扩散入衬底4.10。退火这个步骤有几个作用。退火期间，受离子损害的衬底4.10表面实际上是一种非晶硅。退火期间，这受损区将由于固相外延处理而弯曲。底下的单晶硅提供了受损区引晶的晶格。由于砷没有深入硅衬底4.10，因此固相外延退火基本上只发生在衬底4.10的表面4.13，这正是所希望的。
在现有的工艺过程中，经植入的衬底4.10通常要加以氧化，以在硅表面4.13生成一个阶梯。熟悉本技术领域的人员可以理解，重掺杂硅比轻掺杂硅氧化速度要高很多。所以，可以在植入后对经植入的晶片进行氧化，以便在衬底4.10的表面上形成一个阶梯，限定这个植入区。然而，按照本发明，必需首先对衬底4.10进行退火，再进行氧化，以建立对准标志。
退火期间(图4B)，表面4.13由于固相外延生长而得到修复，砷离子受激，部分扩散入区域4.12。
在隋性的氮环境下以低的部分氧压进行高温退火。在900至1250℃之间，最好是1200℃，退火1至24小时，最好是5小时。因此，在1000℃蒸汽氧化步骤中生长了厚为5,600埃的氧化层。这防止了在纯氮环境中在裸露的硅表面可能发生的使硅表面出现凹坑。应该注意的是，任何掺杂物的任意长的扩散都可以引起非常低的隐埋层薄膜电阻。然而，这样长的暴露会使横向扩散隐埋层4.14超过可接受的界限。采用诸如砷那样的离子大小合适的掺杂物，进行高剂量低能量植入，隐埋层4.14就不会从原来那样大小横向或垂直扩散超过6微米。这样，隐埋层4.14的接合深度D在4至6微米左右的范围内，最好是5.4微米。
N+隐埋层4.14退火后，可以用任何P型植入物，如硼，植入一个P+隐埋层。在用P型离子植入前，N+隐埋层用氧化物掩模适当加以掩蔽，使得衬底的暴露区接受P型植入物。P型植入完成后，从衬底4.10的表面4.13上除去所有的氧化物，再在衬底4.10上生长出外延层4.18。外延层4.18的在N+区4.14上的那部分几乎是没有没陷的。在生长外延层4.18前，用盐酸蒸气将衬底4.10的表面4.13蚀去0.1至0.2微米左右。由于除去了衬底的薄薄一层表面，就除去了隐埋层顶上的受损表面物质，否则这些受损物质会在生长外延层期间产生堆积的故障缺陷。
生长外延层4.18期间，还采取了一些步骤，以使从重掺杂N+区4.14向相邻的非掺杂区的自掺杂最小。这种自掺杂会导致在足够高的电压电平下的衬底击穿电压问题。自掺杂期间，砷离子从层4.14释放，通过扩散进入非掺杂区4.12。在外延室中，必需除去酸洗期间游离出来的任何砷掺杂物原子。因此，外延生长在有利于低砷掺入生长的外延层的环境和温度下进行。可以使用任何适当的硅源，如硅烷或四氯化硅。后一种与氢混合，以淀积(生长)外延硅。除掉伴随生成的盐酸气体。外延加工处理在1180-1225℃范围的温度进行1至10分钟，最好是在1220℃进行5分钟。此外，可以减小外延室内的气压，以减少砷自掺杂。
参见图4C，在层4.18的外延生长期间，层4.18的表面4.23上有对准界缘4.24、4.25。除此以外，外延层4.18非常均匀地在N+隐埋层4.14上生长。任何适当的外延反应室(卧式的，puncalse或桶形的)都可使用。如图4D所示，在外延层4.20中形成一个具有N+集电区4.42的双极型器件4.41和一个具有N+漏区的QVD-MOS器件。隐埋层4.14具有每平方6.5欧左右的低薄膜电阻，从它的初始边界横向伸展了6微米左右。领示晶体管
图5A概要地示出了一个QVDMOS功率器件5.10。源区5.12两侧分别与同样的两个漏终端区5.14、5.15接界。与漏终端区5.14、5.15分别邻接的是漏沟道区5.16、5.18。各源典型地是圆形的扩散区5.20，分别由一个具有六边形对称外廓的栅极5.22限制。也就是说，在一条环绕一个源的离这个源和它的相邻源等距的路线中各点的轨迹规定了一条六边开路线。
如图5B所示，QVDMOS器件5.10构建在一个通常是P型硅的半导体衬底5.30上。在衬底5.30中有一个重掺杂的N+隐埋层5.32。隐埋层5.32的顶上有一个轻掺杂的N型外延层5.34。层5.34生长在衬底5.30上，处于隐埋层5.32的上方。相同的源区5.20各有一个浅N+掺杂的环形区。这些源区5.20分别配置在相应的P阱DMOS本体5.34内。在扩散区5.20的中间是一个本体联系5.26。栅极5.22包围源区。源阵列5.12与相对的纵向延伸的漏区5.16和5.18隔开。漏区5.16和5.18各有一个重掺杂的N型区，从器件表面一直延伸到隐埋层5.32。漏终端区5.14和5.15分别将漏区5.16和5.18与源阵列5.12隔开。在工作中，当这个DMOS器件导通时，电流从各源区通过在DMOS本体5.24中形成的沟道经外延层5.34流入隐埋层5.32。电流在隐埋层5.32内横向流向漏区5.16和5.18。因此，在导通情况下，QVDMOS器件5.10包括一些电阻，如源区5.20的电阻、MOS本体5.24的电阻、外延层5.34的电阻、隐埋层5.32的电阻和漏区5.16和5.18的电阻。
通常，QVDMOS器件5.10的导通电阻率RSPON在符合实际的情况下可以合理地模型化成下式 R spON = R spD + [ W v + D 2 + T ] { R sbBL T + ( R spMOS + ( R spEPI ) · R sbBL [ ( R sbBL ( R spMOS + R spEPI ) ) ] } - - - ( 1 )
其中：
RspD为漏沟道有效电阻率(欧姆*cm2)；
RshBL为N+隐埋层薄膜电阻(欧姆/平方)；
RspMOS为MOS有效电阻率(欧姆*cm2)；
RspEPI为外延漂移区有效电阻率(欧姆*cm2)。
Wv、T、D和L各如图5A中所示相应尺寸。以上每个R分量各自随偏压、温度和工艺过程而变化。RspMOS(区域5.24)在适合功率开关的工作范围内变化最大，它随栅偏压改变可以大到5∶1，是最重要的变化源。RspEPI(漏区5.34)也是一个重要的变化源，特别是随工艺过程(如外延厚度和掺杂情况)和温度变化较大。RshBL(层5.32)和RspD(层5.16)都是重掺杂硅的电阻率，因此随温度和偏压的变化小到可以忽略。RspD通常只占功率器件总电阻的很小一部分。相反，RshBL却是一个重要因素，占功率器件总电阻的35％左右，所以工艺过程引起的和RshBL变动对于精确的领示器件来说是很重要的。双曲余切项考虑了通过分布电阻线路模型得出的垂直DMOS的分布特性。在最佳化的功率器件的正常工作状况下，双曲余切可线性化，从而式(1)为 R spON = R spD + [ W v + D 2 + T ] { R sbBL T + 2 W v ( R spMOS + R spEPI ) + W v 3 R sbBL } - - - ( 2 )
最小领示器件应该是根据单个源窗口处理而成的，这样就可以用集中元件电路模型加以描述。
RpON＝RpD+RpBL+RpMOS+RpEPIs+RpEPId(3)这些电阻分量对于领示器件的几何关系来说都是明确的，物理起因与在下标所指的完全器件表示式中的相同。图5C示出了一个领示器件的一般版图和这些电阻元。与偏压和温度依赖情况也取决于器件的几何关系，特别是对于RpMOS和RpEPI。使领示器件与功率器件特性匹配的关键是要使这两个器件中的四个主要电阻元的相对比例相同。这样，任何一项中有任何变化就一阶近似而言将对功率器件和领示器件产生相同的影响。
通过形成适当的单个源窗口和栅极终止边缘使得在领示器件中模拟QVDMOS源阵列的对称线，就可以使RpMOS元最佳匹配。这是很容易做到的，只要以适当的终接方式将栅极电极5.122的终止边缘定在这些对称线处。这种结构与确定这个电阻元在低漏极偏压下的情况的大多数重要的几何关系完全一致。在高漏极偏压下，这个终接结将引起在功率器件中不存在的耗尽型扩展。然而，对于大多数功率开关领示来说，只是低漏极偏压情况才是重要的，因为开关并不会同时承受大是导和高电压。
RpEPIs项也来自单个源窗口的结构。然而，在领示器件和功率器件之间另一个几何关系呈现明显的不一致。在功率器件5.10中，对称限制了电流，使它不能横越源阵列对称线(垂直部分边缘的除外)。也就是说，电流几乎垂直流向隐埋层5.32。在领示器件中，由于没有周围的源单元，从而使电流可以散开，越过源阵列对称线，从表面进到N+隐埋层，如图5D中箭头5.130所示。这样的电流散流使RpEPIs减小到在功率器件中分量比例所要求的值以下。这就是在领示器件的表示式中要加一个RpEPId项的原因。通过提供另一部分垂直流过外延层的适当电流来加这一项，使得加了这个额上的外延层电阻后总的RpEPI分量增大到所需值。这条通路可以代替漏沟道5.118(如果这一项足够小的话)或者可以就是领示器件设计中的一个额外的元。最后一项RpBL出现在功率器件中，是由于分布的漏极收集项(带有因子Wv/3)和漏极终端项(带有因子T)引起的。由于在领示器件中没有这两个固有机制，因此必需加以考虑，加入一个适当的N+隐埋层电阻5.132来提供这个重要的电阻分量。这在图5C和5D中可清楚地看到。
图5C和5D示出了满意地跟踪QVDMOS器件5.10的领示晶体管5.100。源5.120是一个浅N+源，在衬底的一个与QVDMOS器件5.10隔开的区域上与QVDMOS器件5.10的各源5.20同时形成。源5.120被一个近似六边形的栅极5.122包围，以保持栅源关系的对称性与在QVDMOS器件5.10中的源5.20与栅极5.22之间的相同。同样，漏区5.118也是六边形的。在漏区5.118与栅极5.22的近似六边形形状之间对称性使得漏区5.118可以像下面将要说明的那样聚集从隐埋层5.32流来的电流。
源区5.120在与源阵列单元5.20的DMOS本体5.24同时制备的轻P掺杂的DMOS本体5.124内形成。DMOS本体5.124在与持有源本体5.24的外延层5.34相同的轻N型掺杂的外延层5.34内形成。晶体管的隐埋层电阻5.132与DMOS器件中的隐埋层5.32相同。在漏极扩散区5.118内可以看到有一个任选区5.116。漏极扩散区5.110可以制成具有适当的漏区电阻，以补偿源区电流散流。如箭头5.130所示，源区流出的电流在向下流向隐埋层5.132的过程中要横向散开。因此，在领示晶体管5.100中外延层5.34的有效电阻减小。外延层有效电阻的减小会使领示晶体管与QVDMOS器件在工作情况和导通电阻上不一致。所以，为了补偿这电流散流的影响，浅P+漏区5.118做成六边形，以在表面5.50聚集来自隐埋层5.132的电流。这样，这种对称的配置会为来自隐埋层电阻5.132的电流提供一个“逆灯罩”。于是，虽然电流5.130从源区散开流出而使电阻减小，但漏区5.118的六边形形状会沿线5.134聚集电流，使电阻增大。在另一个实施例中，可以加一个电阻，与漏区5.118串联，这将增大领示器件5.100的总电阻，补偿由于源区5.120流出的电流横向散流而导致的电阻减小中的任何剩余差异。
总之，本发明提供了一种模拟DMOS器件5.10的工作情况的合适的领示晶体管5.100。这种隔离的领示晶体管5.100在形成栅极和漏极中利用了对称性，从而补偿了由于单个源与阵列隔离而导致的对称不够的影响。为了最终补偿由于源区流出的电流散流而引起的电阻减小，漏区加了一个外延层电阻，从而补偿了漂移区电阻的减小。
以上揭示了本发明的优选实施例，但熟悉本技术领域的人员可以理解，根据所附权利要求所提出的本发明的精神和范围可以进行种种修改、补充和变动。具体地说，栅极5.122和漏极5.118的近似六边形形状并不是关键性的，可以采用其他对称形状，如圆或八边形。

Claims (22)

1.包括一种准垂直DMOS(QVDMOS)晶体管的一种半导体器件，包括：
一个第一导电类型的基底；
在所述基底上的一个埋置层，该埋置层是极性与该第一类型相反的第二导电类型的并受到重掺杂；
一个外延层，它在所述基底上并在所述埋置层上方并且是第二导电类型的；
一个漏区，它从该外延层的表面延伸至该埋置层并具有第二导电类型；
一个本体区，它被形成在该外延层的表面上、与所述漏区相距并具有第一导电类型；
一个源区，它被形成在所述本体区中、具有一个浅的深度并具有第二导电类型；
一个本体联系区，它被形成在该源区中、具有第一导电类型、具有比该本体区的导电率大的一个导电率、具有比该源区的深度略深的一个深度、并在该源区之下延伸且不超出该源区；
一个栅极，它与该外延层相隔离并在该源和本体区上方延伸。
2.根据权利要求1的半导体器件，其中该QVDMOS晶体管包括一个环形的源区。
3.根据权利要求1的半导体器件，其中该QVDMOS晶体管包括设置在该源区内的一个本体联系区。
4.根据权利要求1的半导体器件，其中该源区和本体联系区是硅化的。
5.根据权利要求1的半导体器件，其中该源区和本体联系区与该栅极自对准。
6.根据权利要求1的半导体器件，其中该栅极包括与外延层的该表面相接触的一个介电层和与该介电层相接触的一个导电层。
7.根据权利要求1的半导体器件，其中该本体联系区和该源区具有高导电率，且该本体联系区作为该本体区与该外延层的该表面之间的一个低电阻通路。
8.根据权利要求1的半导体器件，其中该QVDMOS晶体管包括：
由重复交替的漏极列和源区列形成的一个阵列；
各个漏极列都彼此紧密地相距并包括彼此紧密相距的多个分开的漏区；
各个源区列包括一个连续的在该列的长度上延伸的窄长源分布区和多个窄的与所述连续的窄长源分布区相交和相连的窄的源分布分支区，该源分布分支区在与所述源区列相邻的各个漏极列中的各个分开的漏区之间至少部分地沿着相交方向沿离开所述连续窄长源分布区的方向延伸，所述源分布区比各个所述分开的漏区窄；以及
一个栅极区，它把各个所述漏极列中的漏区与该相邻的源分布区分隔开。
9.根据权利要求8的半导体器件，其中所述栅极区包括掺杂的多晶硅。
10.根据权利要求9的的半导体器件，其中所述栅极区进一步包括一个自对准的硅化物层。
11.根据权利要求10的半导体器件，其中所述硅化物层包括从包括铂、钛、钴、钨的组中选出的一种金属的硅化物。
12.根据权利要求11的半导体器件，其中所述金属是铂。
13.根据权利要求8的半导体器件，其中各个源区列中的各个源分布区与每个其他的源区列中的每一个其他的源分布区相互连。
14.根据权利要求8的半导体器件，其中各个所述漏极列中的各个所述漏区被所述栅极区的一个部分所包围。
15.根据权利要求14的半导体器件，包围各个所述漏极列中的各个所述漏区的所述栅极区的所述部分通过一个多晶硅桥而与各个所述漏极列中的所述栅极区的各个相邻部分相连。
16.根据权利要求15的半导体器件，其中各个所述多晶硅桥进一步包括一个自对准的金属硅化物层。
17.根据权利要求8的半导体器件，进一步包括位于各个漏区内的一个漏极接触点。
18.根据权利要求17的半导体器件，进一步包括位于所述长的源分布区与所述分支区的各个相交区域中的一个源接触点。
19.根据权利要求8的半导体器件，其中该漏区具有一个硅化物层。
20.根据权利要求19的半导体器件，其中该硅化物层包括从铂、钛、钴、钨组成的组中选出的一种硅化物。
21.根据权利要求8的半导体器件，其中所述长的源分布区和所述源分布分支区包括一个硅化物层。
22.根据权利要求21的半导体器件，其中该硅化物层包括从铂、钛、钴、钨组成的组中选出的一种硅化物。
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