CN108573858A - 改善外延生长均匀性的方法 - Google Patents

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Abstract

本发明公开了一种改善外延生长均匀性的方法，其特征在于，包括如下步骤：步骤一、设计外延生长层次冗余图形，冗余图形为根据器件设计图形得到的类似器件图形；步骤二、设置版图上各区域内生长的外延层的面积密度的目标值；步骤三、在具有器件设计图形的版图上插入冗余图形使版图上各区域的外延层的面积密度都达到目标值。本发明能改善外延生长面积的均匀性，从而优化外延层的均匀性。

Description

改善外延生长均匀性的方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种改善外延(EPI)生长均匀性的方法。
背景技术
如图1所示，是现有外延生长中添加了冗余图形的版图；版图101上形成有器件设计图形102，图1中仅显示了部分版图101的结构，在版图101中显示了一个器件设计图形102；在器件设计图形102的周侧的区域中根据图形密度的要求填充了多个冗余图形103。现有方法中，冗余图形103都是采用大块的长方形或正方形，这种冗余图形103和实际的器件设计图形102相差较远，不利于减小区域之间EPI生长面积的差别，最终导致EPI生长的形貌、厚度及浓度的差异。
发明内容
本发明所要解决的技术问题是提供一种改善外延生长均匀性的方法，能改善外延生长面积的均匀性，从而优化外延层的均匀性。
为解决上述技术问题，本发明提供的改善外延生长均匀性的方法包括如下步骤：
步骤一、设计外延生长层次冗余图形，所述冗余图形为根据器件设计图形得到的类似器件图形。
步骤二、设置版图上各区域内生长的外延层的面积密度的目标值。
步骤三、在具有所述器件设计图形的所述版图上插入所述冗余图形使所述版图上各区域的外延层的面积密度都达到目标值。
进一步的改进是，所述器件设计图形对应的器件包括N型MOSFET器件和P型MOSFET器件。
进一步的改进是，所述冗余图形包括类似N型MOSFET器件图形，类似P型MOSFET器件图形和类似N型MOSFET器件和P型MOSFET器件的混合图形。
进一步的改进是，步骤一中将所述冗余图形添加到图形单元库中。
进一步的改进是，步骤三是在所述版图的图形数据流文件(Graphic DataStream，GDS)格式文件上插入所述冗余图形。GDS文件是一种以二进制形式存储的版图文件，是业界公认的半导体物理版图存储格式。
进一步的改进是，N型MOSFET器件对应的所述器件设计图形包括P型外延层，形成于所述P型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述P型外延层中的源漏区。
P型MOSFET器件对应的所述器件设计图形包括N型外延层，形成于所述N型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述N型外延层中的源漏区。
进一步的改进是，所述冗余图形的类似N型MOSFET器件图形包括P型外延层，形成于所述P型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述P型外延层中的源漏区。
所述冗余图形的类似P型MOSFET器件图形包括N型外延层，形成于所述N型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述N型外延层中的源漏区。
所述冗余图形的类似N型MOSFET器件和P型MOSFET器件的混合图形由一个类似N型MOSFET器件图形和一个类似P型MOSFET器件图形邻接而成。
本发明对外延生长层次的冗余图形进行了特别的设置，不再是简单的采用大块的长方形或正方形，而是将冗余图形和器件设计图形相关，且是将冗余图形设置成和器件设计图形类似的结构即采用类似器件图形作为冗余图形；在冗余图形的设计的基础上，再根据具有器件设计图形的版图的各区域内的外延层的面积密度进行冗余图形的插入，由于各冗余图形的结构和器件设计图形类似，故能减少周围环境和真实器件之间的差异，即能减少区域之间外延生长面积的差别，从而能改善外延生长面积的均匀性，从而优化外延层的均匀性，如外延层的形貌、厚度及浓度的均匀性都能得到优化。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有外延生长中添加了冗余图形的版图；
图2是本发明实施例改善外延生长均匀性的方法的流程图；
图3A-图3C是本发明实施例方法采用的3种冗余图形的版图结构；
图4是本发明实施例改善外延生长均匀性的方法中添加了冗余图形的版图。
具体实施方式
如图2所示，是本发明实施例改善外延生长均匀性的方法的流程图；如图3A至图3C所示，是本发明实施例方法采用的3种冗余图形的版图2结构；如图4所示，是本发明实施例改善外延生长均匀性的方法中添加了冗余图形的版图2，本发明实施例改善外延生长均匀性的方法包括如下步骤：
步骤一、设计外延生长层次冗余图形，所述冗余图形为根据器件设计图形得到的类似器件图形。
所述器件设计图形对应的器件包括N型MOSFET器件和P型MOSFET器件。
所述冗余图形包括如图3A所示的类似N型MOSFET器件图形1a，如图3B所示的类似P型MOSFET器件图形1b和如图3C所示的类似N型MOSFET器件和P型MOSFET器件的混合图形1c。
将所述冗余图形添加到图形单元库中。
图4中，采用标记3a表示N型MOSFET器件对应的所述器件设计图形，N型MOSFET器件对应的所述器件设计图形3a包括P型外延层，形成于所述P型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述P型外延层中的源漏区。
图4中，采用标记3b表示P型MOSFET器件对应的所述器件设计图形，P型MOSFET器件对应的所述器件设计图形包括N型外延层，形成于所述N型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述N型外延层中的源漏区。
如图3A所示，所述冗余图形的类似N型MOSFET器件图形1a包括P型外延层201a，形成于所述P型外延层201a表面的多晶硅栅203a，形成于所述多晶硅栅203a两侧的所述P型外延层201a中的源漏区202a。
如图3B所示，所述冗余图形的类似P型MOSFET器件图形1b包括N型外延层201b，形成于所述N型外延层201b表面的多晶硅栅203b，形成于所述多晶硅栅203b两侧的所述N型外延层201b中的源漏区202b。
如图3C所示，所述冗余图形的类似N型MOSFET器件和P型MOSFET器件的混合图形1c由一个类似N型MOSFET器件图形1a和一个类似P型MOSFET器件图形1b邻接而成。
步骤二、设置版图2上各区域内生长的外延层的面积密度的目标值。
步骤三、在具有所述器件设计图形的所述版图2上插入所述冗余图形使所述版图2上各区域的外延层的面积密度都达到目标值。步骤三是在所述版图2的GDS格式文件上插入所述冗余图形。插入所述冗余图形后的版图2如图4所示，可以看出，各区域的冗余图形和实际器件的图形即器件设计图形类似，二者面积差异较小，故能降低各区域之间的外延生长面积的差异。
本发明实施例对外延生长层次的冗余图形进行了特别的设置，不再是简单的采用大块的长方形或正方形，而是将冗余图形和器件设计图形相关，且是将冗余图形设置成和器件设计图形类似的结构即采用类似器件图形作为冗余图形；在冗余图形的设计的基础上，再根据具有器件设计图形的版图2的各区域内的外延层的面积密度进行冗余图形的插入，由于各冗余图形的结构和器件设计图形类似，故能减少周围环境和真实器件之间的差异，即能减少区域之间外延生长面积的差别，从而能改善外延生长面积的均匀性，从而优化外延层的均匀性，如外延层的形貌、厚度及浓度的均匀性都能得到优化。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种改善外延生长均匀性的方法，其特征在于，包括如下步骤：
步骤一、设计外延生长层次冗余图形，所述冗余图形为根据器件设计图形得到的类似器件图形；
步骤二、设置版图上各区域内生长的外延层的面积密度的目标值；
步骤三、在具有所述器件设计图形的所述版图上插入所述冗余图形使所述版图上各区域的外延层的面积密度都达到目标值。
2.如权利要求1所述的改善外延生长均匀性的方法，其特征在于：所述器件设计图形对应的器件包括N型MOSFET器件和P型MOSFET器件。
3.如权利要求2所述的改善外延生长均匀性的方法，其特征在于：所述冗余图形包括类似N型MOSFET器件图形，类似P型MOSFET器件图形和类似N型MOSFET器件和P型MOSFET器件的混合图形。
4.如权利要求3所述的改善外延生长均匀性的方法，其特征在于：步骤一中将所述冗余图形添加到图形单元库中。
5.如权利要求1所述的改善外延生长均匀性的方法，其特征在于：步骤三是在所述版图的GDS格式文件上插入所述冗余图形。
6.如权利要求2所述的改善外延生长均匀性的方法，其特征在于：N型MOSFET器件对应的所述器件设计图形包括P型外延层，形成于所述P型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述P型外延层中的源漏区；
P型MOSFET器件对应的所述器件设计图形包括N型外延层，形成于所述N型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述N型外延层中的源漏区。
7.如权利要求6所述的改善外延生长均匀性的方法，其特征在于：所述冗余图形的类似N型MOSFET器件图形包括P型外延层，形成于所述P型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述P型外延层中的源漏区；
所述冗余图形的类似P型MOSFET器件图形包括N型外延层，形成于所述N型外延层表面的多晶硅栅，形成于所述多晶硅栅两侧的所述N型外延层中的源漏区；
所述冗余图形的类似N型MOSFET器件和P型MOSFET器件的混合图形由一个类似N型MOSFET器件图形和一个类似P型MOSFET器件图形邻接而成。
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